CN116798863A - 半导体器件的制备方法 - Google Patents

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Abstract

本发明提供了一种半导体器件的制备方法，提供衬底，衬底包括低压区和高压区；在衬底上形成与衬底的晶向相同的外延层；刻蚀去除高压区上的外延层；形成氧化层覆盖高压区和低压区，低压区上的氧化层的表面高于高压区上的氧化层的表面；以及，刻蚀去除低压区上的部分厚度的氧化层，以使高压区上的氧化层与低压区上的氧化层的表面齐平，且高压区上的氧化层的厚度大于低压区上的氧化层的厚度。本发明能够避免造成低压区和高压区上的氧化层的高低差，提高半导体器件的可靠性。

Description

半导体器件的制备方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体器件的制备方法。
背景技术
随着超大规模集成电路的发展，电子器件的体积越来越趋向于微型化。MOS晶体管是电子器件的重要组成部分，栅极氧化层作为MOS晶体管的栅介质层，它的好坏直接决定了MOS晶体管的各项电学特性。随着半导体器件的集成度越来越高，在半导体器件上会出现高压区与低压区的集成，于是提出了双栅极氧化层工艺技术，低压区和高压区所需的栅极氧化层的厚度不同，低压区所需的栅极氧化层的厚度小于高压区所需的栅极氧化层的厚度，实现将薄栅极氧化层与厚栅极氧化层集成在同一半导体器件上。现阶段双栅极氧化层工艺会导致高压区与低压区上的栅极氧化层的表面存在高低不平的现象，对后续的镀膜工艺产生难以精确控制膜厚的影响，造成薄膜内部应力的突变现象，并且对后续研磨工艺要求更加苛刻。
发明内容
本发明的目的在于提供一种半导体器件的制备方法，避免造成低压区和高压区上的氧化层的高低差，提高半导体器件的可靠性。
为了达到上述目的，本发明提供了一种半导体器件的制备方法，包括：
提供衬底，所述衬底包括低压区和高压区；
在所述衬底上形成与所述衬底的晶向相同的外延层；
刻蚀去除所述高压区上的外延层；
形成氧化层覆盖所述高压区和所述低压区，所述低压区上的氧化层的表面高于所述高压区上的氧化层的表面；以及，
刻蚀去除所述低压区上的部分厚度的氧化层，以使所述高压区上的氧化层与所述低压区上的氧化层的表面齐平，且所述高压区上的氧化层的厚度大于所述低压区上的氧化层的厚度。
可选的，执行MOCVD工艺在所述衬底上形成与所述衬底的晶向相同的外延层。
可选的，所述外延层的厚度为10埃~50埃。
可选的，刻蚀去除所述高压区上的外延层的步骤包括：
形成第一图形化的光刻胶层覆盖所述低压区上的外延层；
以所述第一图形化的光刻胶层为掩模刻蚀去除所述高压区上的外延层；
去除所述第一图形化的光刻胶层。
可选的，采用湿法刻蚀工艺刻蚀去除所述高压区上的外延层。
可选的，采用ISSG工艺形成氧化层覆盖所述高压区和所述低压区。
可选的，所述氧化层的厚度为20埃~100埃。
可选的，刻蚀去除所述低压区上的部分厚度的氧化层的步骤包括：
形成第二图形化的光刻胶层覆盖所述高压区上的氧化层；
以所述第二图形化的光刻胶层为掩模刻蚀去除所述低压区上的部分厚度的氧化层，以使所述高压区上的氧化层与所述低压区上的氧化层的表面齐平；
去除所述第二图形化的光刻胶层。
可选的，所述氧化层的厚度大于所述外延层的厚度。
可选的，在形成外延层之前，在所述低压区和所述高压区中均形成有深阱区。
在本发明提供的半导体器件的制备方法中，提供衬底，衬底包括低压区和高压区；在衬底上形成与衬底的晶向相同的外延层；刻蚀去除高压区上的外延层；形成氧化层覆盖高压区和低压区，低压区上的氧化层的表面高于高压区上的氧化层的表面；以及，刻蚀去除低压区上的部分厚度的氧化层，以使高压区上的氧化层与低压区上的氧化层的表面齐平，且高压区上的氧化层的厚度大于低压区上的氧化层的厚度。本发明先在衬底上形成与衬底的晶向相同的外延层，再刻蚀去除高压区上的外延层，意想不到的效果是不会对衬底产生损伤，也不会改变衬底区域与其它深阱区的占比，从而减轻对半导体器件的电容、阈值电压等电学参数的影响；然后刻蚀去除低压区上的部分厚度的氧化层，以使高压区上的氧化层与低压区上的氧化层的表面齐平，避免造成低压区和高压区上的氧化层的高低差，减轻对后续的镀膜工艺产生难以精确控制膜厚的影响和造成薄膜内部应力的突变现象，且有利于后续研磨工艺的执行；以及高压区上的氧化层与低压区上的氧化层的表面齐平，能够减轻低压区产生应力诱导漏电流现象，使得不易产生氧化层漏电的现象，从而提高半导体器件的可靠性。
附图说明
图1为本发明一实施例提供的半导体器件的制备方法的流程图。
图2为本发明一实施例提供的半导体器件的制备方法中提供衬底后的剖面示意图。
图3为本发明一实施例提供的半导体器件的制备方法中形成外延层后的剖面示意图。
图4为本发明一实施例提供的半导体器件的制备方法中形成第一图形化的光刻胶层后的剖面示意图。
图5为本发明一实施例提供的半导体器件的制备方法中形成刻蚀去除高压区的外延层后的剖面示意图。
图6为本发明一实施例提供的半导体器件的制备方法中去除第一图形化的光刻胶层后的剖面示意图。
图7为本发明一实施例提供的半导体器件的制备方法中形成氧化层后的剖面示意图。
图8为本发明一实施例提供的半导体器件的制备方法中形成第二图形化的光刻胶层后的剖面示意图。
图9为本发明一实施例提供的半导体器件的制备方法中去除低压区的部分厚度的氧化层及第二图形化的光刻胶层后的剖面示意图。
其中，附图标记为：
10-衬底；11-低压区；12-高压区；21-沟槽隔离结构；22-深阱区；30-外延层；41-第一图形化的光刻胶层；42-第二图形化的光刻胶层；50-氧化层。
具体实施方式
下面将结合示意图对本发明的具体实施方式进行更详细的描述。根据下列描述，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
图1为本实施例提供的半导体器件的制备方法的流程图。请参考图1，本发明提供了一种半导体器件的制备方法，包括：
步骤S1：提供衬底，衬底包括低压区和高压区；
步骤S2：在衬底上形成与衬底的晶向相同的外延层；
步骤S3：刻蚀去除所述高压区上的外延层；
步骤S4：形成氧化层覆盖高压区和低压区，低压区上的氧化层的表面高于高压区上的氧化层的表面；
步骤S5：刻蚀去除低压区上的部分厚度的氧化层，以使高压区上的氧化层与低压区上的氧化层的表面齐平，且高压区上的氧化层的厚度大于低压区上的氧化层的厚度。
图2为本实施例提供的半导体器件的制备方法中提供衬底后的剖面示意图。图3为本实施例提供的半导体器件的制备方法中形成外延层后的剖面示意图。图4为本实施例提供的半导体器件的制备方法中形成第一图形化的光刻胶层后的剖面示意图。图5为本实施例提供的半导体器件的制备方法中形成刻蚀去除高压区的外延层后的剖面示意图。图6为本实施例提供的半导体器件的制备方法中去除第一图形化的光刻胶层后的剖面示意图。图7为本实施例提供的半导体器件的制备方法中形成氧化层后的剖面示意图。图8为本实施例提供的半导体器件的制备方法中形成第二图形化的光刻胶层后的剖面示意图。图9为本实施例提供的半导体器件的制备方法中去除低压区的部分厚度的氧化层及第二图形化的光刻胶层后的剖面示意图。下面结合图2~9对本实施例提供的半导体器件的制备方法进行详细说明。
请参考图2，执行步骤S1：提供衬底10，在衬底10中形成若干沟槽隔离结构21，通过沟槽隔离结构21将衬底10划分为不同的区域，在本实施例中衬底10包括低压区11和高压区12。由于低压区11和高压区12耐压性能不同，因此低压区11和高压区12所需的栅极氧化层的厚度不同，低压区11所需的栅极氧化层的厚度小于高压区12所需的栅极氧化层的厚度。并且在低压区11和高压区12中均形成有深阱区22，低压区11中的深阱区22与高压区12中的深阱区22的导电类型相同或不同。
请参考图3，执行步骤S2：执行MOCVD工艺（金属有机化合物化学气相沉淀工艺）在衬底10上形成与衬底10的晶向相同的外延层30，由于MOCVD工艺以热分解方式在衬底10上进行气相外延，以形成与衬底10的晶向相同的外延层30，其中MOCVD工艺为选择性外延工艺，不会在沟槽隔离结构21上形成外延层30。在本实施例中，外延层30的材质可为单晶硅；外延层30的厚度可为10埃~50埃，不限于上述厚度范围。
执行步骤S3：刻蚀去除高压区上的外延层的步骤包括：
请参考图4，形成第一图形化的光刻胶层41覆盖低压区11上的外延层30，还覆盖沟槽隔离结构21，显露出高压区12上的外延层30。
请参考图5，以第一图形化的光刻胶层41为掩模采用湿法刻蚀工艺刻蚀去除高压区12上的外延层30，显露出高压区12的衬底10的表面，在刻蚀后低压区11和高压区12上方形成了高低差。在本实施例中，在刻蚀去除高压区12上的外延层30时，不会对衬底10产生刻蚀损伤，也不会改变衬底10区域与深阱区22的占比（若刻蚀了衬底10则会改变衬底10区域与深阱区22的占比），从而减轻对半导体器件的电容、阈值电压等电学参数的影响。
请参考图6，采用灰化工艺及清洗工艺去除第一图形化的光刻胶层41。
请参考图7，执行步骤S4：采用ISSG工艺（原位水汽生长工艺）形成氧化层50覆盖低压区11和高压区12，低压区11上的氧化层50的表面高于高压区12上的氧化层50的表面。在本实施例中，氧化层50的厚度大于外延层30的厚度，氧化层50的厚度可为20埃~100埃，不限于上述厚度范围。
执行步骤S5：刻蚀去除低压区上的部分厚度的氧化层的步骤包括：
请参考图8，形成第二图形化的光刻胶层42覆盖高压区12上的氧化层50，还覆盖沟槽隔离结构21，显露出低压区11上的氧化层50。
请继续参考图8及参考图9，以第二图形化的光刻胶层42为掩模采用湿法刻蚀工艺刻蚀去除低压区11上的部分厚度的氧化层50，以使高压区12上的氧化层50与低压区11上的氧化层50的表面齐平，且高压区12上的氧化层50的厚度大于低压区11上的氧化层50的厚度，氧化层50作为栅极氧化层，低压区11上的氧化层50作为低压区11所需的栅极氧化层，高压区12上的氧化层50作为高压区12所需的栅极氧化层，以实现不同厚度的双栅极氧化层。在本实施例中，刻蚀去除低压区11上的部分厚度的氧化层50，以使高压区12上的氧化层50与低压区11上的氧化层50的表面齐平，避免造成低压区11和高压区12上的氧化层50的高低差，减轻对后续的镀膜工艺产生难以精确控制膜厚的影响和造成薄膜内部应力的突变现象，且有利于后续研磨工艺的执行；以及高压区12上的氧化层50与低压区11上的氧化层50的表面齐平，能够减轻低压区11产生应力诱导漏电流现象，使得不易产生氧化层50漏电的现象，从而提高半导体器件的可靠性。
进一步地，采用灰化工艺及清洗工艺去除第二图形化的光刻胶层42。
综上，在本发明提供的半导体器件的制备方法中，提供衬底，衬底包括低压区和高压区；在衬底上形成与衬底的晶向相同的外延层；刻蚀去除高压区上的外延层；形成氧化层覆盖高压区和低压区，低压区上的氧化层的表面高于高压区上的氧化层的表面；以及，刻蚀去除低压区上的部分厚度的氧化层，以使高压区上的氧化层与低压区上的氧化层的表面齐平，且高压区上的氧化层的厚度大于低压区上的氧化层的厚度。本发明先在衬底上形成与衬底的晶向相同的外延层，再刻蚀去除高压区上的外延层，意想不到的效果是不会对衬底产生损伤，也不会改变衬底区域与其它深阱区的占比，从而减轻对半导体器件的电容、阈值电压等电学参数的影响；然后刻蚀去除低压区上的部分厚度的氧化层，以使高压区上的氧化层与低压区上的氧化层的表面齐平，避免造成低压区和高压区上的氧化层的高低差，减轻对后续的镀膜工艺产生难以精确控制膜厚的影响和造成薄膜内部应力的突变现象，且有利于后续研磨工艺的执行；以及高压区上的氧化层与低压区上的氧化层的表面齐平，能够减轻低压区产生应力诱导漏电流现象，使得不易产生氧化层漏电的现象，从而提高半导体器件的可靠性。
上述仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属技术领域的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍属于本发明的保护范围之内。

Claims (10)

1.一种半导体器件的制备方法，其特征在于，包括：
提供衬底，所述衬底包括低压区和高压区；
在所述衬底上形成与所述衬底的晶向相同的外延层；
刻蚀去除所述高压区上的外延层；
形成氧化层覆盖所述高压区和所述低压区，所述低压区上的氧化层的表面高于所述高压区上的氧化层的表面；以及，
刻蚀去除所述低压区上的部分厚度的氧化层，以使所述高压区上的氧化层与所述低压区上的氧化层的表面齐平，且所述高压区上的氧化层的厚度大于所述低压区上的氧化层的厚度。
2.如权利要求1所述的半导体器件的制备方法，其特征在于，执行MOCVD工艺在所述衬底上形成与所述衬底的晶向相同的外延层。
3.如权利要求2所述的半导体器件的制备方法，其特征在于，所述外延层的厚度为10埃~50埃。
4.如权利要求1所述的半导体器件的制备方法，其特征在于，刻蚀去除所述高压区上的外延层的步骤包括：
形成第一图形化的光刻胶层覆盖所述低压区上的外延层；
以所述第一图形化的光刻胶层为掩模刻蚀去除所述高压区上的外延层；
去除所述第一图形化的光刻胶层。
5.如权利要求4所述的半导体器件的制备方法，其特征在于，采用湿法刻蚀工艺刻蚀去除所述高压区上的外延层。
6.如权利要求1所述的半导体器件的制备方法，其特征在于，采用ISSG工艺形成氧化层覆盖所述高压区和所述低压区。
7.如权利要求6所述的半导体器件的制备方法，其特征在于，所述氧化层的厚度为20埃~100埃。
8.如权利要求1所述的半导体器件的制备方法，其特征在于，刻蚀去除所述低压区上的部分厚度的氧化层的步骤包括：
形成第二图形化的光刻胶层覆盖所述高压区上的氧化层；
以所述第二图形化的光刻胶层为掩模刻蚀去除所述低压区上的部分厚度的氧化层，以使所述高压区上的氧化层与所述低压区上的氧化层的表面齐平；
去除所述第二图形化的光刻胶层。
9.如权利要求1所述的半导体器件的制备方法，其特征在于，所述氧化层的厚度大于所述外延层的厚度。
10.如权利要求1所述的半导体器件的制备方法，其特征在于，在形成外延层之前，在所述低压区和所述高压区中均形成有深阱区。
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