CN115863412A - 一种半导体器件及其形成方法 - Google Patents
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Abstract
本发明提供一种半导体器件及其形成方法，半导体器件的形成方法通过两次ISSG方式生成低压栅氧化层和高压栅氧化层，精准控制栅氧化层厚度的厚度，使得低压区的开启电压平稳在0.9V；增加低压栅氧化层和高压栅氧化层膜层的质量和特性，提高低压栅氧化层和高压栅氧化层的均匀度，不需要多次使用掩膜，降低工艺成本，简化工艺步骤，减少薄膜体内的缺陷度，减小薄膜表面的界面态密度，使得栅氧化层不易产生漏电的现象，同时能够减少低压区域的低压CMOS器件产生应力诱导漏电流现象，还使得沟道层在强场环境下，不易损坏，不易产生电荷陷阱捕获沟道中电荷或空穴，提高半导体器件的可靠性和测试通过率；同时还不易产生栅氧化层漏电的现象。
Description
技术领域
本发明涉及半导体制造领域，特别涉及一种半导体器件及其形成方法。
背景技术
随着科技的日益发展，电子器件的体积越来越趋向于微型化。MOS管作为半导体器件的重要组成单元，使得要求MOS管的尺寸也越做越小，这就导致MOS管的沟道长度也随之减小，也对MOS管的栅氧化层电容的要求越来越高，使得栅极氧化层工艺的制程难度较高。
伴随着半导体器件的集成度越来越高，在一个芯片上会出现高压CMOS器件与低压CMOS器件的集成。当前的半导体器件的形成方法包括：
如图1所示，提供衬底10，所述衬底10包括高压CMOS器件区域II和低压CMOS器件区域I，所述高压CMOS器件区域II和低压CMOS器件区域I通过隔离结构隔离11；
如图2所示，在所述衬底10上形成初始氧化层20，所述初始氧化层20覆盖所述高压CMOS器件区域II和低压CMOS器件区域I的衬底；
如图3所示，在所述初始氧化层20形成图形化的光刻胶层30，所述光刻胶层30暴露出所述高压CMOS器件区域II的初始氧化层20；
如图4所示，以图形化的所述光刻胶层30为掩膜，通过湿法刻蚀去除部分厚度的初始氧化层20，以得到低压栅氧化层21和高压栅氧化层22，所述低压栅氧化层21位于所述低压CMOS器件区域I的衬底10上，所述高压栅氧化层22位于所述高压CMOS器件区域II的衬底10上；
如图5所示，去除剩余的所述光刻胶层30，并分别形成高压CMOS器件和低压CMOS器件。
在以上步骤过程中，双栅氧化层（即低压栅氧化层和高压栅氧化层）工艺存在工艺复杂、掩膜步骤多、栅氧化层的品质不高、栅氧化层的厚度难以精准控制等问题，并且很容易产生应力诱导漏电流和栅氧化层漏电等现象。
发明内容
本发明的目的在于，提供一种半导体器件及其形成方法，可以简化工艺步骤，提高栅氧化层的品质，并精准控制栅氧化层厚度的厚度，避免应力诱导漏电流和栅氧化层漏电等现象的发生。
为了解决上述问题，本发明提供一种半导体器件的形成方法，包括以下步骤：
提供衬底，所述衬底包括相邻设置的低压区域和高压区域；
第一次通过原位水气生成（In-Situ Steam Generation，ISSG）工艺形成第一氧化层，所述第一氧化层覆盖所述低压区域和高压区域的衬底；
在所述第一氧化层上形成图形化的光刻胶层，图形化的所述光刻胶层暴露出所述低压区域的所述第一氧化层；
以图形化的所述光刻胶层为掩膜刻蚀所述第一氧化层，并暴露出所述低压区域的衬底，去除剩余的所述光刻胶层；以及
第二次通过原位水气生成工艺形成低压栅氧化层和高压栅氧化层。
可选的，形成低压栅氧化层和高压栅氧化层步骤包括：
第二次通过原位水气生成工艺形成第二氧化层，所述第二氧化层覆盖所述低压区域的衬底，还覆盖所述高压区域的第一氧化层，以在所述低压区域形成低压栅氧化层，在所述高压区域形成高压栅氧化层。
进一步的，所述第一氧化层的厚度为30 Å ~60 Å。
进一步的，所述第二氧化层的厚度为8 Å ~20 Å 。
进一步的，所述低压栅氧化层包括位于所述低压区域的衬底上的第二氧化层。
进一步的，所述高压栅氧化层包括位于所述高压区域的所述第一氧化和第二氧化层。
可选的，在所述低压区域的衬底中注入p型离子，以形成p阱区；在所述高压区域的衬底中注入n型离子，以形成n阱区。
可选的，刻蚀所述第一氧化层的步骤具体包括：
通过湿法刻蚀工艺刻蚀去除位于所述低压区域的所述第一氧化层，使得所述低压区域的衬底裸露出来；以及
通过湿法刻蚀工艺和清洁工艺，将剩余的所述光刻胶层去除，并对所述衬底进行清洗。
本发明还一种半导体器件，采用所述的半导体器件的形成方法制备而成。
可选的，所述低压栅氧化层包括位于低压区域的衬底上的第二氧化层，所述高压栅氧化层包括位于高压区域的第一氧化和第二氧化层。
与现有技术相比，本发明具有以下有益效果：
本发明提供一种半导体器件及其形成方法，半导体器件的形成方法包括以下步骤：提供衬底，所述衬底包括相邻设置的低压区域和高压区域；第一次通过原位水气生成工艺形成第一氧化层，所述第一氧化层覆盖所述低压区域和高压区域的衬底；在所述第一氧化层上形成图形化的光刻胶层，图形化的所述光刻胶层暴露出所述低压区域的所述第一氧化层；以图形化的所述光刻胶层为掩膜刻蚀所述第一氧化层，并暴露出所述低压区域的衬底，去除剩余的所述光刻胶层；以及第二次通过原位水气生成工艺形成低压栅氧化层和高压栅氧化层。本发明通过两次ISSG方式生成低压栅氧化层和高压栅氧化层，可以精准控制栅氧化层厚度的厚度，使得core区的开启电压平稳在0.9V；还可以增加低压栅氧化层和高压栅氧化层膜层的质量和特性，提高了低压栅氧化层和高压栅氧化层的均匀度。相较于传统工艺，不需要多次使用掩膜，降低了工艺成本，简化了工艺步骤，还可以减少薄膜体内的缺陷度，可以减小薄膜表面的界面态密度，使得栅氧化层不易产生漏电的现象，同时能够减少低压区域的低压CMOS器件产生应力诱导漏电流（SILC）现象，还使得沟道层在强场环境下，不易损坏，不易产生电荷陷阱捕获沟道中电荷或空穴，可以提高半导体器件的可靠性和测试通过率；同时还不易产生栅氧化层漏电的现象。
附图说明
图1为一种半导体器件在形成时提供的衬底的结构示意图；
图2为一种半导体器件在形成初始氧化层后的结构示意图；
图3为一种半导体器件在形成图形化的光刻胶层后的结构示意图；
图4为一种半导体器件形成在低压栅氧化层和高压栅氧化层后的结构示意图；
图5为一种半导体器件的结构示意图；
图6为本发明一实施例提供的一种半导体器件的形成方法的流程示意图；
图7为本发明一实施例的半导体器件的衬底的结构示意图；
图8为本发明一实施例的半导体器件的第一氧化层的结构示意图；
图9为本发明一实施例的半导体器件在形成图形化的光刻胶层后的结构示意图；
图10为本发明一实施例的半导体器件在刻蚀工艺后的结构示意图；
图11为本发明一实施例半导体器件在形成低压栅氧化层和高压栅氧化层后的结构示意图。
附图标记说明：
图1-5中：
10-衬底；11-浅沟槽隔离结构；I-低压CMOS器件区域；II-高压CMOS器件区域；30-初始光刻胶层；21-低压栅氧化层；22-高压栅氧化层；
图7-11中：
100-衬底；110-浅沟槽隔离结构；210-第一氧化层；220-第二氧化层；300-光刻胶层；I-低压区域；II-高压区域。
具体实施方式
以下将对本发明的一种半导体器件及其形成方法作进一步的详细描述。下面将参照附图对本发明进行更详细的描述，其中表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明而仍然实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本发明的限制。
图6为本实施例提供的一种半导体器件的形成方法的流程示意图。如图6所示，本实施例提供一种半导体器件的形成方法，包括以下步骤：
步骤S1：提供衬底，所述衬底包括相邻设置的低压区域和高压区域；
步骤S2：第一次通过原位水气生成（In-Situ Steam Generation，ISSG）工艺形成第一氧化层，所述第一氧化层覆盖所述低压区域和高压区域的衬底；
步骤S3：在所述第一氧化层上形成图形化的光刻胶层，图形化的所述光刻胶层暴露出所述低压区域的所述第一氧化层；
步骤S4：以图形化的所述光刻胶层为掩膜刻蚀所述第一氧化层，并暴露出所述低压区域的衬底，去除剩余的所述光刻胶层；以及
步骤S5：第二次通过原位水气生成工艺形成低压栅氧化层和高压栅氧化层。
以下结合图7-11对本实施例提供的一种半导体器件的形成方法进行详细说明。
如图7所示，首先执行步骤S1，提供衬底100，所述衬底100包括相邻设置的低压区域I和高压区域II。
本步骤具体包括：
首先，提供衬底100，所述衬底100包括定义低压CMOS器件的低压区域I，以及定义高压CMOS器件的高压区域II，所述低压区域I和高压区域II之间的衬底中形成有浅沟槽隔离结构（STI）110。其中，所述衬底100可以为硅衬底。
接着，在所述低压区域I注入p型离子，以形成p阱区；在所述高压区域II注入n型离子，以形成n阱区。
如图8所示，接着执行步骤S2，第一次通过原位水气生成（In-Situ SteamGeneration，ISSG）工艺形成第一氧化层210，所述第一氧化层210覆盖所述低压区域I和高压区域II的衬底。
其中，所述第一氧化层210的厚度可以为30 Å ~60 Å，优选的，所述第一氧化层210的厚度为30 Å。所述第一氧化层210用于形成高压栅氧化层，其作为高压栅氧化层的一部分，由于ISSG工艺方式生长的氧化物薄膜体内密度缺陷少，能够增加高压栅氧化层的质量、特性和均匀度。
如图9所示，接着执行步骤S3，在所述第一氧化层210上形成图形化的光刻胶层300，图形化的所述光刻胶层300暴露出所述低压区域I的所述第一氧化层210。
详细的，通过光刻显影工艺在所述第一氧化层210上形成图形化的光刻胶层300，图形化的所述光刻胶层300暴露出所述低压区域I的所述第一氧化层210，即图形化的所述光刻胶层300覆盖所述高压区域II的所述第一氧化层210。
如图10所示，接着执行步骤S4，以图形化的所述光刻胶层300为掩膜刻蚀所述第一氧化层210，并暴露出所述低压区域I的衬底100，去除剩余的所述光刻胶层300。
本步骤具体包括：
首先，通过湿法刻蚀工艺刻蚀去除位于所述低压区域I的所述第一氧化层210，使得所述低压区域I的衬底100裸露出来，以向第二次原位水气生成工艺提供硅反应物。本步骤仅保留所述高压区域的第一氧化层210，由于高压区域的第一氧化层210在所述光刻胶层300的保护下没有发生反应，因此，所述高压区域的第一氧化层210的厚度没有被刻蚀。
接着，通过湿法刻蚀工艺和清洁工艺，将剩余的所述光刻胶层300去除，并对所述衬底进行清洗。
如图11所示，接着执行步骤S5，第二次通过原位水气生成工艺形成低压栅氧化层和高压栅氧化层。详细的，第二次通过原位水气生成工艺形成第二氧化层220，所述第二氧化层220覆盖所述低压区域I的衬底100，还覆盖所述第一氧化层210，以在所述低压区域I形成低压栅氧化层，在所述高压区域形成高压栅氧化层。
在本步骤中，在低压区域I的衬底上仅形成了第二氧化层220，使得低压区域I的第二氧化层220作为低压栅氧化层。在高压区域II的衬底上从下至上依次形成了第一氧化层210和第二氧化层220，使得高压区域II的所述第一氧化层210和第二氧化层220共同作为高压栅氧化层。其中，所述第二氧化层220的厚度可以为8 Å ~20 Å，优选的，所述第二氧化层220的厚度为10 Å。
相较于现有技术通过刻蚀工艺获得低压栅氧化层，本步骤直接在衬底上形成低压栅氧化层，能够精确控制低压区域（即core区）的低压栅氧化层的厚度，例如通过本步骤的ISSG方式可以准确控制低压栅氧化层的厚度到10 Å，使得低压区的电压的开启电压平稳在0.9V的需求，还使得生长的低压栅氧化层薄膜体内缺陷少，薄膜更加致密，界面态密度也比较小，氧化物薄膜的质量比较高，膜层表面的平整度更高，能够减少低压区域的低压CMOS器件产生应力诱导漏电流（SILC）现象，还使得沟道层在强场环境下，不易产生电荷陷阱捕获沟道中电荷或空穴，可以提高半导体器件的可靠性和测试通过率，还不易产生栅氧化层漏电的现象。
接着，在所述低压栅氧化层上形成第一栅极结构，同时在所述高压栅氧化层上形成第二栅极结构；
接着，在所述第一栅极结构两侧的衬底中形成源极和漏极，在所述第二栅极结构两侧的衬底中形成源极和漏极。
本实施例还提供一种半导体器件，采用上述方法制备而成。
综上所述，本发明提供一种半导体器件及其形成方法，通过两次ISSG方式生成低压栅氧化层和高压栅氧化层，可以精准控制栅氧化层厚度的厚度，使得core区的开启电压平稳在0.9V；还可以增加低压栅氧化层和高压栅氧化层膜层的质量和特性，提高了低压栅氧化层和高压栅氧化层的均匀度。相较于传统工艺，不需要多次使用掩膜，降低了工艺成本，简化了工艺步骤，还可以减少薄膜体内的缺陷度，可以减小薄膜表面的界面态密度，使得栅氧化层不易产生漏电的现象，同时能够减少低压区域的低压CMOS器件产生应力诱导漏电流（SILC）现象，还使得沟道层在强场环境下，不易损坏，不易产生电荷陷阱捕获沟道中电荷或空穴，可以提高半导体器件的可靠性和测试通过率；同时还不易产生栅氧化层漏电的现象。
此外，需要说明的是，除非特别说明或者指出，否则说明书中的术语 “第一”、“第二”等的描述仅仅用于区分说明书中的各个组件、元素、步骤等，而不是用于表示各个组件、元素、步骤之间的逻辑关系或者顺序关系等。
可以理解的是，虽然本发明已以较佳实施例披露如上，然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
Claims (10)
1.一种半导体器件的形成方法，其特征在于，包括以下步骤：
提供衬底，所述衬底包括相邻设置的低压区域和高压区域；
第一次通过原位水气生成工艺形成第一氧化层，所述第一氧化层覆盖所述低压区域和高压区域的衬底；
在所述第一氧化层上形成图形化的光刻胶层，图形化的所述光刻胶层暴露出所述低压区域的所述第一氧化层；
以图形化的所述光刻胶层为掩膜刻蚀所述第一氧化层，并暴露出所述低压区域的衬底，去除剩余的所述光刻胶层；以及
第二次通过原位水气生成工艺形成低压栅氧化层和高压栅氧化层。
2.如权利要求1所述的半导体器件的形成方法，其特征在于，形成低压栅氧化层和高压栅氧化层步骤包括：
第二次通过原位水气生成工艺形成第二氧化层，所述第二氧化层覆盖所述低压区域的衬底，还覆盖所述高压区域的第一氧化层，以在所述低压区域形成低压栅氧化层，在所述高压区域形成高压栅氧化层。
3.如权利要求2所述的半导体器件的形成方法，其特征在于，所述第一氧化层的厚度为30 Å ~60 Å。
4.如权利要求2所述的半导体器件的形成方法，其特征在于，所述第二氧化层的厚度为8 Å ~20 Å。
5.如权利要求2所述的半导体器件的形成方法，其特征在于，所述低压栅氧化层包括位于所述低压区域的衬底上的第二氧化层。
6.如权利要求2所述的半导体器件的形成方法，其特征在于，所述高压栅氧化层包括位于所述高压区域的所述第一氧化和第二氧化层。
7.如权利要求1~6中任一项所述的半导体器件的形成方法，其特征在于，在所述低压区域的衬底中注入p型离子，以形成p阱区；在所述高压区域的衬底中注入n型离子，以形成n阱区。
8.如权利要求1~6中任一项所述的半导体器件的形成方法，其特征在于，刻蚀所述第一氧化层的步骤具体包括：
通过湿法刻蚀工艺刻蚀去除位于所述低压区域的所述第一氧化层，使得所述低压区域的衬底裸露出来；以及
通过湿法刻蚀工艺和清洁工艺，将剩余的所述光刻胶层去除，并对所述衬底进行清洗。
9.一种半导体器件，其特征在于，采用如权利要求1所述的半导体器件的形成方法制备而成。
10.如权利要求9所述的半导体器件，其特征在于，所述低压栅氧化层包括位于低压区域的衬底上的第二氧化层，所述高压栅氧化层包括位于高压区域的第一氧化和第二氧化层。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20230328 |
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| RJ01 | Rejection of invention patent application after publication |