KR0179805B1 - 반도체 소자 제조방법 - Google Patents

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Abstract

본 발명에 의한 반도체 소자 제조방법은, 제1도전형 웰 및 제2도전형 웰이 형성되어 있는 기판상의 페리 영역과, 제1도전형 웰이 형성되어 있는 기판 상의 셀 영역에 절연막과 제1산화방지막을 순차적으로 형성하는 공정과; 셀 영역의 기판 표면이 소정 부분 노출되도록, 상기 제1산화방지막과 절연막을 선택식각하여 셀 영역의 액티브패턴을 형성하는 공정과; 표면이 노출된 기판으로 고농도의 제1도전형 불순물을 이온주입하여, 셀 영역의 상기 제1도전형 웰 내에 제1필드 이온주입영역을 형성하는 공정과; 셀 영역의 상기 액티브패턴 측면에 측벽 스페이서를 형성하는 공정과; 페리 영역의 기판 표면이 소정 부분 노출되도록, 상기 제1산화방지막과 절연막을 선택식각하여 페리 영역의 액티브패턴을 형성하는 공정과; 표면이 노출된 기판으로 고농도의 제1도전형 불순물을 이온주입하여, 페리 영역의 상기 제1도전형 웰 내에 제1필드 이온주입영역을 형성하는 공정과; 표면이 노출된 기판으로 고농도의 제2도전형 불순물을 이온주입하여, 페리 영역의 상기 제2도전형 웰 내에 제2필드 이온주입영역을 형성하는 공정과; 필드 산화에 의해 필드산화막을 형성하는 공정 및; 상기 제1산화방지막과 절연막 및 측벽 스페이서를 제거하는 공정으로 이루어져, 더블 험프 현상을 방지함과 동시에 누설전류를 줄이고, 스탠드-바이 전류를 낮출 수 있게 되어 반도체 소자의 동작특성을 향상시킬 수 있게 된다.

Description

반도체 소자 제조방법
제1(a)도 내지 제1(i)도는 종래 기술에 따른 반도체 소자 제조방법을 나타낸 공정수순도로,
제1(a-1)도 내지 제1(i-1)도는 페리(Peri) 영역의 소자 격리 구조 제조방법을 나타낸 공정수순도.
제1(a-2)도 내지 제1(i-2)도는 셀(Cell) 영역의 소자 격리 구조 제조방법을 나타낸 공정수순도.
제2(a)도 내지 제2(h)도는 본 발명에 따른 반도체 소자 제조방법을 나타낸 공정수순도로,
제2(a-1)도 내지 제2(h-1)도는 페리 영역의 소자 격리 구조 제조방법을 나타낸 공정수순도.
제2(a-2)도 내지 제2(h-2)도는 셀 영역의 소자 격리 수조 제조방법을 나타낸 공정수순도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 기판 4 : 감광막
5 : 제2도전형 웰 7 : 제1도전형 웰
8 : 베이스 산화막 9 : 제1질화막
10 : N-필드 이온주입영역 10' : N-필드
11 : P-필드 이온주입영역 11' : P-필드
12 : 제2질화막 13 : HLD 절연막
본 발명은 반도체 소자 제조방법에 관한 것으로, 특히 동일한 메모리 칩(memory chip) 내에서 셀(cell) 영역은 개량된(advanced) 로커스(LOCOS : local oxidation of silicon) 공정을 적용하고, 페리(peri) 영역은 일반 로커스 공정을 적용하여 소자 격리(isolation) 구조를 제조한 반도체 소자 제조방법에 관한 것이다.
종래 널리 사용되어 오던 개량된 로커스 기술을 이용한 64M 디램(이하, DRAM이라 한다) 반도체 소자 제조방법은, 제1(a)도 내지 제1(i)도에 도시된 공정수순도에서 알 수 있듯이 다음과 같은 공정 수순에 의해 제조된다. 여기서, 제1(a-1)도 내지 제1(i-1)도는 페리 영역의 소자 격리 구조 제조방법을 나타내며, 제1(a-2)도 내지 제1(i-2)도는 셀 영역의 소자 격리 구조 제조방법을 나타낸다.
즉, 제1공정으로서, 제1(a-1)도 및 제1(a-2)도에 도시된 바와 같이 페리 영역(기판 내에서 제1도전형 웰(P-웰)(7) 및 제2도전형 웰(N-웰)(5)이 형성되어 있는 부분)과 셀 영역(기판 내에서 제1도전형 웰(7)이 형성되어 있는 부분)이 구분되어 있는 기판(1) 상에 절연막인 베이스(base) 산화막(8)을 성장시킨다.
제2공정으로서, 제1(b-1)도 및 제1(b-2)도에 도시된 바와 같이 상기 베이스 산화막(8) 상에 제1산화방지막으로서 제1질화막(9)을 증착하고, 상기 제1질화막(9) 상의 액티브영역에 사진식각공정으로 감광막(4)을 형성한다.
제3공정으로서, 제1(c-1)도 및 제1(c-2)도에 도시된 바와 같이 상기 감광막(4)을 마스크로 제2질화막(9)과 베이스 산화막(8)을 식각하여, 기판(1) 상의 페리 영역과 셀 영역에 액티브패턴을 형성한다.
제4공정으로서, 제1(d-1)도 및 제1(d-2)도에 도시된 바와 같이 상기 감광막(4)을 제거하고, 기판(1) 상의 페리 영역 중, 제2도전형 웰(5)이 형성되어 있는 부분에만 액티브패턴이 충분히 덮힐 정도의 두께를 갖는 감광막(4)을 형성한다. 이어, 상기 감광막을 마스크로하여 기판(1)으로 고농도의 제1도전형 불순물(예컨대, p+ 불순물)을 이온주입하여 페리 영역과 셀 영역의 제1도전형 웰(7) 내에 제1필드 이온주입영역으로서, N-필드 이온주입영역(예컨대, p+영역)(10)을 형성하고, 상기 감광막(4)을 제거한다.
제5공정으로서, 제1(e-1)도 및 제1(e-2)도에 도시된 바와 같이 기판(1) 상의 페리 영역과 셀 영역 중, 제2도전형 웰(7)이 형성되어 있는 부분에만 액티브패턴이 충분히 덮힐 정도의 두께를 갖는 감광막(4)을 형성한다. 이어, 상기 감광막(4)을 마스크로하여 기판(1) 전면에 고농도의 제2도전형 불순물(예컨대, n+ 불순물)을 이온주입하여 페리 영역의 제2도전형 웰(5) 내에 제2필드 이온주입영역으로서, P-필드 이온주입영역(예컨대, n+영역)(11)을 형성하고, 상기 감광막(4)을 제거한다.
제6공정으로서, 제1(f-1)도 및 제1(f-2)도에 도시된 바와 같이 로커스 열처리(annealing)를 실시하고, 상기 제1질화막(9)과 기판(1) 상에 제2산화방지막으로서 얇은 두께의 제2질화막(12)을 증착한 다음, 상기 제2질화막(12) 상에 HLD 절연막(13)을 증착한다.
제7공정으로서, 제1(g-1)도 및 제1(g-2)도에 도시된 바와 같이 상기 HLD 절연막(13)과 제2질화막(12)을 건식식각(dry etch)하여, 액티브 패턴 측면에 HLD 절연막(13)과 제2질화막(12)으로 이루어진 측벽 스페이서를 형성하고, 상기 측벽 스페이서를 마스크로하여 실리콘 건식식각공정을 실시한다. 제1(g-1)도 공정부터는 편의상, 페리 영역의 제1도전형 웰(7)과 제2도전형 웰(5)을 서로 단차가 없는 상태로 도면에 나타낸다.
제8공정으로서, 제1(h-1)도 및 제1(h-2)도에 도시된 바와 같이 필드 산화를 행하여 필드산화막(field oxide)(14)을 형성하고, HLD 절연막(13)을 제거한 뒤, 필드 확산(diffusion)을 실시한다. 그 결과, 페리영역과 셀 영역의 제1도전형 웰(7) 내에는 N-필드(10')가, 제2도전형 웰(5) 내에는 P-필드(11')가 형성된다.
제9공정으로서, 제1(i-1)도 및 제1(i-2)도에 도시된 바와 같이 상기제1질화막(9)과 제2질화막(12)을 제거하고, 상기 베이스 산화막(8)을 제거하므로써, 반도체 소자의 격리(isolation) 구조 제조를 완료한다.
즉, 종래의 개량된 로커스 기술은 필드산화막(14)과 N-필드(10') 및 P-필드(11')를 통하여 액티브영역과 소자격리영역간을 격리하도록 하고 있다.
이 개량된 로커스 기술을 이용하여 반도체 소자를 제조할 경우, 필드산화막의 버즈 비크(bird's beak) 부분이 매우 스팁(steep)한 모양을 가지며, 액티브영역을 침범하는 정도가 작아 셀 영역에서처럼 매우 조밀한 패턴들이 형성되는 지역에서는 그 효과가 우수하다는 장점을 갖는다.
그러나, 이 기술은 소자 제조시 액티브영역 위의 게이트와 만나는 액티브 에지(edge) 영역에서, 먼저 기생적인 트랜지스터가 턴-온(turn-on)되는 더블 험프(double hump) 현상이 유발되는 관계로 인하여, 전체 메모리를 구동하는 회로들이 있는 페리 영역에서는 누설전류(leakage current)와 스탠드-바이 전류(stand-by current)가 증가하게 되어 소자의 동작특성이 저하되는 단점을 갖는다.
이에 본 발명은 상기와 같은 단점을 개선하기 위하여 이루어진 것으로, 디자인 룰(design rule)이 매우 엄격한 영역 예컨대, 셀 영역에서는 기존의 개량된 로커스 공정을 적용하고, 소자의 패턴이 조밀하지 않고 누설전류 발생이 문제시되는 영역 예컨대, 페리 영역에서는 일반적인 로커스 공정을 적용하여 반도체 소자의 격리 구조를 제조하므로써, 더블 험프 현상을 방지할 수 있도록 한 반도체 소자 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자 제조방법은, 제1도전형 웰 및 제2도전형 웰이 형성되어 있는 기판상의 페리 영역과, 제1도전형 웰이 형성되어 있는 기판 상의 셀 영역에 절연막과 제1산화방지막을 순차적으로 형성하는 공정과; 셀 영역의 기판 표면이 소정 부분 노출되도록, 상기 제1산화방지막과 절연막을 선택식각하여 셀 영역의 액티브패턴을 형성하는 공정과; 표면이 노출된 기판으로 고농도의 제1도전형 불순물 이온주입하여, 셀 영역의 상기 제1도전형 웰 내에 제1필드 이온주입영역을 형성하는 공정과; 셀 영역의 상기 액티브패턴 측면에 측벽 스페이서를 형성하는 공정과; 페리 영역의 기판 표면이 소정 부분 노출되도록, 상기 제1산화방지막과 절연막을 선택식각하여 페리 영역의 액티브패턴을 형성하는 공정과; 표면이 노출된 기판으로 고농도의 제1도전형 불순물을 이온주입하여, 페리 영역의 상기 제1도전형 웰 내에 제1필드 이온주입영역을 형성하는 공정과; 표면이 노출된 기판으로 고농도의 제2도전형 불순물을 이온주입하여, 페리 영역의 상기 제2도전형 웰 내에 제2필드 이온주입영역을 형성하는 공정과; 필드 산화에 의해 필드산화막을 형성하는 공정 및; 상기 제1산화방지막과 절연막 및 측벽 스페이서를 제거하는 공정으로 이루어진 것을 특징으로 한다.
상기 공정 결과, 반도체 소자의 동작특성을 향상시킬 수 있게 된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.
제2(a)도 내지 제2(h)도는 본 발명에 따른 반도체 소자 제조방법을 도시한 공정수순도를 나타낸 것으로, 이를 참조하여 그 구체적인 공정을 살펴보면 다음과 같다. 여기서 제2(a-1)도 내지 제2(h-1)도는 페리 영역의 소자 격리 구조 제조방법을 나타내며, 제2(a-2)도 내지 제2(h-2)도는 셀 영역의 소자 격리 구조 제조방법을 나타낸다.
즉, 제1공정으로서, 제2(a-1)도 및 제2(a-2)도에 도시된 바와 같이 페리 영역(기판 내에서 제1도전형 웰(P-웰)(7) 및 제2도전형 웰(N-웰)(5)이 형성되어 있는 부분)과 셀 영역(기판 내에서 제1도전형 웰(7)이 형성되어 있는 부분)이 구분되어 있는 기판(1) 상에 절연막인 베이스(base) 산화막(8)을 성장시킨 후, 그 위에 제1산화방지막으로서 제1질화막(9)을 증착한다. 이어, 상기 제1질화막(9) 상에 감광막(4)을 증착하고, 셀 영역의 제1질화막(9) 표면이 소정 부분 노출되도록 상기 감광막(4)을 선택식각한 후, 상기 감광막(4)을 마스크로하여 그 하부의 제1질화막(9)과 베이스 산화막(8)을 식각하여 기판(1) 표면을 소정 부분 노출시킨다. 그 결과, 기판(1) 상의 셀 영역에 액티브패턴이 형성된다.
제2공정으로서, 제2(b-1)도 및 제2(b-2)도에 도시된 바와 같이 상기 감광막(4)을 제거하고, 표면이 노출된 상기 기판(1) 내로 고농도의 제1도전형 불순물(예컨대, p+ 불순물)을 이온주입하여 셀 영역의 제1도전형 웰(7) 내에 제1필드 이온주입영역으로서, N-필드 이온주입영역(10)을 형성한다. 이어, 상기 제1질화막(9)과 표면이 노출된 기판(1) 상에 제2산화방지막으로서 제2질화막(12)을 증착하고, 상기 제2질화막(12) 상에 HLD 절연막(13)을 증착한다.
제3공정으로서, 제2(c-1)도 및 제2(c-2)도에 도시된 바와 같이 상기 HLD 절연막(13)과 제2질화막(12)을 건식식각하여 셀 영역의 액티브패턴 측면에 HLD 절연막(13)과 제2질화막(12)으로 이루어진 측벽 스페이서를 형성하고, 상기 측벽 스페이서를 마스크로하여 셀 영역의 실리콘을 소정 두께 만큼 건식식각한다. 이때, 상기 셀 영역의 실리콘 건식식각 공정은 스킵(skip)할 수도 있다.
제4공정으로서, 제2(d-1)도 및 제2(d-2)도에 도시된 바와 같이 상기 제1질화막(9)과 측벽 스페이서 및 건식식각에 의해 표면이 노출되어진 기판(1) 상에 감광막(4)을 형성하고, 페리 영역의 기판 표면이 소장 부분 노출되도록 감광막(4)을 선택식각한다. 이어, 상기 감광막(4)을 마스크로하여 그 하부의 제1질화막(9)과 베이스 산화막(8)을 식각하여 기판(1) 상의 페리 영역에 액티브패턴을 형성하고, 상기 감광막(4)을 제거한다.
제5공정으로서, 제2(e-1)도 및 제2(e-2)도에 도시된 바와 같이 액티브패턴과 측벽 스페이서가 형성되어 있는 상기 기판(1) 상에, 액티브패턴이 충분히 덮힐 정도의 두께를 갖는 감광막(4)을 형성하고, 페리영역의 제1도전형 웰(7) 표면과 상기 제1도전형 웰(7) 상에 형성된 액티브패턴이 노출되도록, 감광막(4)을 선택식각한 후, 기판(1) 내로 고농도의 제1도전형 불순물(예컨대, p+ 불순물)을 이온주입하여 페리 영역의 제1도전형 웰(7) 내에 제1필드 이온주입영역으로서, N-필드 이온주입영역(10)을 형성한다. 이후, 상기 감광막(4)을 제거한다.
제6공정으로서, 제2(f-1)도 및 제2(f-2)도에 도시된 바와 같이 액티브패턴과 측벽 스페이서가 형성되어 있는 상기 기판(1) 상에, 상기 액티브패턴이 충분히 덮힐 정도의 두께를 갖는 감광막(4)을 형성하고, 페리 영역의 제2도전형 웰(5) 표면과 상기 제2도전형 웰(5) 상에 형성된 액티브패턴이 노출되도록, 감광막(4)을 선택식각한 후, 기판(1) 내로 고농도의 제2도전형 불순물(예컨대, n+ 불순물)을 이온주입하여 페리 영역의 제2도전형 웰(5) 내에 제2필드 이온주입영역으로서, P-필드 이온주입영역(11)을 형성한다. 이후, 상기 감광막(4)을 제거한다.
제7공정으로서, 제2(g-1)도 및 제2(g-2)도에 도시된 바와 같이 필드 산화를 행하여 필드산화막(14)을 형성하고, 상기 HLD 절연막(13)을 제거한 후, 필드 확산(diffusion)을 실시하여 제1도전형 웰(7) 내에는 N-필드(10')를, 제2도전형 웰(5) 내에는 P-필드(11')를 형성한다.
제8공정으로서, 제1(h-1)도 및 제1(h-2)도에 도시된 바와 같이 상기 제1질화막(9)과 제2질화막(12) 및 베이스 산화막(8)을 제거하므로써, 본 공정에 의한 반도체 소자의 격리(isolation) 구조 제조를 완료한다.
이와 같이 공정을 진행할 경우, 액티브 에지 영역에서 발생되는 더블 험프 현상을 제거할 수 있게 되므로 그 결과, 전체 메모리를 구동하는 회로들이 있는 페리 영역에서 누설전류와 스탠드-바이 전류가 증가하는 현상을 방지할 수 있게 된다.
상술한 바와 같이 본 발명에 의하면, 동일한 칩 내에서, 소자들이 조밀하게 형성되는 셀 영역은 개량된 로커스 공정을 적용하고, 소자가 조밀하게 형성되지 않는 페리 영역은 일반적인 로커스 공정을 적용하여 반도체 소자의 격리 구조를 제조하므로써, 더블 험프 현상을 방지할 수 있을 뿐 아니라 누설전류를 줄이고, 스탠드-바이 전류를 낮출 수 있게 되어 반도체 소자의 동작특성을 향상시킬 수 있게 된다.

Claims (7)

  1. 제1도전형 웰 및 제2도전형 웰이 형성되어 있는 기판상의 페리 영역과, 제1도전형 웰이 형성되어 있는 기판 상의 셀 영역에 절연막과 제1산화방지막을 순차적으로 형성하는 공정과; 셀 영역의 기판 표면이 소정 부분 노출되도록, 상기 제1산화방지막과 절연막을 선택식각하여 셀 영역의 액티브패턴을 형성하는 공정과; 표면이 노출된 기판으로 고농도의 제1도전형 불순물 이온주입하여, 셀 영역의 상기 제1도전형 웰 내에 제1필드 이온주입영역을 형성하는 공정과; 셀 영역의 상기 액티브패턴 측면에 측벽 스페이서를 형성하는 공정과; 페리 영역의 기판 표면이 소정 부분 노출되도록, 상기 제1산화방지막과 절연막을 선택식각하여 페리 영역의 액티브패턴을 형성하는 공정과; 표면이 노출된 기판으로 고농도의 제1도전형 불순물을 이온주입하여, 페리 영역의 상기 제1도전형 웰 내에 제1필드 이온주입영역을 형성하는 공정과; 표면이 노출된 기판으로 고농도의 제2도전형 불순물을 이온주입하여, 페리 영역의 상기 제2도전형 웰 내에 제2필드 이온주입영역을 형성하는 공정과; 필드 산화에 의해 필드산화막을 형성하는 공정 및; 상기 제1산화방지막과 절연막 및 측벽 스페이서를 제거하는 공정으로 이루어진 것을 특징으로 하는 반도체 소자 제조방법.
  2. 제1항에 있어서, 셀 영역의 상기 액티브패턴 측면에 측벽 스페이서를 형성하는 공정은, 페리 영역과 셀 영역의 상기 제1산화방지막과 표면이 노출된 기판 상에, 제2산화방지막과 절연막을 순차적으로 형성한 후, 이를 건식식각하여 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
  3. 제1항에 있어서, 셀 영역의 상기 액티브패턴 측면에 측벽 스페이서를 형성한 후, 표면이 노출된 기판 표면을 소정 두께 건식식각하는 공정을 더 포함하여 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
  4. 제1항에 있어서, 페리 영역의 상기 제1도전형 웰 내에 제1필드 이온주입영역을 형성하는 공정은, 기판 상의 셀 영역과 페리 영역에, 상기 액티브패턴이 충분히 덮힐 정도의 두께를 갖는 감광막을 형성하는 공정과; 페리 영역의 상기 제1도전형 웰 표면과, 상기 제1도전형 웰 상에 형성된 액티브패턴이 노출되도록, 상기 감광막을 선택식각하는 공정과; 상기 감광막을 마스크로하여, 기판 내로 고농도의 제1도전형 불순물을 이온주입하는 공정 및; 상기 감광막을 제거하는 공정을 더 포함하여 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
  5. 제1항에 있어서, 상기 페리 영역의 제2도전형 웰 내에 제2필드 이온주입영역을 형성하는 공정은, 기판 상의 셀 영역과 페리 영역에, 상기 액티브패턴이 충분히 덮힐 정도의 두께를 갖는 감광막을 형성하는 공정과; 페리 영역의 상기 제2도전형 웰 표면과, 상기 제2도전형 웰 상에 형성된 액티브패턴이 노출되도록, 상기 감광막을 선택식각하는 공정과; 상기 감광막을 마스크로하여, 기판 내로 고농도의 제2도전형 불순물을 이온주입하는 공정 및; 상기 감광막을 제거하는 공정을 더 포함하여 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
  6. 제1항에 있어서, 필드 산화에 의해 필드산화막을 형성한 후, 확산을 실시하는 공정을 더 포함하여 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
  7. 제2항에 있어서, 상기 제1 및 제2산화방지막은 질화막으로 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
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