KR19980033885A - Soi 모스 트랜지스터 제조방법 - Google Patents

Abstract

본 발명은 SOI 모스 트랜지스터 제조 방법에 관한 것으로, 소자 분리용 필드 산화막; 상부의 실리콘층에 형성된 SOI 기판을 제공하는 단계; SOI 기판 상에 소오스/드레인 용 도핑된 폴리실리콘 패턴을 형성하는 단계; 상기 소오스/드레인 용 폴리실리콘 패턴의 사이와 그 사이에 인접한 상기 소오스/드레인 용 폴리실리콘 패턴의 가장자리 상에 산화막과 도핑된 폴리실리콘이 순차적으로 적층된 게이트 전극을 형성하는 단계; 및 소오스/드레인 용 폴리실리콘 패턴 하부의 실리콘층에 불순물 확산 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

SOI 모스 트랜지스터 제조 방법.

본 발명은 SOI 모스 트랜지스터 제조 방법에 관한 것으로, 보다 상세하게는, 소오스/드레인 접합 영역의 두께를 증가시켜 소오스/드레인 접합 영역 사이의 직렬 저항을 감소시키는 SOI 모스 트랜지스터 제조 방법에 관한 것이다.

일반적으로, CMOS 구조에서의 PN 접합 분리구조에서는 기생 MOS트랜지스터나 또는 기생 바이폴라 트랜지스터 등의 능동적 기생효과가 발생하여 이로 인한, 래치-업(latch-up) 현상과 소프트에러 등으로 소자가 파괴되는 문제가 초래된다. 따라서, 최근에는 래치-업 현상 또는 소프트에러 등의 문제를 방지하기 위하여 반도체 기판내에 형성된 웰(well) 내에 소자를 형성하는 SOI(Sillicon On Insulator) 기술들이 연구 개발되고 있다.

통상, SOI는 실리콘 기판상에 절연층이 구비되고, 그 절연층의 상부에는 소자가 형성될 수 있는 실리콘층이 적층된 구조를 말한다. 이러한 SOI 기술은 고집적화에 유리하고, 소자간을 분리시키는데 탁월한 능력을 구비하고 있으며, 박막에 의한 SOI CMOS는 1.5V정도의 낮은 전압에서도 매우 양호한 문턱 전압을 제어할 수 있고, 매우 높은 드라이브 전류(drive current) 때문에 차세대 회로 기판으로 각광받고 있는 추세이다.

SOI 기술은 CMOS 상에 발생되는 래치 업(latch up)과 같은 문제점을 근본적으로 치유할 수 있음은 물론, 그 밖에도 칩 사이즈의 감소 및 고집적화를 이룰 수 있으며, 기생 캐패시터를 감소시킴으로써, 소자의 스피드를 개선시킬 수 있는 장점을 갖고 있다.

도 1 은 종래 기술에 따른 SOI 모스 트랜지스터 제조 방법을 나타낸 것이다.

도 1 을 참조하면, 웨이퍼(1) 상에 3,000Å 내지 6,000Å 두께의 절연층(2) 및 300Å 내지 1,000Å 두께의 실리콘층(3)을 적층하여 SOI 기판을 형성한 후, 로코스 방법으로 SOI 기판 표면에 필드 산화막(4)을 형성한다. 이 때, 산화되지 않은 지역은 소자의 활성 영역이 된다.

다음으로, SOI 기판의 활성 영역 상에 게이트 산화막(5) 및 게이트 폴리(6)를 적층한 후, 사진식각법으로 상기의 적층막을 식각하여 게이트 전극을 형성한다. 게이트 전극의 양측의 SOI 기판에 불순물을 이온 주입하여 소오스/드레인 접합 영역(7)을 형성한다.

그러나, 상기와 같은 종래 기술은, 박막의 실리콘층에 소오스/드레인 접합 영역을 형성하기 때문에 실리콘층의 자체 특성 및 그밖의 제반 문제에 의해 소오스/드레인 접합 영역 사이의 직렬 저항이 크게 증대되는 문제점이 있었다.

따라서, 본 발명은 SOI 기판의 실리콘층 상에 소오스/드레인 용 도핑된 폴리실리콘 패턴을 형성함으로써, 소오스/드레인 접합 영역 사이의 직렬 저항을 감소시켜 구동 전류의 안정성을 향상시킬 수 있는 SOI 모스 트랜지스터의 제조 방법을 제공하는 것을 목적으로 한다.

도 1 은 종래 기술에 따른 SOI 모스 트랜지스터 제조 방법을 설명하기 위한 도면.

도 2A 내지 도 2D 는 본 발명에 따른 SOI 모스 트랜지스터 제조 방법을 설명하기 위한 도면.

* 도면의 주요부분에 대한 부호의 설명 *

11 : 웨이퍼12 : 절연층

13 : 실리콘층14 : 필드 산화막

15 : 폴리실리콘막16 : 감광막 패턴

17 : 소오스/드레인 접합 영역18 : 게이트 산화막

19 : 게이트 폴리

상기와 같은 목적은, 소자 분리용 필드 산화막; 상부의 실리콘층에 형성된 SOI 기판을 제공하는 단계; SOI 기판 상에 소오스/드레인 용 도핑된 폴리실리콘 패턴을 형성하는 단계; 상기 소오스/드레인 용 폴리실리콘 패턴의 사이와 그 사이에 인접한 상기 소오스/드레인 용 폴리실리콘 패턴의 가장자리 상에 산화막과 도핑된 폴리실리콘이 순차적으로 적층된 게이트 전극을 형성하는 단계; 및 소오스/드레인 용 폴리실리콘 패턴 하부의 실리콘층에 불순물 확산 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 본 발명에 따른 SOI 모스 트랜지스터 제조 방법에 의하여 달성된다.

본 발명에 따르면, SOI 기판 상에 소오스/드레인 용 폴리실리콘 패턴을 형성한 후, 그 하부에 불순물 확산 영역을 형성함으로써, 상대적인 소오스/드레인 접합 영역의 두께를 증가시켜 소오스/드레인 접합 영역 사이의 직렬 저항을 감소시킬 수 있다.

[실시예]

이하, 명세서에 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명한다. 도 2A 내지 도 2D 는 본 발명에 따른 SOI 모스 트랜지스터 제조 방법을 순차적으로 나타낸 것이다.

도 2A 를 참조하면, 웨이퍼(11) 상에 3,000Å 내지 6,000Å 두께의 절연층(12) 및 300Å 내지 1,000Å 두께의 실리콘층(13)을 적층하여 SOI 기판을 형성한 후, 로코스 방법으로 SOI 기판 표면에 필드 산화막(14)을 형성한다. 이 때, 산화되지 않은 지역은 소자의 활성 영역이 된다.

도 2B 를 참조하면, SOI 기판의 활성 영역 및 필드 산화막(14)의 상부에 2,000Å 내지 4,000Å 두께의 폴리실리콘막(15)을 증착하고, 그 막에 불순물을 주입한 후, 도핑된 폴리실리콘막(15)의 상부에 소오스/드레인 접합 영역을 형성하기 위한 감광막 패턴(16)을 형성한다.

도 2C 를 참조하면, 감광막 패턴(16)의 형태로 그 하부의 도핑된 폴리실리콘막(15)을 식각하여 소오스/드레인 접합 영역(17)을 형성한다. 여기에서, 소오스/드레인 용 도핑된 폴리실리콘막(15)의 패턴은 종래 기술에서 실리콘층(13)에 소오스/드레인 접합 영역(17)을 형성할 경우, 소오스/드레인 접합 영역(17) 사이의 직렬 저항이 증가되어 소자의 구동 전류 및 안정성을 저하시키는 결점을 방지하기 위하여 형성된 것이다. 그리고 나서, 감광막 패턴(16)을 스트립한 후, 전체 상부에 게이트 산화막(18) 및 게이트 폴리(19)를 적층한다.

도 2D 를 참조하면, 사진 식각 공정으로 게이트 산화막(18) 및 게이트 폴리(19)를 식각하여 소오스/드레인 용 도핑된 폴리실리콘막(15) 패턴 사이와 그 사이에 인접한 상기의 폴리실리콘막(15) 패턴 가장자리 상부에 게이트 전극을 형성한다. 이어서, 소오스/드레인 접합 영역(17)에 불순물을 이온 주입한 후, 그 하부의 실리콘층(13)에 불순물이 확산되도록 열처리 공정을 실시한다.

본 발명에서의 최종적인 소오스/드레인 접합 영역의 두께는 폴리실리콘막(15)과 실리콘층(13)의 두께를 합친 값, 즉, 2,000Å 내지 4,000Å 두께를 갖는 소오스/드레인 용 폴리실리콘막(15)과 300Å 내지 1,000Å 두께의 실리콘층(13)을 합친 2,300Å 내지 5,000Å 두께를 갖게되므로, 소오스/드레인 접합 영역 사이의 직렬 저항을 감소시킬 수 있다.

이상에서와 같이, 본 발명의 SOI 모스 트랜지스터 제조 방법은 SOI 기판 상에 소오스/드레인 용 폴리실리콘막 패턴을 형성한 후, 그 하부의 실리콘층에 불순물 확산 영역을 형성함으로써, 소오스/드레인 접합 영역 사이의 직렬 저항을 감소시킬 수 있고, 이로 인하여, 소자 구동 전류의 안정성을 향상시킬 수 있다.

Claims (4)

1. 소자 분리용 필드 산화막; 상부의 실리콘층에 형성된 SOI 기판을 제공하는 단계; SOI 기판 상에 소오스/드레인 용 도핑된 폴리실리콘 패턴을 형성하는 단계; 상기 소오스/드레인 용 폴리실리콘 패턴의 사이와 그 사이에 인접한 상기 소오스/드레인 용 폴리실리콘 패턴의 가장자리 상에 산화막과 도핑된 폴리실리콘이 순차적으로 적층된 게이트 전극을 형성하는 단계; 및 소오스/드레인 용 폴리실리콘 패턴 하부의 실리콘층에 불순물 확산 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 SOI 모스 트랜지스터 제조 방법.
2. 제 1 항에 있어서, 상기 소오스/드레인 용 도핑된 폴리실리콘 패턴을 형성하는 공정은 SOI 기판 전면 상에 소정 두께의 폴리실리콘막을 증착하는 단계; 상기 폴리실리콘막에 불순물을 이온 주입하는 단계; 상기 도핑된 폴리실리콘막 상의 소정 부분에 감광막 패턴을 형성하는 단계; 소오스/드레인 접합 영역을 형성하도록 감광막 패턴의 형태로 상기 도핑된 폴리실리콘막을 식각하는 단계; 및 감광막 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 SOI 모스 트랜지스터 제조 방법.
3. 제 1 항에 있어서, 상기 소오스/드레인 용 도핑된 폴리실리콘막은 2,000Å 내지 4,000Å의 두께로 형성하는 것을 특징으로 하는 SOI 모스 트랜지스터 제조 방법.
4. 제 1 항에 있어서, 상기 게이트 전극용 폴리실리콘막은 300Å 내지 1,000Å의 두께로 형성하는 것을 특징으로 하는 SOI 모스 트랜지스터 제조 방법.