KR100444772B1 - 상보형 모스 트랜지스터의 제조방법 - Google Patents
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- 230000000295 complement effect Effects 0.000 title claims abstract description 15
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 14
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 21
- 229920005591 polysilicon Polymers 0.000 claims abstract description 21
- 239000004065 semiconductor Substances 0.000 claims abstract description 21
- 239000000758 substrate Substances 0.000 claims abstract description 14
- 229910052796 boron Inorganic materials 0.000 claims abstract description 12
- 238000005530 etching Methods 0.000 claims abstract description 12
- 238000000034 method Methods 0.000 claims abstract description 12
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 9
- 239000012535 impurity Substances 0.000 claims abstract description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 4
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 4
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims description 3
- 150000002500 ions Chemical class 0.000 claims description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 2
- 229910052698 phosphorus Inorganic materials 0.000 claims description 2
- 239000011574 phosphorus Substances 0.000 claims description 2
- -1 Boron ions Chemical class 0.000 abstract 1
- 239000005388 borosilicate glass Substances 0.000 description 9
- 230000003071 parasitic effect Effects 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 241000293849 Cordylanthus Species 0.000 description 1
- 208000032368 Device malfunction Diseases 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76237—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials introducing impurities in trench side or bottom walls, e.g. for forming channel stoppers or alter isolation behavior
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
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Abstract
소자의 수동전류를 증가시키고, 안정적인 문턱전압을 유지하는 등 원하는 소자의 특성을 유지시킬 수 있는 상보형 모스 트랜지스터의 제조방법에 관해 개시한다. 본 발명은, 반도체기판 상에 절연막과 폴리실리콘막을 차례로 적층 형성하는 단계와; 상기 폴리실리콘막에 서로 다른 도전형의 불순물을 주입하여 서로 다른 채널형의 트랜지스터가 형성될 P웰 영역 및 N웰 영역을 형성하는 단계와; 상기 P웰 영역 및 N웰 영역의 경계를 노출시키는 감광막패턴을 이용하여 상기 반도체기판의 표면으로부터 소정 깊이까지 트렌치식각하는 단계와; 상기 트렌치식각된 결과물에 보론을 이온주입하는 단계와; 상기 보론이 이온주입된 결과물에 보론이 첨가된 절연막을 증착한 후, 블랭킷식각하여 상기 P웰 영역 및 N웰 영역은 노출시키고, 상기 트렌치식각된 부분에는 상기 보론이 첨가된 절연막이 남도록 하는 단계와; 상기 P웰 영역 및 N웰 영역 중 상기 트랜지스터가 형성될 예정영역을 노출시키는 감광막패턴을 이용하여 상기 P웰 영역 및 N웰 영역의 표면으로부터 소정 깊이까지 트렌치식각하는 단계와; 상기 P웰 영역 및 N웰 영역의 표면으로부터 소정 깊이까지 트렌치식각된 결과물에 게이트산화막을 형성하는 단계와; 상기 게이트산화막이 형성된 결과물에 게이트전극을 형성하는 단계를 구비하는 상보형 모스 트랜지스터의 제조방법을 제공한다.
Description
본 발명은 상보형 모스 트랜지스터의 제조방법에 관한 것으로서, 특히 소자의 수동전류를 증가시키고, 안정적인 문턱전압을 유지하는 등 원하는 소자의 특성을 유지시킬 수 있는 상보형 모스 트랜지스터의 제조방법에 관한 것이다.
반도체 집적회로의 동작속도가 빨라지고 집적밀도가 높아지는 현재의 추세에 따라 칩(chip)당 소비전력은 현저히 증가하기 때문에, 저 소비전력을 장점으로 하는 상보형 금속-산화물-반도체(Complementary Metal-Oxide-Semiconductor; 이하 CMOS라 한다) 전계효과 트랜지스터에 대한 요구가 급격히 높아져서 많은 반도체 집적회로가 CMOS화되고 있는 실정이다. CMOS 소자는 저 소비전력으로 동작한다는 것 이외에도 동작영역이 넓고 잡음 마진(margin)이 크다는 것 등 중요한 특징을 가지고 있다.
현재, 반도체 집적회로의 당면과제는 소자의 크기를 작게 하는 것이다. 그러나, 소자의 크기를 작게 하면 쇼트-채널(short-channel) 효과가 우선적으로 문제시된다. 뿐만 아니라 반도체 집적회로에서는 서브마이크론(submicron) 소자가 일반적으로 사용되는데, 서브마이크론 소자에서는 동작시 내부전계가 커지고 또 취급하는 신호가 작아지는 경향이 있으므로 장기간에 걸쳐 안정 동작하는 소자를 실현하는 것은 매우 어렵게 된다.
특히, 게이트절연막의 절연파괴나, 핫 캐리어(hot carrier) 주입에 의한 소자특성의 변동, 알파(α)-선에 의한 소프트 에러(soft error), 알루미늄배선의 일렉트로 마이그레이션 (electromigration), 내습성 (알루미늄 배선 등의 부식과 밀접하게 관계), 래치-업(latch up)등과 같은 신뢰성에 관계된 현상은 서브마이크론 소자의 한계를 제한하는 현상으로서 지금까지 많은 연구자에 의해 그 현상의 해명과 대책이 이루어져 왔다.
그 중에서, CMOS 소자에서 형성되는 구조인 PN접합 분리구조에서는 기생 MOS 트랜지스터, 기생 바이폴라 트랜지스터 등의 능동적 기생효과로 인해 발생하는 래치-업 현상 때문에 소자가 오동작하는 문제점이 있다.
따라서, 본 발명의 기술적 과제는 래치-업 현상을 제거하고 낮은 구동전류로도 소자를 구동시킬 수 있는 상보형 모스 트랜지스터의 제조방법을 제공하는 데 있다.
본 발명의 다른 기술적 과제는 안정적인 문턱전압을 유지할 수 있는 상보형 모스 트랜지스터의 제조방법을 제공하는 데 있다.
도 1 내지 도 10은 본 발명의 실시예에 따른 상보형 모스 트랜지스터의 제조방법을 설명하기 위한 반도체장치의 단면도이다.
* 도면의 주요 부분에 대한 참조 번호의 설명 *
10 … 반도체기판 15 … 부분식각된 반도체기판
20 … 실리콘산화막 25 … 구분된 산화막영역
30 … 폴리실리콘막 35 … 구분된 폴리실리콘막영역
40 … 트렌치용 감광막패턴 45 … 게이트용 감광막패턴
50 … BSG막 55 … 매립된 BSG막
60 … 게이트산화막 70 … 게이트전극용 폴리실리콘막
75 … 게이트전극
상기 기술적 과제를 해결하기 위한 본 발명은,
반도체기판 상에 절연막과 폴리실리콘막을 차례로 적층 형성하는 단계와; 상기 폴리실리콘막에 서로 다른 도전형의 불순물을 주입하여 서로 다른 채널형의 트랜지스터가 형성될 P웰(well) 영역 및 N웰 영역을 형성하는 단계와; 상기 P웰 영역 및 N웰 영역의 경계를 노출시키는 감광막패턴을 이용하여 상기 반도체기판의 표면으로부터 소정 깊이까지 트렌치(trench)식각하는 단계와; 상기 트렌치식각된 결과물에 보론을 이온주입하는 단계와; 상기 보론이 이온주입된 결과물에 보론이 첨가된 절연막을 증착한 후, 블랭킷(blanket)식각하여 상기 P웰 영역 및 N웰 영역은 노출시키고, 상기 트렌치식각된 부분에는 상기 보론이 첨가된 절연막이 남도록 하는 단계와; 상기 P웰 영역 및 N웰 영역 중 상기 트랜지스터가 형성될 예정영역을 노출시키는 감광막패턴을 이용하여 상기 P웰 영역 및 N웰 영역의 표면으로부터 소정 깊이까지 트렌치식각하는 단계와; 상기 P웰 영역 및 N웰 영역의 표면으로부터 소정 깊이까지 트렌치식각된 결과물에 게이트산화막을 형성하는 단계와; 상기 게이트산화막이 형성된 결과물에 게이트전극을 형성하는 단계를 구비하는 상보형 모스 트랜지스터의 제조방법을 제공한다.
본 발명에 있어서, 상기 반도체기판 상에 형성되는 절연막은 1800∼2200Å 두께의 실리콘산화막인 것이 바람직하며, 상기 폴리실리콘막은 저압화학 기상증착(Low Pressure Chemical Vapor Deposition; 이하 LPCVD라 한다)공정에 의해 4500∼5500Å의 두께로 형성하는 것이 바람직하다. 또한, 상기 반도체기판의 표면으로부터 트렌치식각되는 깊이는 1800∼2200Å 범위인 것이 바람직하며, 상기 보론이 첨가된 절연막은 BSG(BoroSilicate Glass)막으로 형성할 수 있다.
본 발명의 트랜지스터의 게이트소자에 있어서, 상기 게이트산화막은 180∼220Å의 두께로 형성하는 것이 바람직하며, 상기 게이트전극은 인으로 도핑된 2500∼3500Å의 두께의 폴리실리콘으로 형성하는 것이 바람직하다.
이하, 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명한다.
도 1 내지 도 10은 본 발명의 실시예에 따른 상보형 모스 트랜지스터의 제조방법을 설명하기 위한 반도체장치의 단면도이다.
도 1에 도시된 바와 같이, 우선 반도체기판(10) 상에 2000Å의 실리콘산화막(20)을 형성한다.
이어서, 도 2와 같이, 5000Å의 폴리실리콘막(30)을 LPCVD방식으로 증착한 다음, 상기 폴리실리콘막에 서로 다른 도전형의 불순물을 주입하여 서로 다른 채널형의 트랜지스터가 형성될 P웰(well) 영역 및 N웰 영역(도시생략)을 형성한다.
그 다음, 상기 P웰 영역 및 N웰 영역의 경계를 노출시키는 감광막패턴(40)을 이용하여 상기 반도체기판(10)의 표면으로부터 2000Å 깊이까지 트렌치(trench)식각하여, 상기 P웰 영역 및 N웰 영역마다 구분된 산화막영역(25) 및 폴리실리콘막영역(35)과 부분식각된 반도체기판(15)을 얻는다. 이 과정에 의해 상기 P웰 영역 및 N웰 영역이 분리되는 간격은 7000Å이 되도록 감광막패턴(40)의 노출부위를 조절한다. 그 후, 이 결과물 상에 도 3에 도시된 바와 같이 보론을 이온주입하여 도 4의 구조를 얻는다. 이 때 주입되는 보론은 상기 P웰 영역 및 N웰 영역 사이의 절연성을 높이고, 상기 P웰 영역 및 N웰 영역 상에 각각 형성될 트랜지스터의 동작에 있어서 문턱전압을 높이는 역할을 한다.
이어서, 도 5에 나타난 바와 같이, 보론이 첨가된 절연막인 BSG막(50)을 8500Å 증착하여 상기 트렌치식각된 부위를 매립한다.
그 다음, 증착된 BSG막의 전면을 블랭킷식각하여, 도 6과 같이, 상기 P웰 영역 및 N웰 영역은 노출시키고, 상기 트렌치식각된 부분에 매립된 BSG막(55)은 남겨서 상기 P웰 영역과 N웰 영역을 절연하도록 한다. 이 때, 블랭킷식각 대신에 화학 기계적 연마(Chemical Mechanical Polishing; CMP)공정을 적용하여도 무방하다.
도 7은 상기 웰 영역 내에 트랜지스터를 형성하기 위한 공정을 나타낸 것이다. 도 7을 참조하면, 웰 영역 내의 트랜지스터가 형성될 예정영역을 노출시키는 감광막패턴(45)을 이용하여 구분된 폴리실리콘막영역(35)을 표면에서 400Å 정도 깊이로 식각하여, 식각된 폴리실리콘막영역(37)을 얻는다.
그 다음, 도 8에 도시된 바와 같이, 200Å의 게이트산화막(60)을 형성한다.
게이트산화막(60)이 형성된 결과물 상에는, 도 9와 같이, 게이트전극용 폴리실리콘막(70)을 3000Å 두께로 증착하고, 인(Phosphorus)으로 도핑시킨다.
이어서, 게이트전극을 형성하기 위한 감광막패턴(도시생략)을 이용하여, 도 10에 도시된 바와 같이, 게이트전극용 폴리실리콘막(70)을 식각하여 게이트전극(75)을 형성함으로써 트랜지스터를 완성한다.
상기한 바와 같이, 트렌치식각에 의한 소자분리를 행하면, 종래의 소자분리기술인 로코스(LOCalized Oxidatio of Silicon)공정을 적용할 때 발생하는 버즈빅(bird's beak)이나 화이트리본(white ribbon)현상으로 구동소자의 채널이 좁아지는 문제점을 제거할 수 있다. 또한, BSG막 하단에 보론을 채널스톱(channel stop) 이온으로 주입하고 BSG막을 증착하여 소자분리를 함으로써, 좀더 안정적인 문턱전압을 유지시킬 수 있다. 또한, 트렌치구조를 채용함으로써 종래기술과 동일하게 채널영역을 유지하면서도 소오스/드레인 접합영역 사이의 직렬저항을 감소시켜 소자의 구동전류 및 속도를 현저히 향상시킬 수 있다.
그리고, 트랜지스터의 소오스/드레인 접합영역이 형성되는 폴리실리콘막의 두께를 5000Å으로 함으로써 안정적으로 채널영역을 형성시킬 수 있을 뿐 아니라 래치-업 특성도 개선할 수 있다.
따라서, 본 발명에 의하면, 래치-업 현상을 제거하고 낮은 구동전류로도 소자를 구동시킬 수 있을 뿐 아니라, 안정적인 문턱전압을 유지할 수 있는 상보형 모스 트랜지스터를 제조할 수 있다.
Claims (7)
- 반도체기판 상에 절연막과 폴리실리콘막을 차례로 적층 형성하는 단계와;상기 폴리실리콘막에 서로 다른 도전형의 불순물을 주입하여 서로 다른 채널형의 트랜지스터가 형성될 P웰 영역 및 N웰 영역을 형성하는 단계와;상기 P웰 영역 및 N웰 영역의 경계를 노출시키는 감광막패턴을 이용하여 상기 반도체기판의 표면으로부터 소정 깊이까지 트렌치식각하는 단계와;상기 트렌치식각된 결과물에 보론을 이온주입하는 단계와;상기 보론이 이온주입된 결과물에 보론이 첨가된 절연막을 증착한 후, 블랭킷식각하여 상기 P웰 영역 및 N웰 영역은 노출시키고, 상기 트렌치식각된 부분에는 상기 보론이 첨가된 절연막이 남도록 하는 단계와;상기 P웰 영역 및 N웰 영역 중 상기 트랜지스터가 형성될 예정영역을 노출시키는 감광막패턴을 이용하여 상기 P웰 영역 및 N웰 영역의 표면으로부터 소정 깊이까지 트렌치식각하는 단계와;상기 P웰 영역 및 N웰 영역의 표면으로부터 소정 깊이까지 트렌치식각된 결과물에 게이트산화막을 형성하는 단계와;상기 게이트산화막이 형성된 결과물에 게이트전극을 형성하는 단계를 구비하는 상보형 모스 트랜지스터의 제조방법.
- 제1항에 있어서, 상기 반도체기판 상에 형성되는 절연막은 1800∼2200Å 두께의 실리콘산화막인 것을 특징으로 하는 상보형 모스 트랜지스터의 제조방법.
- 제1항에 있어서, 상기 폴리실리콘막은 LPCVD공정에 의해 4500∼5500Å의 두께로 형성하는 것을 특징으로 하는 상보형 모스 트랜지스터의 제조방법.
- 제1항에 있어서, 상기 반도체기판의 표면으로부터 트렌치식각되는 깊이는 1800∼2200Å 범위인 것을 특징으로 하는 상보형 모스 트랜지스터의 제조방법.
- 제1항에 있어서, 상기 보론이 첨가된 절연막은 BSG막인 것을 특징으로 하는 상보형 모스 트랜지스터의 제조방법.
- 제1항에 있어서, 상기 게이트산화막은 180∼220Å의 두께로 형성하는 것을 특징으로 하는 상보형 모스 트랜지스터의 제조방법.
- 제1항에 있어서, 상기 게이트전극은 인으로 도핑된 2500∼3500Å의 두께의 폴리실리콘인 것을 특징으로 하는 상보형 모스 트랜지스터의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970079380A KR100444772B1 (ko) | 1997-12-30 | 1997-12-30 | 상보형 모스 트랜지스터의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970079380A KR100444772B1 (ko) | 1997-12-30 | 1997-12-30 | 상보형 모스 트랜지스터의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990059183A KR19990059183A (ko) | 1999-07-26 |
| KR100444772B1 true KR100444772B1 (ko) | 2004-10-14 |
Family
ID=37362264
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970079380A KR100444772B1 (ko) | 1997-12-30 | 1997-12-30 | 상보형 모스 트랜지스터의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100444772B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR20130087905A (ko) * | 2012-01-30 | 2013-08-07 | 삼성전자주식회사 | 이미지 센서 및 그 제조 방법 |
Citations (3)
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| JPH02234461A (ja) * | 1989-03-08 | 1990-09-17 | Hitachi Ltd | 半導体装置 |
| JPH043466A (ja) * | 1990-04-20 | 1992-01-08 | Fujitsu Ltd | 半導体装置 |
| KR19980084215A (ko) * | 1997-05-22 | 1998-12-05 | 김영환 | 반도체 소자의 트랜지스터 제조 방법 |
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1997
- 1997-12-30 KR KR1019970079380A patent/KR100444772B1/ko not_active IP Right Cessation
Patent Citations (3)
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20130087905A (ko) * | 2012-01-30 | 2013-08-07 | 삼성전자주식회사 | 이미지 센서 및 그 제조 방법 |
| KR101867337B1 (ko) | 2012-01-30 | 2018-06-15 | 삼성전자주식회사 | 이미지 센서 및 그 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990059183A (ko) | 1999-07-26 |
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