KR100248372B1 - 바이폴라 시모스-디모스 전력 집적회로 소자의 제조방법 - Google Patents
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Abstract
본 발명은 고속, 고내압 BCD Power IC 소자의 제조 방법에 관한 것으로서, 3중 매몰층 및 에피층 형성공정, LDPMOS 소자의 드리프트 및 이중 웰 형성 공정, 트랜치 소자 격리 및 싱크(Sink) 확산 공정, HV-NMOS/HV-PMOS/LDNMOS의 드리프트 영역 및 HV-pnp 베이스 영역 동시형성 공정, HS-PSA 베이스 형성 및 문턱전압 조절 공정, 게이트, 다결정실리콘 에미터 전극형성 및 LDD 공정, 측면 산화막 형성 및 소스-드레인 영역형성 공정, 보호산화막 도포 및 금속전극 형성 공정을 수행하여 고주파/고내압/고집적화/고신뢰성화된 구조를 고안함으로써, 휴대폰 및 고속 HDD IC를 비롯한 고품위 정보통신 시스템, 가전제품, 자동차 전자제어 장치 등에 다양하게 사용할 수 있는 효과가 있다.
Description
본 발명은 바이폴라 시모스-디모스(Bipolar-CMOS-DMOS, 이하 BCD라 칭함) 전력 집적회로 소자의 제조 방법에 관한 것이다.
근래들어 고성능 컴퓨터 시스템의 대중화와 함께 고속 하드 디스크 장치(Hard Disk Device, 이하 HDD라 칭함) 개발이 활발하게 이루어지고 있으며, 핵심부품으로는 읽기/쓰기(read/write) 동작용 고성능 시모스(CMOS), 신호 처리용 고속 바이폴라 소자, 12 볼트급에서 동작하는 구동단 전력 소자를 들 수 있다.
또한 자동차 내장(automotive)의 각종 제어장치에서 요구되는 특성은 수십 볼트급 내전압 및 10 암페어 내외의 전류특성이다.
이러한 고내압/고전류 특성은 automotive의 각 모터를 구동하기에 필수적이며, 이를 제어하기 위한 반도체 회로로써 원-칩(one-chip)화된 첨단 지능형 집적회로(Integrated Circuit, 이하 IC라 칭함) 기술이 절실히 요구된다.
저전압용 엔모스(NMOS) 소자/바이시모스(BiCMOS) 소자는 고속, 고집적용 논리회로 구성에 사용되며, npn/pnp 재래식(conventional) 소자는 정확한 아날로그 동작기능을 만족시키기 위하여 사용되며, 구동형 소자로는 요구전압을 쉽게 유지할 수 있고 큰 전류를 전도할 수 있는 종형(vertical) 전력소자나 횡형(lateral) 전력소자를 사용한다.
도 1a에서 1b는 종래의 BCD power IC 소자의 구조도로서, 도 1a의 기존 one-chip화된 기술은 일반적인 고내압 아날로그용 바이폴라 소자구조와, 저전압용 CMOS 소자, 그리고 출력단용 DMOS를 내장하고 있으며 공정기술은 주로 접합 격리기술 및 단일 혹은 이중 매몰층 구조를 적용하고 있다.
그러나 이러한 구조는 아날로그 및 디지털용 초고속/고집적 회로를 내장하기가 불가하며, LDD 구조를 채택하고 있지 않기 때으므로 디지털용 N/PMOS 소자 크기 축소에 의한 집적도 향상이 어렵고, 기생용량에 의한 성능도 떨어지는 단점이 있다.
즉 종래기술에서는 고내압/다기능화된 구조로서만 BCD 전력 집적회로(BCD Power IC)를 구현하고 있다.
상기 문제점을 해결하기 위해 본 발명은 BCD 소자를 필요로 하는 분야는 이외에도 후대폰용 DC-DC 변환기, 고속 A/D 변환기 등 매우 광범위하다고 할 수 있으며 이러한 시스템의 요구에 부합하는 소자구조 및 제작방법을 제공하는데 그 목적이 있다.
본 발명에서는 기존의 고내압/다기능화된 BCD 소자기술을 한단계 수준향상(level up)시켜 보다 고내압/고속/고집적/다기능화된 첨단 지능형 소자를 구현하고자 하였다.
이때 고속회로를 구현하기 위하여 이중 매몰층과 다결정실리콘 에미터 구조를 갖는 바이폴라 소자를 탑재하였으며 다기능화 특성에 부합하기 위하여 드리프트 영역을 갖는 중전압 CMOS 소자를 내장하였으며, 소자의 주요 기술적 측면은 다음과 같다.
아날로그용 내압 소자 특성 향상을 위한 10㎛ 에피기술, 집적도 향상 및 직렬저항 감소를 위한 트랜치 및 싱크(sink) 구조, 고속 및 고내압 구조형성을 위한 3층 매몰층 구조, 저전압 CMOS 공정기술과 양립하는 고속 바이폴라 소자의 얕은 접합깊이 형성 기술(WB＜0.2 ㎛), DMOS 구조를 이용한 5.6-5.8 볼트급 제너 다이오드 구조 기술, 15 볼트급 중전압 CMOS 소자의 드리프트 영역과 고내압 바이폴라 소자 베이스 영역의 동시형성을 위한 농도 및 접합깊이, 고내압 DMOS 소자제작을 위한 드리프트 영역의 드리프트 영역의 농도 및 접합깊이 기술, 중전압 CMOS 소자와 저전압 CMOS 소자에 공존하는 LDD 구조, 고속 바이폴라 소자의 에미터 전극과 저전압 CMOS 소자의 게이트 전극을 단일 다결정실리콘으로 동시에 형성하는 기술 등이 있다.
도 1a 에서 1b 는 종래의 BCD power IC 소자의 구조도,
도 2a 에서 2h 는 본 발명이 적용되는 BCD power IC 소자의 제조 공정 단면도.
＜도면의 주요부분에 대한 부호의 설명＞
1 : 실리콘 웨이퍼 기판
2 : n+매몰층(비소)
3 : p+매몰층
4 : n+매몰층(인)
5 : n-에피층
6 : p-장벽
7 : n-장벽
8 : LDPMOS p-드리프트
9 : 트랜치 다결정실리콘
10 : 필드 산화막
11 : n+ 싱크 콜렉터/n+드레인(VDMOS)
12 : HV-npn 베이스 및 HV-PMOS p-드리프트
13 : HV-pnp 베이스 및 HV-NMOS n-드리프트
14 : HV-npn 에미터
15 : HS-PSA 베이스
16 : Vt 제어 영역
17 : 게이트 산화막
18 : n+다결정실리콘
19 : 텅스텐 실리사이드(WSi2)
20 : 산화막
21 : NMOS/HV-NMOS LDD 영역
22 : PMOS/HV-PMOS LDD 영역
23 : LDD 측면산화막
24 : n+소스-드레인 접합
25 : p+소스-드레인 접합
26 : HV-pnp p+콜렉터 전극
27 : HV-pnp n+베이스 전극
28 : HV-npn p+베이스 전극
29 : HS-npn p+베이스 전극
30 : HS-npn n+에미터 접합
31 : 제너 다이오드 양극
32 : 제너 다이오드 캐소드
33 : 접지영역
34 : HV-pnp p+에미터 접합
35 : 보호 산화막
36 : 알루미늄 메탈 전극
상기 목적을 달성하기 위해 본 발명은 3층 매몰층 및 에피층을 형성하고, 상기 LDPMOS 소자의 드리프트 및 이중 웰을 형성하며, 트랜치 소자의 격리 및 싱크 확산을 하고, HV-NMOS/HV-PMOS/LDNMOS의 드리프트 영역 및 HV-pnp 베이스 영역을 동시 형성하며, HS-PSA 베이스 형성 및 문턱전압을 조절하고, 게이트 다결정실리콘 에미터 전극형성 및 LDD를 형성하며, 측면 산화막 형성 및 소스-드레인 영역을 형성하고, 보호산화막 도포 및 금속전극을 형성하는 것을 특징으로 한다.
이하 첨부된 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.
도 2a에서 2h는 본 발명이 적용되는 BCD power IC 소자의 제조 공정 단면도로서, 도 2a는 3중 매몰층 및 에피층 형성 공정으로, 개별소자의 n+/p+매몰층(2, 3, 4) 형성과정 및 에피층(5) 형성 공정을 나타내고 있다.
먼저 p형(100) 실리콘 웨이퍼(1) 표면 위에 선택적 마스크 작업을 통하여 HV-pnp/HV-npn/HS-npn/HV-PMOS/LDPMOS/VDMOS 소자 영역에 비소(As+)를 이온주입하고 고온 열처리를 수행하여 제 1차 매몰층 영역(2)을 형성시킨다.
그 다음 고속 스위칭 특성을 갖는 HS-npn 바이폴라 소자 구현을 위하여 HS-npn 바이폴라 소자 부분만의 마스킹 작업을 수행한 후 확산계수가 큰 인(Phos.)을 이온주입하고 열처리 공정을 거쳐 제 2차 매몰 영역(4)을 형성시킨다.
그리고 고내압 pnp 소자의 컬렉터와 접지(Ground) 영역 구현을 위하여 보론(B+)을 이온주입함으로써 제 3차 매몰층 영역(3)을 형성시킨 후 연속적으로 10 ㎛의 에피층(5)을 키운다.
이때 제 2차 매몰층 영역(4)과 제 3차 매몰층 영역(3)은 에피층(5) 성장동안 바깥확산(out-diffusion)이 이루어진다.
도 2b는 LDPMOS 소자의 드리프트(drift) 및 이중 웰(well) 형성 공정으로, LDPMOS 소자의 드리프트 영역(8)과 MOS 개별소자의 n-웰(7) 및 p-웰(6) 공정을 나타내고 있다.
성장된 에피층(5) 위에 얇은 산화막을 도포하고 먼저 LDPMOS 소자의 드리프트(8) 영역을 마스킹 작업한 후 보론을 이온화하여 1150℃에서 수시간 열처리를 수행한 후 p-웰(6) 마스킹 작업을 수행한다.
이때 정의되는 영역은 HV-PNP / NMOS / LDNMOS / VDNMOS / ZENER / HV-NMOS / Ground이며, 보론을 이온주입한다.
그 다음 n-well(7) 마스크 작업을 수행하여 정의되는 영역은 LDPMOS/HV-PMOS/PMOS 영역이며, 인(Phos.)을 이온주입하여 1150℃에서 수시간 열처리하여 LDPMOS 소자의 드리프트 접합과 n 또는 p 웰의 접합깊이가 약 3.5∼4.5 ㎛가 되도록 한다.
다음 개별소자의 트랜치(trench)(9) 격리기술 및 직렬저항 감소를 위한 싱크(sink)(11) 공정을 보면, 먼저 소자격리를 위한 단계로써 500Å 두께의 제 1 산화막, 2000Å 두께의 제 1 질화막, 1㎛ 두께의 제 2 산화막을 마스크 층으로 사용하여 실리콘 웨이퍼를 p-기판(1)층까지 수직 건식식각 방법으로 식각한 후 습식산화(wet oxidation)를 수행한다.
이어서 수직 트랜치에 4000Å 두께의 TEOS 산화막을 저압 화학중착법(LPCVD) 방법으로 적층하고, 상기 TEOS 산화막 위에 다시 9000Å의 다결정실리콘(9)을 적층한다.
다음은 트랜치 부분을 제외한 다른 부분에 있는 다결정실리콘을 제거하기 위해 제 1 질화막이 노출될 때까지 다결정실리콘과 제 2 산화막을 래핑(lapping) 방법으로 제거한다.
래핑에 의해 손상된 제 1 질화막은 습식식각으로 제거하고 다시 LPCVD 방법으로 1200Å 두께의 제 2 질화막을 적층한 후 활성영역을 마스크 작업한 다음, 건식식각 방법으로 질화막을 식각한다.
이어서 필드 영역의 역변환(inversion) 방지를 위해 보론을 약 4E14/ ㎝2 정도로 이온주입 한 후 7500Å 두께의 산화막(10)을 열산화 방법으로 성장시켜 소자격리를 완료한다.
다음은 VDMOS 및 HV-npn/HS-npn 소자의 콜렉터 직렬저항 감소를 위하여 마스크 작업을 한 후, 질화막을 건식식각해 내고 인(Phos.)을 고농도 이온주입 하며, 고온 열처리로 싱크(11) 확산을 수행하는데, 이때 원하는 싱크의 접합깊이는 5㎛ 이상이다.
상기 공정이 끝나면 활성영역 부분의 제 2 질화막과 제 1 산화막은 습식식각 한다.
다음 HV-NMOS/HV-PMOS/LDNMOS의 드리프트 영역 및 HV-pnp 베이스 영역 동시형성 과정은 상기 도 2d의 HV-NMOS/LDNMOS 소자의 n-드리프트(13) 영역과 HV-pnp 베이스(13) 영역을 동시에 형성하며, 또한 HV-NMOS 소자의 p-드리프트(12)영역과 HV-npn 소자의 베이스(12)를 동시에 형성하는 과정을 나타내고 있다.
먼저 500Å의 산화막을 성장시켜 HV-NMOS/LDNMOS 소자의 n-드리프트(13) 영역과 HV-pnp 베이스(13) 영역을 마스크 작업을 수행한 후 보론을 이온주입하고, HV-npn 소자의 베이스(12) 및 HV-NMOS 소자의 p-드리프트(12) 형성을 위하여 마스크 작업 후 인을 이온주입한 후 열처리 한다.
이러한 고내압 소자 드리프트 영역과 바이폴라 소자의 베이스 접합깊이는 1.5㎛ 이상을 확보하기 위하여 1050℃에서 2시간 이상 열처리 공정을 수행한다.
그리고 HV-npn 소자의 에미터(14) 영역을 형성하기 위해 마스크 작업 후 1E16 원자/ ㎝2 수준의 높은 이온 양과 고 에너지로 이온주입한다.
HS-PSA 베이스 형성 및 문턱전압 조절 공정을 보면 도 2e는 고속 npn 바이폴라 소자의 베이스 접합(15) 형성 및 MOS 소자의 문턱전압 조절을 위한 공정단계를 보여주고 있다.
먼저 앞에서 도포한 산화막을 습식식각 한 후 1000℃에서 200Å의 양질의 게이트 산화막(17)을 실리콘 전면에 성장시키고, MOS 소자의 문턱전압 조절을 위하여 PMOS/NMOS/LDNMOSHV-NMOS/HV-PMOS/VDNMOS 소자영역에 마스크 작업한 후 보론을 이온주입한다.
다음은 고속 npn 바이폴라 소자의 베이스(15) 영역 형성을 위하여 마스크 작업으로 패턴을 정의한 후 산화막을 불산으로 제거한 후, 보론을 7E13의 이온 양으로 이온주입 한다.
아울러 950℃에서 1시간의 열처리 공정을 수행하여 앞서 이온주입한 HV-npn 소자의 에미터 접합과 고속 npn 바이폴라 소자의 베이스 접합을 형성한다.
게이트, 다결정실리콘 에미터 전극형성 및 LDD 공정으로 도 2f는 고속 npn 바이폴라 소자의 에미터전극 및 MOS 소자의 게이트 전극 형성과정과 LDD 공정 단계를 나타내고 있다.
먼저 다결정실리콘(18)을 3300Å의 두께로 도포한 후 비소(As)를 2E16 정도로 이온주입한 후 텅스텐 실리사이드( WSi2 )(19)를 500∼1000Å 증착한다.
그리고 3000Å 두께의 산화막(20)을 도포한 다음 HS-npn, HV-NMOS/HV-PMOS, NMOS/PMOS, LDNMOS/LDPMOS, VDMOS 소자의 에미터전극 및 게이트 영역을 정의하고 건식식각 한다.
다음 0.8 ㎛급 NMOS 및 PMOS 소자의 핫 캐리어(hot carrier) 효과를 해결하고 HV-NMOS, HV-PMOS 소자의 적당한 항복전압을 유지하기 위해 LDD(Lightly Doped Drain) 공정을 수행한다.
공정은 NMOS, HV-NMOS, VDMOS 소자의 영역(21)을 패턴 정의한 후 비소( As+ )룰 적은 양으로 이온주입(lightly doped) 한 후, 다시 PMOS 및 HV-PMOS 영역(22)을 정의하고 보론을 적은 양으로 이온주입한다.
측면 산화막 형성 및 소스-드레인 영역형성 공정으로 도 2g는 MOS 소자의 게이트 격리 및 소스-드레인 형성, HS-npn 바이폴라 소자의 에미터전극 격리, HV-npn 소자의 p+ 베이스 전극, HV-pnp 소자의 p+ 에미터 영역 및 n+ 베이스전극과 p+ 콜랙터 전극을 형성하는 과정을 나타내고 있다.
먼저 MOS 소자의 게이트와 HS-npn 바이폴라 소자의 에미터전극 격리를 위하여 4000Å의 산화막을 도포한 후 건식식각하면 측면산화막(23)이 남게 된다.
HV-pnp 소자의 베이스 전극(27), LVNMOS/HVNMOS/LDNMOS/VDNMOS 소자의 소스-드레인 접합(24)을 형성하기 위하여 마스크 작업을 수행한 다음 비소를 이온주입한다.
아울러 HV-pnp 소자의 에미터 접합(34), 콜렉터 전극, HS-npn 소자의 p+ 베이스 전극 및 LVPMOS/HVPMOS/LDPMOS 소자의 소스-드레인 접합(25) 전극을 위한 영역을 정의한 후 보론을 이온주입한 다음 MOS 소자의 소스-드레인, HS-npn 바이폴라 소자의 에미터, 베이스 영역의 원하는 접합깊이를 얻기 위하여 최종단계에서 열처리공정을 수행한다.
보호산화막과 도포 및 금속전극 형성공정에서 도 2h는 보호산화막(35) 도포 및 금속전극(36) 형성 과정으로 먼저 1500Å 두께의 TEOS 산화막과 4500Å BPSG 산화막을 차례로 도포한 다음 950℃에서 열처리공정을 수행하여 MOS 소자의 소스-드레인, HS-npn 바이폴라의 에미터, 베이스 영역의 원하는 접합깊이를 얻고, 평탄화를 이룬다.
다음은 접촉면을 정의한 후 습식 및 건식 식각해내고 알루미늄 금속을 도포한 후, 패턴 정의 및 금속식각에 의해 금속전극(36)을 형성함으로써 고속, 고내압 바이폴라-시모스-디모스(Bipolar-CMOS-DMOS) 전력 집적회로(power Inegrated Circuit) 소자의 제작이 완성된다.
상술한 바와 같이 본 발명은 기존의 고내압/다기능화된 BCD 구조를 개선하여 첫째 10 ㎓ 이상의 고주파 특성을 갖는 이중 매몰층과 다결정실리콘 에미터 구조의 고속 바이폴라 소자를 내장함으로써 고속 아날로그/디지털용 회로 구현을 가능하게 하였으며, 둘째 트랜치 구조를 적용함으로써 고집적화 및 고속화에 기여할 수 있으며, 셋째 15 볼트 내외의 중전압 CMOS 소자를 내장함으로써 휴대폰용 DC-DC 변환기의 주요 부품으로 사용할 수 있다.
결론적으로, 고주파/고내압/고집적화/고신뢰성화된 소자 구조를 고안함으로써 휴대폰 및 고속 HDD IC룰 비롯한 고품위 정보통신 시스템, 가전제품, 자동차 전자제어장치 등에 다양하게 사용될 수 있는 효과가 있다.
Claims (5)
- 출력 드라이버용 고내압 LDPMOS와 LDNMOS, 초고속 아날로그/디지털용 다결정실리콘 에미터를 갖는 고속 npn 바이폴라 트랜지스터, 아날로그용 바이폴라 npn/pnp 트랜지스터, 수 암페어급 VDMOS, 저전압 CMOS 논리소자, 중전압 CMOS 소자 및 제너다이오드로 이루어진 다기능 첨단 지능형 BCD 전력 집적회로 소자의 제조 방법에 있어서,3층 매몰층 및 에피층을 형성하는 제 1 과정과;상기 LDPMOS 소자의 드리프트 및 이중 웰을 형성하는 제 2 과정과;상기 제 2 과정 수행 후 트랜치 소자의 격리 및 싱크 확산을 하는 제 3 과정과;상기 제 3 과정 수행 후 HV-NMOS/HV-PMOS/LDNMOS의 드리프트 영역 및 HV-pnp 베이스 영역을 동시 형성하는 제 4 과정과;상기 제 4 과정 수행 후 HS-PSA 베이스 형성 및 문턱전압을 조절하는 제 5 과정과;상기 제 5 과정 수행 후 게이트, 다결정실리콘 에미터 전극형성 및 LDD를 형성하는 제 6 과정과;상기 제 6 과정 수행 후 측면 산화막 형성 및 소스-드레인 영역 형성을 하는 제 7 과정과;상기 제 7 과정 수행 후 보호산화막 도포 및 금속전극 형성의 제 8 과정을 포함하는 것을 특징으로 하는 바이폴라 시모스-디모스 전력 집적회로 소자의 제조 방법.
- 제 1 항에 있어서, 상기 제 1 과정은p형 실리콘 웨이퍼 표면위에 선택적 마스크 작업을 통해 HV-pnp/HV-npn/HS-npn/HV-PMOS/LDPMOS/VDMOS 소자 영역에 비소를 주입하고 고온 열처리를 수행하여 제 1 차 매몰층 영역을 형성시키는 제 1 단계와;제 1 차 매몰층 영역 형성 후 고속 스위칭 특성을 갖는 HS-npn 바이폴라 소자 구현을 위해 HS-npn바이폴라 소자 부분만의 마스킹 작업 수행 후 인을 주입하고 열처리 공정을 거쳐 제 2 차 매몰층 영역을 형성시키는 제 2 단계와;제 2 단계 수행 후 고내압 pnp 소자의 콜렉터와 접지 영역 구현을 위해 보론을 이온주입하여 제 3차 매몰층 영역 형성 후 연속적으로 에피층을 형성하는 제 3 단계로 이루어진 것을 특징으로 하는 바이폴라 시모스-디모스 전력 집적회로 소자의 제조 방법.
- 제 1 항에 있어서, 상기 제 3 과정은이중 트랜치 공정기술을 이용하여 소자를 격리시키고, HV-npn/HS-npn 소자의 콜렉터 전극과 VDMOS 소자의 드레인 전극을 뽑아내기 위해 마스크 작업후 인을 고농도로 이온주입하여 고온 열처리로 싱크 확산을 수행하는 것을 특징으로 하는 바이폴라 시모스-디모스 전력 집적회로 소자의 제조 방법.
- 제 1 항에 있어서, 상기 제 4 과정은산화막을 성장시켜 HV-NMOS/LDNMOS 소자의 n-드리프트 영역과 HV-pnp 베이스 영역을 동일 마스크 작업 수행 후 인을 이온주입하고,보론의 이온주입 후 HV-npn 소자의 베이스 및 HV-PMOS 소자의 p-드리프트 형성을 위해 동일 마스크로 마스크 작업 후 보론을 이온주입한 후 열처리하는 것을 특징으로 하는 바이폴라 시모스-디모스 전력 집적회로 소자의 제조 방법.
- 제 1 항에 있어서, 상기 제 6 과정은다결정실리콘을 일정 Å 두께로 도포한 후 비소를 이온주입하고 텅스텐 실리사이드를 증착하는 제 1 단계와;텅스텐 실리사이드 증착 후 일정 두께의 산화막을 도포한 후 HS-NSA, HV-NMOS/HV-PMOS, NMOS/PMOS, LSNMOS/LDPMOS DMOS 소자의 에미터전극 및 게이트 영역을 정의하고 건식식각하는 제 2 단계와;저전압 CMOS 소자와 중전압 HV-NMOS, HV-PMOS 소자에 LDD 공정을 동시 적용하기 위하여 상기 NMOS, HV-NMOS 소자 영역을 패턴 정의한 후 비소를 이온주입하고 다시 PMOS 및 HV-PMOS 영역을 정의하고 보론을 이온주입하는 제 3 단계로 이루어진 것을 특징으로 하는 바이폴라 시모스-디모스 전력 집적회로 소자의 제조 방법.
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