JP2000150841A - 寄生容量を減少させたｓｏｉ構成体及びその製造方法 - Google Patents
寄生容量を減少させたｓｏｉ構成体及びその製造方法Info
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
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- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
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Abstract
(57)【要約】
【課題】 ＳＯＩ構成体の寄生容量を減少させる。
【解決手段】 本発明に基づくＳＯＩ構成体において
は、埋込型酸化物層に直接的に隣接しており且つその下
側に存在する基板領域を基板と反対の極性の導電型を有
するドーパントでドープする。これによってドープ層と
基板との間に接合が形成される。この接合を適宜バイア
スすることによって空乏層を形成し、それは埋込酸化物
層の幅を基板内深くへ実行的に拡大し、それによってＳ
ＯＩ構成体において、特に、インダクタ、相互接続体、
及びその他の受動的回路要素に対しての寄生容量を減少
させる。
は、埋込型酸化物層に直接的に隣接しており且つその下
側に存在する基板領域を基板と反対の極性の導電型を有
するドーパントでドープする。これによってドープ層と
基板との間に接合が形成される。この接合を適宜バイア
スすることによって空乏層を形成し、それは埋込酸化物
層の幅を基板内深くへ実行的に拡大し、それによってＳ
ＯＩ構成体において、特に、インダクタ、相互接続体、
及びその他の受動的回路要素に対しての寄生容量を減少
させる。
Description
【０００１】
【発明の属する技術分野】本発明は、大略、集積回路構
成体及びその製造方法に関するものであって、更に詳細
には、寄生容量を減少させた半導体・オン・絶縁体集積
回路構造に関するものである。
成体及びその製造方法に関するものであって、更に詳細
には、寄生容量を減少させた半導体・オン・絶縁体集積
回路構造に関するものである。
【０００２】
【従来の技術】半導体・オン・絶縁体、即ち絶縁体の上
の半導体（ＳＯＩ）技術は、無線周波数（ＲＦ）、低パ
ワー、高性能適用例に対する集積回路（ＩＣ）構成体に
対し、従来のバルクシリコン技術と比較して幾つかの利
点を提供している。これらの利点は、処理ステップが減
少されていること、ＣＭＯＳ回路ラッチアップが取除か
れていること、寄生容量が減少されて速度が向上されて
いること、デバイス（装置）分離が改善されているこ
と、且つラジエーションに対する耐性が優れていること
等がある。
の半導体（ＳＯＩ）技術は、無線周波数（ＲＦ）、低パ
ワー、高性能適用例に対する集積回路（ＩＣ）構成体に
対し、従来のバルクシリコン技術と比較して幾つかの利
点を提供している。これらの利点は、処理ステップが減
少されていること、ＣＭＯＳ回路ラッチアップが取除か
れていること、寄生容量が減少されて速度が向上されて
いること、デバイス（装置）分離が改善されているこ
と、且つラジエーションに対する耐性が優れていること
等がある。
【０００３】図１Ａは従来のＳＯＩ構成体１００の概略
断面図である。活性半導体層（デバイス層）１０２が典
型的に埋込酸化物層１０４である分離層の上側に存在し
ており、該分離層は基板１０６の上側に存在している。
ここで考慮中の従来のＳＯＩ構成体１００に対する活性
半導体層１０２の厚さは、通常、４００ｎｍ未満の程度
であり、典型的に、約２００ｎｍの程度であり、且つ埋
込酸化物層１０４の厚さは、通常、１，０００ｎｍ未満
であり、且つ、典型的に、約４００ｎｍの程度である。
ある従来のＳＯＩ構成体においては、基板１０６はＰ型
の導電型を有しており、一方その他のＳＯＩ構成体にお
いては、基板１０６はＮ型の導電型を有している。同様
に、あるＳＯＩ構成体においては、活性半導体層１０２
はＰ型の導電型を有しており、一方その他のＳＯＩ構成
体においては、活性半導体層１０２はＮ型の導電型を有
している。
断面図である。活性半導体層（デバイス層）１０２が典
型的に埋込酸化物層１０４である分離層の上側に存在し
ており、該分離層は基板１０６の上側に存在している。
ここで考慮中の従来のＳＯＩ構成体１００に対する活性
半導体層１０２の厚さは、通常、４００ｎｍ未満の程度
であり、典型的に、約２００ｎｍの程度であり、且つ埋
込酸化物層１０４の厚さは、通常、１，０００ｎｍ未満
であり、且つ、典型的に、約４００ｎｍの程度である。
ある従来のＳＯＩ構成体においては、基板１０６はＰ型
の導電型を有しており、一方その他のＳＯＩ構成体にお
いては、基板１０６はＮ型の導電型を有している。同様
に、あるＳＯＩ構成体においては、活性半導体層１０２
はＰ型の導電型を有しており、一方その他のＳＯＩ構成
体においては、活性半導体層１０２はＮ型の導電型を有
している。
【０００４】活性半導体層１０２は能動的及び受動的集
積回路要素、コンタクト領域及び相互接続体を有してお
り、それらは埋込酸化物層１０４によって基板１０６か
ら分離されている。図１Ｂは従来のＳＯＩ構成体１５０
における従来の能動的要素（例えば、従来のインダクタ
１５２）を概略的に示した断面図である。従来のインダ
クタ、コンデンサ、相互接続体及びその他の受動的な回
路要素を形成するために多数の方法が従来公知である。
例えば、従来のインダクタ１５２は、典型的に、二次元
のマスクした金属付着物として形成される。通常、イン
ダクタ１５２はＳＯＩ構成体１５０の最も上側の誘電体
層（絶縁層１５４によって表わされている）の上側に存
在し、それは距離Ｄ１５２だけ基板１０６から離隔され
ている。従来のＳＯＩ構成体を使用する動機の１つは寄
生容量を減少させることであるが、寄生容量は基板と活
性半導体層内の回路要素との間に存在している。特に、
インダクタ、コンデンサ及び相互接続体等の受動的回路
要素は寸法的に典型的な活性デバイスよりも著しく大き
く、従って、寄生容量の影響をより受け易い。ＭＯＳ能
動的装置が０．５サブミクロンの寸法に近付く一方、例
えばインダクタ等の受動的装置は数百ミクロンより小さ
くなる蓋然性は少ない。従って、インダクタ等の受動的
回路要素が一般的に必要とされる高周波数ワイヤレス
（無線）通信適用例においては、これらのインダクタ
は、典型的に、いずれかのＭＯＳ能動的装置よりも典型
的に数百倍寸法が大きなものである。
積回路要素、コンタクト領域及び相互接続体を有してお
り、それらは埋込酸化物層１０４によって基板１０６か
ら分離されている。図１Ｂは従来のＳＯＩ構成体１５０
における従来の能動的要素（例えば、従来のインダクタ
１５２）を概略的に示した断面図である。従来のインダ
クタ、コンデンサ、相互接続体及びその他の受動的な回
路要素を形成するために多数の方法が従来公知である。
例えば、従来のインダクタ１５２は、典型的に、二次元
のマスクした金属付着物として形成される。通常、イン
ダクタ１５２はＳＯＩ構成体１５０の最も上側の誘電体
層（絶縁層１５４によって表わされている）の上側に存
在し、それは距離Ｄ１５２だけ基板１０６から離隔され
ている。従来のＳＯＩ構成体を使用する動機の１つは寄
生容量を減少させることであるが、寄生容量は基板と活
性半導体層内の回路要素との間に存在している。特に、
インダクタ、コンデンサ及び相互接続体等の受動的回路
要素は寸法的に典型的な活性デバイスよりも著しく大き
く、従って、寄生容量の影響をより受け易い。ＭＯＳ能
動的装置が０．５サブミクロンの寸法に近付く一方、例
えばインダクタ等の受動的装置は数百ミクロンより小さ
くなる蓋然性は少ない。従って、インダクタ等の受動的
回路要素が一般的に必要とされる高周波数ワイヤレス
（無線）通信適用例においては、これらのインダクタ
は、典型的に、いずれかのＭＯＳ能動的装置よりも典型
的に数百倍寸法が大きなものである。
【０００５】寄生容量は、受動的コンポーネントの
「Ｑ」ファクタを減少させ且つ全体的な回路損失を増加
させることによって回路性能に悪影響を与える。寄生容
量は、又、設計容量に対して容量を付加し、従って回路
性能を劣化させる。これらの問題は、典型的に、最近の
ＲＦ通信回路及び高速デジタル集積回路において遭遇さ
れるような高周波数において集積回路が動作される場合
に特に重要である。
「Ｑ」ファクタを減少させ且つ全体的な回路損失を増加
させることによって回路性能に悪影響を与える。寄生容
量は、又、設計容量に対して容量を付加し、従って回路
性能を劣化させる。これらの問題は、典型的に、最近の
ＲＦ通信回路及び高速デジタル集積回路において遭遇さ
れるような高周波数において集積回路が動作される場合
に特に重要である。
【０００６】例えば、ワイヤレスＲＦ通信装置は、しば
しば、高周波数であり、小型であり、且つバッテリ駆動
型である。寄生容量によって発生される回路損失はこれ
らの装置の電力散逸を増加させる。電力散逸は、バッテ
リ条件を増加させ、そのことはバッテリの寿命を短縮化
させ及び／又はより大型のバッテリを必要とし、寸法、
重量、コスト及び不便性を増加させる。
しば、高周波数であり、小型であり、且つバッテリ駆動
型である。寄生容量によって発生される回路損失はこれ
らの装置の電力散逸を増加させる。電力散逸は、バッテ
リ条件を増加させ、そのことはバッテリの寿命を短縮化
させ及び／又はより大型のバッテリを必要とし、寸法、
重量、コスト及び不便性を増加させる。
【０００７】更なる例としては、マイクロプロセッサ又
は高密度の長尺の相互接続体を具備する大型のメモリチ
ップは現在のＳＯＩ技術を使用する場合であっても基板
に対して著しい寄生容量を有している。将来、マイクロ
プロセッサクロック周波数が増加する場合に、寄生容量
に起因する回路損失は益々深刻な制限事項となる。寄生
容量は、又、ＲＣ伝搬遅延に著しく貢献し、マイクロコ
ンピュータの速度を制限する。現在のマイクロプロセッ
サクロック周波数は３００メガヘルツを越えるものであ
り且つ次の２，３年において１ギガヘルツ範囲に到達す
るものと予測されるので、寄生容量を減少させることが
重要である。従って、ＲＦ及びその他の高周波数適用例
に対して使用されるＳＯＩ構成体における寄生容量を減
少させることが望ましい。
は高密度の長尺の相互接続体を具備する大型のメモリチ
ップは現在のＳＯＩ技術を使用する場合であっても基板
に対して著しい寄生容量を有している。将来、マイクロ
プロセッサクロック周波数が増加する場合に、寄生容量
に起因する回路損失は益々深刻な制限事項となる。寄生
容量は、又、ＲＣ伝搬遅延に著しく貢献し、マイクロコ
ンピュータの速度を制限する。現在のマイクロプロセッ
サクロック周波数は３００メガヘルツを越えるものであ
り且つ次の２，３年において１ギガヘルツ範囲に到達す
るものと予測されるので、寄生容量を減少させることが
重要である。従って、ＲＦ及びその他の高周波数適用例
に対して使用されるＳＯＩ構成体における寄生容量を減
少させることが望ましい。
【０００８】寄生容量を減少させる１つのアプローチ
は、受動的回路要素（例えば、インダクタ１５２）と基
板１０６との間の距離（例えば、図１Ｂにおける距離Ｄ
１５２）を増加させることである。然しながら、受動的
回路要素は、典型的に、回路の最も上側の誘電体層の上
に配置されるので（例えば、図１Ｂにおける絶縁層１５
４の上側に存在するインダクタ１５２）、単に層を付加
することによって距離Ｄ１５２を増加させることは実際
的ではない。活性層又は既存の絶縁層の厚さを増加させ
ることは距離Ｄ１５２も増加させる。然しながら、活性
層の厚さを増加させると能動的デバイス（装置）に対し
ての寄生容量を付加し、且つ絶縁層の厚さを増加させる
と不所望の処理の複雑性を付加するので、これらの代替
方法のいずれもが魅力のあるものではない。
は、受動的回路要素（例えば、インダクタ１５２）と基
板１０６との間の距離（例えば、図１Ｂにおける距離Ｄ
１５２）を増加させることである。然しながら、受動的
回路要素は、典型的に、回路の最も上側の誘電体層の上
に配置されるので（例えば、図１Ｂにおける絶縁層１５
４の上側に存在するインダクタ１５２）、単に層を付加
することによって距離Ｄ１５２を増加させることは実際
的ではない。活性層又は既存の絶縁層の厚さを増加させ
ることは距離Ｄ１５２も増加させる。然しながら、活性
層の厚さを増加させると能動的デバイス（装置）に対し
ての寄生容量を付加し、且つ絶縁層の厚さを増加させる
と不所望の処理の複雑性を付加するので、これらの代替
方法のいずれもが魅力のあるものではない。
【０００９】更なるアプローチは、埋込酸化物層１０４
の厚さを増加させることである。然しながら、今日まで
なされた努力の結果として、埋込酸化物層１０４に対す
る最大の全体的な厚さは約１ミクロンであるに過ぎな
い。最後に、基板１０６を設置する代わりに電気的にフ
ロートさせるアプローチが提案されている。このアプロ
ーチは中間周波数において能動的デバイス（装置）に対
しある程度の効果を示している。然しながら、物理的に
より大きなインダクタ及びその他の受動的回路要素は、
いまだに、寄生容量及び関連する損失を示しており、特
により高い周波数においてそうである。基板１０６は、
実効的に種々の回路要素を容量的に結合する濃度を持っ
た共通電位面を構成しており、特に周波数が増加すると
そうである。従って、基板１０６は、低周波数において
は電気的にフロートしているものであっても、高周波数
においては実効的にフロートするものではない場合があ
る。寄生容量に関連するインピーダンスは益々抵抗性の
ものとなるので、高周波数においては損失も増加する。
の厚さを増加させることである。然しながら、今日まで
なされた努力の結果として、埋込酸化物層１０４に対す
る最大の全体的な厚さは約１ミクロンであるに過ぎな
い。最後に、基板１０６を設置する代わりに電気的にフ
ロートさせるアプローチが提案されている。このアプロ
ーチは中間周波数において能動的デバイス（装置）に対
しある程度の効果を示している。然しながら、物理的に
より大きなインダクタ及びその他の受動的回路要素は、
いまだに、寄生容量及び関連する損失を示しており、特
により高い周波数においてそうである。基板１０６は、
実効的に種々の回路要素を容量的に結合する濃度を持っ
た共通電位面を構成しており、特に周波数が増加すると
そうである。従って、基板１０６は、低周波数において
は電気的にフロートしているものであっても、高周波数
においては実効的にフロートするものではない場合があ
る。寄生容量に関連するインピーダンスは益々抵抗性の
ものとなるので、高周波数においては損失も増加する。
【００１０】従って、従来ＳＯＩ技術は残存する寄生容
量及びそれに関連する損失に対して最適な解決を提供す
るものではないことが判明した。従って、回路要素の
間、特に受動的デバイスと相互接続体との間における寄
生容量を著しく減少させる方法及び装置を提供すること
が所望されている。このような方法は廉価なものであ
り、顕著な処理複雑性を付加することなしに実現するこ
とが容易であり、且つ歩留まりに悪影響を与えるもので
ないものとすべきである。
量及びそれに関連する損失に対して最適な解決を提供す
るものではないことが判明した。従って、回路要素の
間、特に受動的デバイスと相互接続体との間における寄
生容量を著しく減少させる方法及び装置を提供すること
が所望されている。このような方法は廉価なものであ
り、顕著な処理複雑性を付加することなしに実現するこ
とが容易であり、且つ歩留まりに悪影響を与えるもので
ないものとすべきである。
【００１１】
【発明が解決しようとする課題】本発明は、以上の点に
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、寄生容量を減少させたＳＯＩ技術を提供す
ることを目的とする。本発明の更に別の目的とするとこ
ろは、寄生容量に関連する損失を減少させることを目的
とする。
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、寄生容量を減少させたＳＯＩ技術を提供す
ることを目的とする。本発明の更に別の目的とするとこ
ろは、寄生容量に関連する損失を減少させることを目的
とする。
【００１２】
【課題を解決するための手段】本発明は、寄生容量を減
少させたシリコン・オン・絶縁体即ち絶縁体上のシリコ
ン（ＳＯＩ）構成体及びその製造方法を提供している。
本発明の１つの形態においては、寄生容量を減少した領
域をインダクタ、コンデンサ、相互接続体等の受動的回
路要素に対して設ける。その他の形態においては、回路
全体に寄生容量を減少させた構成を設ける。
少させたシリコン・オン・絶縁体即ち絶縁体上のシリコ
ン（ＳＯＩ）構成体及びその製造方法を提供している。
本発明の１つの形態においては、寄生容量を減少した領
域をインダクタ、コンデンサ、相互接続体等の受動的回
路要素に対して設ける。その他の形態においては、回路
全体に寄生容量を減少させた構成を設ける。
【００１３】本発明のＳＯＩ構成体においては、分離層
に直接的に隣接し且つその下側においてドープ領域をシ
リコン基板内に設ける。該ドープ領域は、シリコン基板
の導電型と反対の極性の導電型を有するドーパントを使
用して形成する。このように、ドープ領域のシリコン基
板との下側の境界において接合を形成する。適切にバイ
アスした場合には、このドープ領域は分離層の実効幅を
拡大し、従って基板と回路要素との間の寄生容量を減少
させる。バイアス電圧を印加するための電気的結合は幾
つかの異なる態様で実施することが可能である。例え
ば、本発明に基づく幾つかの実施例においては、電気的
結合は基板の後ろ側を介して行われる。その他の実施例
においては、電気的結合はドープ領域に対する１個又は
それ以上の直接的なコンタクト即ち接触部を形成するこ
とによって行われる。高インピーダンスバイアス方法が
有益的であることが判明した。
に直接的に隣接し且つその下側においてドープ領域をシ
リコン基板内に設ける。該ドープ領域は、シリコン基板
の導電型と反対の極性の導電型を有するドーパントを使
用して形成する。このように、ドープ領域のシリコン基
板との下側の境界において接合を形成する。適切にバイ
アスした場合には、このドープ領域は分離層の実効幅を
拡大し、従って基板と回路要素との間の寄生容量を減少
させる。バイアス電圧を印加するための電気的結合は幾
つかの異なる態様で実施することが可能である。例え
ば、本発明に基づく幾つかの実施例においては、電気的
結合は基板の後ろ側を介して行われる。その他の実施例
においては、電気的結合はドープ領域に対する１個又は
それ以上の直接的なコンタクト即ち接触部を形成するこ
とによって行われる。高インピーダンスバイアス方法が
有益的であることが判明した。
【００１４】寄生容量を減少させることは回路「Ｑ」フ
ァクタを増加させ、従って関連する回路損失を減少させ
る。更に、寄生容量を減少させると、回路動作の性能及
び予測性を向上させる。これらの利点は特に高周波数に
おいて重要なものとなり、例えばワイヤレスＲＦ通信及
び高速マイクロコンピュータ、適用例において遭遇する
ような高周波数において重要なものとなる。
ァクタを増加させ、従って関連する回路損失を減少させ
る。更に、寄生容量を減少させると、回路動作の性能及
び予測性を向上させる。これらの利点は特に高周波数に
おいて重要なものとなり、例えばワイヤレスＲＦ通信及
び高速マイクロコンピュータ、適用例において遭遇する
ような高周波数において重要なものとなる。
【００１５】空乏層が可及的に幅広のものであることが
有益的であることが判明した。従って、ドープ領域は一
様なドーピング濃度を有し且つ基板との漸進的接合領域
を有するべきである。幾つかの実施例においては、該ド
ープ領域はイオン注入によって形成される。イオン注入
を使用する幾つかの実施例においては、活性半導体層内
に能動的デバイス（装置）を形成する前に、ブランケッ
ト即ち一様な注入を実施する。一例として、該ドープ領
域は、約３００乃至５００ＫｅＶの範囲内の注入エネル
ギで且つ約１０12イオン数／ｃｍ2のドーズでの燐即ち
Ｐ＋イオンでの注入を包含するプロセスによって形成す
る。
有益的であることが判明した。従って、ドープ領域は一
様なドーピング濃度を有し且つ基板との漸進的接合領域
を有するべきである。幾つかの実施例においては、該ド
ープ領域はイオン注入によって形成される。イオン注入
を使用する幾つかの実施例においては、活性半導体層内
に能動的デバイス（装置）を形成する前に、ブランケッ
ト即ち一様な注入を実施する。一例として、該ドープ領
域は、約３００乃至５００ＫｅＶの範囲内の注入エネル
ギで且つ約１０12イオン数／ｃｍ2のドーズでの燐即ち
Ｐ＋イオンでの注入を包含するプロセスによって形成す
る。
【００１６】その他の実施例においては、パターン型イ
オン注入を実施する。パターン型イオン注入を使用する
幾つかの実施例においては、活性半導体層内にデバイス
又はその他の要素を形成する前に、マスクを介して注入
を実施する。パターン型イオン注入を使用するその他の
実施例においては、活性半導体層内にデバイス又はその
他の要素を形成した後にイオン注入を実施する。
オン注入を実施する。パターン型イオン注入を使用する
幾つかの実施例においては、活性半導体層内にデバイス
又はその他の要素を形成する前に、マスクを介して注入
を実施する。パターン型イオン注入を使用するその他の
実施例においては、活性半導体層内にデバイス又はその
他の要素を形成した後にイオン注入を実施する。
【００１７】更なる実施例においては、該ドープ領域
は、部分的に形成したＳＯＩウエハのシリコン基板内に
形成する。１実施例においては、該ドープ領域は、分離
層を形成した後であるが活性半導体層を形成する前に、
シリコン基板内に形成する。その他の実施例において
は、該ドープ領域は、分離層を形成する前にシリコン基
板内に形成する。幾つかの実施例においては、ドーパン
トは分離層又は活性半導体層を形成する前に、シリコン
基板内に直接的に熱的に拡散させる。
は、部分的に形成したＳＯＩウエハのシリコン基板内に
形成する。１実施例においては、該ドープ領域は、分離
層を形成した後であるが活性半導体層を形成する前に、
シリコン基板内に形成する。その他の実施例において
は、該ドープ領域は、分離層を形成する前にシリコン基
板内に形成する。幾つかの実施例においては、ドーパン
トは分離層又は活性半導体層を形成する前に、シリコン
基板内に直接的に熱的に拡散させる。
【００１８】幾つかの実施例においては、ドープ領域を
形成する場合にアニーリングプロセスを行う。幾つかの
実施例においては、該ドープ領域は、上述した方法のう
ちの１つ又はそれ以上を包含する組合わせによって形成
する。
形成する場合にアニーリングプロセスを行う。幾つかの
実施例においては、該ドープ領域は、上述した方法のう
ちの１つ又はそれ以上を包含する組合わせによって形成
する。
【００１９】
【発明の実施の形態】以下の説明は、本発明の例示的実
施例についての詳細な説明である。本発明のこれらの実
施例を添付の図面を参照して説明するが、本発明の実施
例について説明する特定の構成の種々の変形例又は修正
例も本発明の技術的範囲内に含まれるものである。従っ
て、以下の説明は、本発明をこれらの実施例にのみ制限
する意図を持ってなされるものではなく、本発明の技術
的範囲を逸脱することなしに種々の変形及び修正を行う
ことが可能であることは勿論である。
施例についての詳細な説明である。本発明のこれらの実
施例を添付の図面を参照して説明するが、本発明の実施
例について説明する特定の構成の種々の変形例又は修正
例も本発明の技術的範囲内に含まれるものである。従っ
て、以下の説明は、本発明をこれらの実施例にのみ制限
する意図を持ってなされるものではなく、本発明の技術
的範囲を逸脱することなしに種々の変形及び修正を行う
ことが可能であることは勿論である。
【００２０】本発明は、大略、集積回路構成体及びその
製造方法に関するものであって、更に詳細には、寄生容
量を減少させた半導体・オン・絶縁体即ちＳＯＩ集積回
路構成体に関するものである。
製造方法に関するものであって、更に詳細には、寄生容
量を減少させた半導体・オン・絶縁体即ちＳＯＩ集積回
路構成体に関するものである。
【００２１】従来、図１ＡのＳＯＩ構成体１００のよう
なＳＯＩウエハは、主に、ＳＩＭＯＸ（注入した酸素に
よる分離）によるか又はボンド型ウエハ方法によって製
造されている。
なＳＯＩウエハは、主に、ＳＩＭＯＸ（注入した酸素に
よる分離）によるか又はボンド型ウエハ方法によって製
造されている。
【００２２】図１Ｃは従来のＳＩＭＯＸプロセスを示し
た概略断面図である。従来のＳＩＭＯＸプロセスにおい
ては、埋込型酸化物層１０４（図１Ａ参照）は、図１Ｃ
に示したように、バルクシリコン基板１２０内に酸素
（Ｏ＋）イオンを注入することによって形成される。注
入エネルギ及びドーズは、ＳＩＭＯＸプロセスにおいて
充分に確立されている。このように、Ｏ＋イオンはバル
クシリコン基板１２０内に充分に高い濃度で充分深く
（典型的に、０．３乃至０．５ミクロン）浸透し、図１
ＡのＳＯＩ構成体１００において示したように、連続的
な埋込型酸化物層１０４を形成する。従来の集積回路技
術によれば、より大きな注入エネルギはより大きな注入
深さを発生し、従って、上側に存在する活性半導体層を
より大きな厚さとさせる。その他の注入深さ及び濃度を
得るためには、その他の適宜の注入エネルギ及びドーズ
を適用することが可能である。
た概略断面図である。従来のＳＩＭＯＸプロセスにおい
ては、埋込型酸化物層１０４（図１Ａ参照）は、図１Ｃ
に示したように、バルクシリコン基板１２０内に酸素
（Ｏ＋）イオンを注入することによって形成される。注
入エネルギ及びドーズは、ＳＩＭＯＸプロセスにおいて
充分に確立されている。このように、Ｏ＋イオンはバル
クシリコン基板１２０内に充分に高い濃度で充分深く
（典型的に、０．３乃至０．５ミクロン）浸透し、図１
ＡのＳＯＩ構成体１００において示したように、連続的
な埋込型酸化物層１０４を形成する。従来の集積回路技
術によれば、より大きな注入エネルギはより大きな注入
深さを発生し、従って、上側に存在する活性半導体層を
より大きな厚さとさせる。その他の注入深さ及び濃度を
得るためには、その他の適宜の注入エネルギ及びドーズ
を適用することが可能である。
【００２３】図１Ｄはボンド型ウエハプロセスを示した
概略断面図である。ボンド型ウエハプロセスにおいて
は、典型的に、従来の方法を使用して２つのバルクシリ
コンウエハ基板１３０及び１３２を酸化させ、夫々が夫
々の酸化物表面１３８及び１４０を具備する酸化したウ
エハ構成体１３４及び１３６を形成する。次いで、酸化
物表面１３８及び１４０を接触させ、且つ酸化したウエ
ハ構成体１３４及び１３６を高温炉（不図示）内におい
て溶着させ、図１Ａに示したように従来のＳＯＩ構成体
１００を形成する。
概略断面図である。ボンド型ウエハプロセスにおいて
は、典型的に、従来の方法を使用して２つのバルクシリ
コンウエハ基板１３０及び１３２を酸化させ、夫々が夫
々の酸化物表面１３８及び１４０を具備する酸化したウ
エハ構成体１３４及び１３６を形成する。次いで、酸化
物表面１３８及び１４０を接触させ、且つ酸化したウエ
ハ構成体１３４及び１３６を高温炉（不図示）内におい
て溶着させ、図１Ａに示したように従来のＳＯＩ構成体
１００を形成する。
【００２４】上述した方法の多数の変形例が文献に記載
されている（例えば、Ｗｏｌｆ著「ＶＬＳＩ時代用のシ
リコン処理（Ｓｉｌｉｃｏｎ Ｐｒｏｃｅｓｓｉｎｇ
ｆｏｒ ｔｈｅ ＶＬＳＩ Ｅｒａ）」、Ｖｏｌ．２、
６８−７８頁、ラティスプレス、サンセットビーチ、カ
リフォルニア、１９９０を参照すると良い）。
されている（例えば、Ｗｏｌｆ著「ＶＬＳＩ時代用のシ
リコン処理（Ｓｉｌｉｃｏｎ Ｐｒｏｃｅｓｓｉｎｇ
ｆｏｒ ｔｈｅ ＶＬＳＩ Ｅｒａ）」、Ｖｏｌ．２、
６８−７８頁、ラティスプレス、サンセットビーチ、カ
リフォルニア、１９９０を参照すると良い）。
【００２５】図２は分離層１０４の上側に活性半導体層
１０２を有する本発明に基づくＳＯＩ構成体２００の概
略断面図である。一般的に、分離層１０４は図１Ａにお
けるＳＯＩ構成体１００の場合におけるように、埋込型
酸化物層である。活性半導体層１０２は、通常、ドープ
したＮ型又はＰ型シリコン（Ｓｉ）を包含しており、且
つ能動的及び受動的回路要素、相互接続体、コンタクト
領域（不図示）を有している。分離層１０４は、典型的
に、基板１０６内に形成されている。幾つかの実施例に
おいては、分離層はサファイヤ又はその他の誘電体物質
から形成する。ドープ層（又は領域）２１０は、分離層
１０４に隣接して基板１０６内に形成されている。ドー
プ層２１０の導電型は基板１０６の導電型と反対の極性
である。例えば、基板１０６がＰ型の導電型を有する場
合には、ドープ層２１０はＮ型の導電型を有している。
典型的なＮ型ドーパントは燐（Ｐ＋）イオンによって与
えられる。別のＮ型ドーパントは砒素（Ａｓ＋）であ
る。逆に、基板１０６はＮ型の導電型を有することが可
能であり且つドープ層２１０は、典型的に、Ｐ型ドーパ
ントであるボロン（Ｂ−又はＢＦ2−）によって与えら
れるＰ型の導電型を有することが可能である。
１０２を有する本発明に基づくＳＯＩ構成体２００の概
略断面図である。一般的に、分離層１０４は図１Ａにお
けるＳＯＩ構成体１００の場合におけるように、埋込型
酸化物層である。活性半導体層１０２は、通常、ドープ
したＮ型又はＰ型シリコン（Ｓｉ）を包含しており、且
つ能動的及び受動的回路要素、相互接続体、コンタクト
領域（不図示）を有している。分離層１０４は、典型的
に、基板１０６内に形成されている。幾つかの実施例に
おいては、分離層はサファイヤ又はその他の誘電体物質
から形成する。ドープ層（又は領域）２１０は、分離層
１０４に隣接して基板１０６内に形成されている。ドー
プ層２１０の導電型は基板１０６の導電型と反対の極性
である。例えば、基板１０６がＰ型の導電型を有する場
合には、ドープ層２１０はＮ型の導電型を有している。
典型的なＮ型ドーパントは燐（Ｐ＋）イオンによって与
えられる。別のＮ型ドーパントは砒素（Ａｓ＋）であ
る。逆に、基板１０６はＮ型の導電型を有することが可
能であり且つドープ層２１０は、典型的に、Ｐ型ドーパ
ントであるボロン（Ｂ−又はＢＦ2−）によって与えら
れるＰ型の導電型を有することが可能である。
【００２６】重要なことであるが、ドープ層２１０と基
板１０６との間に冶金的接合２１２が形成される。これ
も重要なことであるが、ドープ層２１０の幅Ｄ２２０は
埋込酸化物層１０４から基板１０６内にドープ層２１０
が深く拡大することを可能とする。
板１０６との間に冶金的接合２１２が形成される。これ
も重要なことであるが、ドープ層２１０の幅Ｄ２２０は
埋込酸化物層１０４から基板１０６内にドープ層２１０
が深く拡大することを可能とする。
【００２７】典型的に、活性半導体層１０２の活性幅Ｄ
２２２は約２００ｎｍの程度であり、埋込酸化物層１０
４の酸化物幅Ｄ２２４は約４００ｎｍの程度であり、且
つドープ層２１０のドープ層幅Ｄ２２０は約１，０００
ｎｍ未満の程度である。幾つかの実施例においては、ド
ープ層２１０は軽度にドープされており、埋込酸化物層
１０４直下の濃度は約１０14乃至１０15イオン数／ｃｍ
3の範囲内であるガウス分布形状を有しており、それに
より冶金的接合２１２を与えている。イオン注入の一様
性は、典型的に、ウエハ全体にわたり且つウエハロット
間において５％以内である。
２２２は約２００ｎｍの程度であり、埋込酸化物層１０
４の酸化物幅Ｄ２２４は約４００ｎｍの程度であり、且
つドープ層２１０のドープ層幅Ｄ２２０は約１，０００
ｎｍ未満の程度である。幾つかの実施例においては、ド
ープ層２１０は軽度にドープされており、埋込酸化物層
１０４直下の濃度は約１０14乃至１０15イオン数／ｃｍ
3の範囲内であるガウス分布形状を有しており、それに
より冶金的接合２１２を与えている。イオン注入の一様
性は、典型的に、ウエハ全体にわたり且つウエハロット
間において５％以内である。
【００２８】図３Ａは、Ｐ型シリコンウエハ基板１３２
と酸化物表面１４０を具備する酸化物層１３９とを包含
する図１Ｄの酸化したウエハ構成体１３６を示した概略
断面図である。酸化したウエハ構成体１３６を酸化物層
１３９を介してＰ＋燐イオン注入へ露呈させ、酸化物層
１３９に隣接してウエハ基板１３２内にドープ層（又は
領域）２１０を確立し且つ図３Ｂに示したように中間の
構成体３１０を形成する。注入エネルギは、通常、約８
０乃至２００ＫｅＶの範囲内である。然しながら、注入
によって誘起される欠陥をアニールすることが可能であ
る限り、より高い注入エネルギを使用することも可能で
ある。中間構成体３１０は、後に、例えば図１Ｄの構成
体１３４等の酸化したウエハ構成体に対して接触させ且
つ溶着させて図２に示したようなＳＯＩ構成体２００を
形成する。
と酸化物表面１４０を具備する酸化物層１３９とを包含
する図１Ｄの酸化したウエハ構成体１３６を示した概略
断面図である。酸化したウエハ構成体１３６を酸化物層
１３９を介してＰ＋燐イオン注入へ露呈させ、酸化物層
１３９に隣接してウエハ基板１３２内にドープ層（又は
領域）２１０を確立し且つ図３Ｂに示したように中間の
構成体３１０を形成する。注入エネルギは、通常、約８
０乃至２００ＫｅＶの範囲内である。然しながら、注入
によって誘起される欠陥をアニールすることが可能であ
る限り、より高い注入エネルギを使用することも可能で
ある。中間構成体３１０は、後に、例えば図１Ｄの構成
体１３４等の酸化したウエハ構成体に対して接触させ且
つ溶着させて図２に示したようなＳＯＩ構成体２００を
形成する。
【００２９】幾つかの実施例においては、図３Ｃに示し
たように、ドープ層２１０は、酸化物表面１４０を形成
する前に、シリコンウエハ基板１３２内にイオン注入
（例えば燐Ｐ＋）を行うことによって形成する。注入エ
ネルギは、通常、約３０乃至５０ＫｅＶの範囲内であ
り、図３Ａに関連して説明した注入エネルギよりもより
低い。図３Ｃのイオン注入は図３Ｄに示したように中間
構成体３１２を形成する。次いで、ＳＩＭＯＸプロセス
又は熱的成長によってシリコンウエハ基板１３２内に酸
化物表面１４０を形成し、図３Ｂの中間構成体３１０を
形成する。中間構成体３１０を酸化したウエハ構成体１
３４へボンディングさせ、ドープ層２１０を包含するＳ
ＯＩ構成体２００を形成する。
たように、ドープ層２１０は、酸化物表面１４０を形成
する前に、シリコンウエハ基板１３２内にイオン注入
（例えば燐Ｐ＋）を行うことによって形成する。注入エ
ネルギは、通常、約３０乃至５０ＫｅＶの範囲内であ
り、図３Ａに関連して説明した注入エネルギよりもより
低い。図３Ｃのイオン注入は図３Ｄに示したように中間
構成体３１２を形成する。次いで、ＳＩＭＯＸプロセス
又は熱的成長によってシリコンウエハ基板１３２内に酸
化物表面１４０を形成し、図３Ｂの中間構成体３１０を
形成する。中間構成体３１０を酸化したウエハ構成体１
３４へボンディングさせ、ドープ層２１０を包含するＳ
ＯＩ構成体２００を形成する。
【００３０】幾つかの実施例においては、シリコンウエ
ハ基板１３２のドーピングは、シリコンウエハ１３２の
露出表面を介しての直接的な拡散プロセスによって酸化
物表面１４０を形成する前に実施する。後者の操作は、
例えば、ウエハ基板１３２を従来の拡散炉内に配置させ
ることによって実施される。この炉拡散は図３Ｄに示し
たように中間構成体３１２を形成する。次いで、酸化物
表面１４０を中間構成体３１２において熱的に成長させ
るか又は当該技術分野において公知のその他の方法によ
って形成し、図３Ｂに示したように中間構成体３１０を
形成する。その後に、中間構成体３１０の酸化物表面１
４０を、図１Ｄに関して上述したように、酸化させた構
成体１３４と接触させ且つ溶着させる。このボンディン
グプロセスは、図２に示したように、基板１０６内にド
ープ層２１０を包含するＳＯＩウエハ２００を形成す
る。
ハ基板１３２のドーピングは、シリコンウエハ１３２の
露出表面を介しての直接的な拡散プロセスによって酸化
物表面１４０を形成する前に実施する。後者の操作は、
例えば、ウエハ基板１３２を従来の拡散炉内に配置させ
ることによって実施される。この炉拡散は図３Ｄに示し
たように中間構成体３１２を形成する。次いで、酸化物
表面１４０を中間構成体３１２において熱的に成長させ
るか又は当該技術分野において公知のその他の方法によ
って形成し、図３Ｂに示したように中間構成体３１０を
形成する。その後に、中間構成体３１０の酸化物表面１
４０を、図１Ｄに関して上述したように、酸化させた構
成体１３４と接触させ且つ溶着させる。このボンディン
グプロセスは、図２に示したように、基板１０６内にド
ープ層２１０を包含するＳＯＩウエハ２００を形成す
る。
【００３１】幾つかの実施例においては、ドープ層２１
０は、最初に、活性半導体層１０２及び埋込型酸化物層
１０４を介して埋込型酸化物層１０４のすぐ下側に存在
する基板１０６の領域内にブランケットイオン注入を実
施することによって図１Ａの従来のＳＯＩ構成体１００
内に形成する。図３Ｅに示した例においては、基板１０
６はＰ型の導電型を有しており且つ注入されるイオンは
Ｎ型であり、典型的に燐Ｐ＋である。この操作は、図２
に示したように、ドープ層２１０を包含するＳＯＩ構成
体２００を構成する。
０は、最初に、活性半導体層１０２及び埋込型酸化物層
１０４を介して埋込型酸化物層１０４のすぐ下側に存在
する基板１０６の領域内にブランケットイオン注入を実
施することによって図１Ａの従来のＳＯＩ構成体１００
内に形成する。図３Ｅに示した例においては、基板１０
６はＰ型の導電型を有しており且つ注入されるイオンは
Ｎ型であり、典型的に燐Ｐ＋である。この操作は、図２
に示したように、ドープ層２１０を包含するＳＯＩ構成
体２００を構成する。
【００３２】幾つかの実施例においては、図２に関連し
て説明したようにドーパント層濃度及び分布を達成する
ことが望ましく、その場合には、活性半導体幅Ｄ２２２
は約２００ｎｍであり、埋込型酸化物幅Ｄ２２４は約２
０ｎｍであり、且つドーパントはＰ型基板１０６内の燐
Ｐ＋である。
て説明したようにドーパント層濃度及び分布を達成する
ことが望ましく、その場合には、活性半導体幅Ｄ２２２
は約２００ｎｍであり、埋込型酸化物幅Ｄ２２４は約２
０ｎｍであり、且つドーパントはＰ型基板１０６内の燐
Ｐ＋である。
【００３３】上述した条件下において、必要とされる注
入エネルギは、通常、約３００乃至５００ＫｅＶの範囲
内であり、且つ必要とされるドーズは約１０12イオン数
／ｃｍ2の程度である。この場合も、より高い注入エネ
ルギを使用することが可能であるが、処理上のコスト及
び注入欠陥においてのトレードオフ即ち利益衡量が存在
している。当業者にとって理解されるように、種々の層
の幅又はドーパントの種類を変化させると、通常、注入
ドーズ及び／又はエネルギにおいても対応する変化が必
要とされる。幾つかの実施例においては、イオン注入を
２つのステップからなるシーケンスで実施し、最初に、
公称の注入エネルギの半分を使用してドーズの約半分を
送給し、次いで、公称の注入エネルギの２倍を使用して
残りのドーズを送給し、軽度であるが一様なドーパント
濃度を達成し、それにより基板効果を減少させることに
よってデバイスのスレッシュホールド安定性を改善させ
る。
入エネルギは、通常、約３００乃至５００ＫｅＶの範囲
内であり、且つ必要とされるドーズは約１０12イオン数
／ｃｍ2の程度である。この場合も、より高い注入エネ
ルギを使用することが可能であるが、処理上のコスト及
び注入欠陥においてのトレードオフ即ち利益衡量が存在
している。当業者にとって理解されるように、種々の層
の幅又はドーパントの種類を変化させると、通常、注入
ドーズ及び／又はエネルギにおいても対応する変化が必
要とされる。幾つかの実施例においては、イオン注入を
２つのステップからなるシーケンスで実施し、最初に、
公称の注入エネルギの半分を使用してドーズの約半分を
送給し、次いで、公称の注入エネルギの２倍を使用して
残りのドーズを送給し、軽度であるが一様なドーパント
濃度を達成し、それにより基板効果を減少させることに
よってデバイスのスレッシュホールド安定性を改善させ
る。
【００３４】幾つかの実施例においては、ドープ層は、
最初に、選択的イオン注入を実施することによって形成
する。図４Ａはマスクを介して従来のＳＯＩ構成体１０
０内への選択的注入を示した断面図である。マスク４１
０（典型的に、ホトレジスト）を介しての注入をパター
ン化することによって、活性半導体層１０２の下側に存
在する領域４１２をイオン注入及び／又は関連するダメ
ージから保護する。選択的イオン注入は、図３Ｅに関連
して上述したものと実質的に同一の与えられた注入深さ
及び濃度に対しての注入エネルギ及びドーズにおいて実
施する。従って、注入及び／又は関連する損傷は、マス
ク４１０によって保護されていない領域４１４において
のみ発生する。
最初に、選択的イオン注入を実施することによって形成
する。図４Ａはマスクを介して従来のＳＯＩ構成体１０
０内への選択的注入を示した断面図である。マスク４１
０（典型的に、ホトレジスト）を介しての注入をパター
ン化することによって、活性半導体層１０２の下側に存
在する領域４１２をイオン注入及び／又は関連するダメ
ージから保護する。選択的イオン注入は、図３Ｅに関連
して上述したものと実質的に同一の与えられた注入深さ
及び濃度に対しての注入エネルギ及びドーズにおいて実
施する。従って、注入及び／又は関連する損傷は、マス
ク４１０によって保護されていない領域４１４において
のみ発生する。
【００３５】図４Ｂは選択的イオン注入方法から得られ
る分離層１０４のすぐ下側の基板１０６内に形成されて
いる選択的にドープした領域４１６を包含するＳＯＩ構
成体４００の断面図である。選択的注入は重要な半導体
領域の制御した注入及び保護を行うことを容易なものと
させる。当業者によって理解されるように、選択的注入
は、ＳＯＩ構成体４００の製造過程における任意の段階
において実施することが可能である。幾つかの実施例に
おいては、活性半導体層１０２において前に形成した構
造的な要素及び回路要素によってマスキングが効果的に
与えられる。これらの要素は、例えば、フィールド酸化
膜領域、ゲート電極、例えば図１Ｂのインダクタ１５２
等のインダクタ等があり、それらはそれらの夫々の下側
の領域を注入及び／又は関連する損傷から保護する。幾
つかの実施例においては、ホトレジストマスキング及び
構造的要素マスキングのうちの１つ又はそれ以上を包含
する方法の組合わせによって選択的注入を実施する。
る分離層１０４のすぐ下側の基板１０６内に形成されて
いる選択的にドープした領域４１６を包含するＳＯＩ構
成体４００の断面図である。選択的注入は重要な半導体
領域の制御した注入及び保護を行うことを容易なものと
させる。当業者によって理解されるように、選択的注入
は、ＳＯＩ構成体４００の製造過程における任意の段階
において実施することが可能である。幾つかの実施例に
おいては、活性半導体層１０２において前に形成した構
造的な要素及び回路要素によってマスキングが効果的に
与えられる。これらの要素は、例えば、フィールド酸化
膜領域、ゲート電極、例えば図１Ｂのインダクタ１５２
等のインダクタ等があり、それらはそれらの夫々の下側
の領域を注入及び／又は関連する損傷から保護する。幾
つかの実施例においては、ホトレジストマスキング及び
構造的要素マスキングのうちの１つ又はそれ以上を包含
する方法の組合わせによって選択的注入を実施する。
【００３６】ドープ層２１０及びドープ領域４１６の形
成は、典型的に、従来のアニーリングプロセスを包含し
ており、それはドーパントを再分布させ、図２に関連し
て上述したように、基板１０６との漸進的冶金的接合２
１２を形成する。更に、アニーリングは注入期間中に活
性半導体層内に発生された結晶の転位及びその他の損傷
を取除く。典型的な注入アニールは、約２乃至４時間の
間約９５０乃至１，０００℃の範囲内の温度に露呈させ
ることを包含している。
成は、典型的に、従来のアニーリングプロセスを包含し
ており、それはドーパントを再分布させ、図２に関連し
て上述したように、基板１０６との漸進的冶金的接合２
１２を形成する。更に、アニーリングは注入期間中に活
性半導体層内に発生された結晶の転位及びその他の損傷
を取除く。典型的な注入アニールは、約２乃至４時間の
間約９５０乃至１，０００℃の範囲内の温度に露呈させ
ることを包含している。
【００３７】幾つかの実施例においては、処理を簡単化
させるために、ドープ層２１０を形成するための注入及
び／又はアニーリングプロセスは、例えばＭＯＳデバイ
ス用のディープ（深い）Ｎウエル又はＰウエルを形成す
る場合のようなその他の適合性のある注入及び／又はア
ニール操作と結合させる。
させるために、ドープ層２１０を形成するための注入及
び／又はアニーリングプロセスは、例えばＭＯＳデバイ
ス用のディープ（深い）Ｎウエル又はＰウエルを形成す
る場合のようなその他の適合性のある注入及び／又はア
ニール操作と結合させる。
【００３８】幾つかの実施例においては、例えば、Ｎ型
ドーパントとして燐の代わりに砒素を使用する。然しな
がら、ドーピング濃度、注入エネルギ、その他の砒素に
対するパラメータは、主に燐と比較して砒素の移動度は
より低いために、燐に対するものとは異なるものである
ことが予測される。特に、同等の漸進的接合でもって同
等に一様なドープ層濃度を形成するためには、砒素は、
燐と比較してより大きな時間−温度（ＤＴ）ファクタを
有する異なるアニールサイクルを必要とするものと予測
される。
ドーパントとして燐の代わりに砒素を使用する。然しな
がら、ドーピング濃度、注入エネルギ、その他の砒素に
対するパラメータは、主に燐と比較して砒素の移動度は
より低いために、燐に対するものとは異なるものである
ことが予測される。特に、同等の漸進的接合でもって同
等に一様なドープ層濃度を形成するためには、砒素は、
燐と比較してより大きな時間−温度（ＤＴ）ファクタを
有する異なるアニールサイクルを必要とするものと予測
される。
【００３９】ＳＯＩウエハを製造するのと同時に基板内
にドープ層を形成することは、典型的に、物理的及び論
理的の両方の面で有益的である。この方法は不所望の副
作用なしで最適なドープ層一様性及び損傷アニーリング
を与える可能性がある。基板は横方向位置又は後に形成
される構造に拘らずに、活性半導体層全体から等しく分
離される。
にドープ層を形成することは、典型的に、物理的及び論
理的の両方の面で有益的である。この方法は不所望の副
作用なしで最適なドープ層一様性及び損傷アニーリング
を与える可能性がある。基板は横方向位置又は後に形成
される構造に拘らずに、活性半導体層全体から等しく分
離される。
【００４０】仕上げがされているがそうでなければマス
クされておらず且つ処理されていないＳＯＩウエハ内に
ドープ層を形成することは、デバイスの存在しない環境
において比較的簡単なプロセスを使用してアニーリング
することによって基板全体にわたりドープ層の一様性及
び注入損傷除去を効果的に与える。それは、又は、ＳＯ
Ｉウエハがサードパーティ供給源から入手する場合に
は、特に処理制御を維持するためにロジスティックの面
でも効果的である。この方法は、又、横方向位置又は後
に形成される構造に拘らずに、基板と活性半導体層の全
ての部分との間に一様な分離を与える。
クされておらず且つ処理されていないＳＯＩウエハ内に
ドープ層を形成することは、デバイスの存在しない環境
において比較的簡単なプロセスを使用してアニーリング
することによって基板全体にわたりドープ層の一様性及
び注入損傷除去を効果的に与える。それは、又は、ＳＯ
Ｉウエハがサードパーティ供給源から入手する場合に
は、特に処理制御を維持するためにロジスティックの面
でも効果的である。この方法は、又、横方向位置又は後
に形成される構造に拘らずに、基板と活性半導体層の全
ての部分との間に一様な分離を与える。
【００４１】ホトレジスト又は前に形成した構造上又は
回路要素によってパターン化されているＳＯＩウエハ内
にドープ層２１０を選択的にイオン注入することは、ド
ープ層領域の選択的横方向配置を効果的に提供する。例
えば、それはインダクタ及びその他の受動的要素の下側
に別々に空乏層を形成することを簡単化させる。それ
は、又、活性半導体層上又は内のホトレジスト又は厚い
要素の下側に存在する活性半導体層の潜在的に臨界的な
領域において注入損傷からの保護を与える（例えば、フ
ィールド酸化膜が既に成長されている場合には、その厚
さは元のシリコンの厚さの約２倍である）。適宜の集積
回路設計によって、これらの利点は同時的に達成するこ
とが可能である。可能性のある不利益は、処理の複雑性
及び既存の回路要素及びパラメータに悪影響を与える可
能性である。
回路要素によってパターン化されているＳＯＩウエハ内
にドープ層２１０を選択的にイオン注入することは、ド
ープ層領域の選択的横方向配置を効果的に提供する。例
えば、それはインダクタ及びその他の受動的要素の下側
に別々に空乏層を形成することを簡単化させる。それ
は、又、活性半導体層上又は内のホトレジスト又は厚い
要素の下側に存在する活性半導体層の潜在的に臨界的な
領域において注入損傷からの保護を与える（例えば、フ
ィールド酸化膜が既に成長されている場合には、その厚
さは元のシリコンの厚さの約２倍である）。適宜の集積
回路設計によって、これらの利点は同時的に達成するこ
とが可能である。可能性のある不利益は、処理の複雑性
及び既存の回路要素及びパラメータに悪影響を与える可
能性である。
【００４２】ドープ層の形成を別の注入操作、例えばＰ
型活性半導体層にディープＮウエルを形成するための燐
Ｐ＋イオンの注入と結合させることにより幾つかの処理
の複雑性を減少させることが可能である。然しながら、
ドープ層に対するピーク濃度深さは埋込酸化物の下側で
あり、一方ウエル又はその他の注入領域に対するピーク
濃度深さは、典型的に、埋込酸化物層の上方である。従
って、通常実質的に異なる条件を必要とする処理を組合
わせる場合には注意が必要である。
型活性半導体層にディープＮウエルを形成するための燐
Ｐ＋イオンの注入と結合させることにより幾つかの処理
の複雑性を減少させることが可能である。然しながら、
ドープ層に対するピーク濃度深さは埋込酸化物の下側で
あり、一方ウエル又はその他の注入領域に対するピーク
濃度深さは、典型的に、埋込酸化物層の上方である。従
って、通常実質的に異なる条件を必要とする処理を組合
わせる場合には注意が必要である。
【００４３】更に、パターン化注入の可能性のある欠点
は、ドープ層を均一化させるために必要とさせるアニー
ルサイクルの活性半導体層領域に与える影響である。臨
界的な領域のアンダーアニーリング即ちアニール不足及
びオーバーアニーリング即ちアニール過剰を回避するこ
とはプロセスを複雑化させる可能性がある。例えば、活
性層構成体を形成した後に、活性層構成体に悪影響を与
えることなしに所望のドーピング濃度一様性を達成する
ためにドープ層内に幾つかの相次ぐ注入／アニールサイ
クルを実施することが必要な場合がある。パターン化注
入の別の可能性のある欠点は、例えばゲート電極等幾つ
かの活性層要素は、典型的に、高エネルギ注入を阻止す
るのに充分な厚さのものではないということである。
は、ドープ層を均一化させるために必要とさせるアニー
ルサイクルの活性半導体層領域に与える影響である。臨
界的な領域のアンダーアニーリング即ちアニール不足及
びオーバーアニーリング即ちアニール過剰を回避するこ
とはプロセスを複雑化させる可能性がある。例えば、活
性層構成体を形成した後に、活性層構成体に悪影響を与
えることなしに所望のドーピング濃度一様性を達成する
ためにドープ層内に幾つかの相次ぐ注入／アニールサイ
クルを実施することが必要な場合がある。パターン化注
入の別の可能性のある欠点は、例えばゲート電極等幾つ
かの活性層要素は、典型的に、高エネルギ注入を阻止す
るのに充分な厚さのものではないということである。
【００４４】幾つかの実施例においては、上述した方法
の１つ又はそれ以上を含む結合したプロセスを使用して
ドープ層を形成する。
の１つ又はそれ以上を含む結合したプロセスを使用して
ドープ層を形成する。
【００４５】図３Ａ−３Ｅに関連して上述したようにド
ープ層２１０（又は、図４Ａ及び４Ｂに関連して上述し
たようにドープ領域４１６）の形成及びアニーリングの
期間中又はその後のいずれかにおいて、ＳＯＩ構成体２
００を従来の技術を使用して更に処理して半導体層１０
２内に、例えば、図１Ｂに関連して上述したようにイン
ダクタ１５２等の回路要素を形成する。図２を参照する
と、次いで、半導体層１０２内の回路要素へ電圧を印加
することによって冶金的接合２１２をバイアスさせる。
冶金的接合２１２をバイアスすることは空乏層２１４を
拡大させ、図２に示したように冶金的接合２１２を横断
して基板１０６内へ拡大させる。拡大された空乏層２１
４は埋込型酸化物層１０４の幅を実効的に増加させる。
従って、基板１０６と活性半導体層１０２内の活性要素
との間における寄生容量が減少される。
ープ層２１０（又は、図４Ａ及び４Ｂに関連して上述し
たようにドープ領域４１６）の形成及びアニーリングの
期間中又はその後のいずれかにおいて、ＳＯＩ構成体２
００を従来の技術を使用して更に処理して半導体層１０
２内に、例えば、図１Ｂに関連して上述したようにイン
ダクタ１５２等の回路要素を形成する。図２を参照する
と、次いで、半導体層１０２内の回路要素へ電圧を印加
することによって冶金的接合２１２をバイアスさせる。
冶金的接合２１２をバイアスすることは空乏層２１４を
拡大させ、図２に示したように冶金的接合２１２を横断
して基板１０６内へ拡大させる。拡大された空乏層２１
４は埋込型酸化物層１０４の幅を実効的に増加させる。
従って、基板１０６と活性半導体層１０２内の活性要素
との間における寄生容量が減少される。
【００４６】埋込型酸化物層１０４下側の空乏層２１４
を拡大するために、バルクシリコン基板１０６内の冶金
的接合２１２を逆バイアスするために高インピーダンス
バイアス方法を使用することが重要である。低インピー
ダンスバイアスはバルク濃度に負荷を負わせ、それによ
りより低い寄生容量の利点を少なくとも部分的に無効な
ものとさせる。
を拡大するために、バルクシリコン基板１０６内の冶金
的接合２１２を逆バイアスするために高インピーダンス
バイアス方法を使用することが重要である。低インピー
ダンスバイアスはバルク濃度に負荷を負わせ、それによ
りより低い寄生容量の利点を少なくとも部分的に無効な
ものとさせる。
【００４７】図５は、本発明の１実施例に基づく、高イ
ンピーダンスバイアス回路を包含するＳＯＩ構成体５１
０の断面図である。ＳＯＩ構成体５１０においては、活
性半導体層１０２が埋込型酸化物層１０４の上側に存在
している。埋込型酸化物層１０４の下側はドープ層２１
０であり、バルク基板１０６と冶金的接合２１２を形成
している。例えば、ドープ層２１０は、Ｐ型基板１０６
においてＮ型の導電型を有するものであるか、又は、ド
ープ層２１０はＮ型基板１０６内においてＰ型の導電型
を有するものである。空乏層２１４が冶金的接合２１２
を横断して延在して形成されている。埋込型酸化物層１
０４の上側に位置しており且つ活性半導体層１０２に隣
接してフィールド酸化物領域５１２が設けられている。
導電性のコンタクトプラグ５１４がフィールド酸化物領
域５１２及び埋込型酸化物層１０４における開口を介し
てドープ層２１０をフィールド酸化物領域５１２上方の
誘電体層５１８の上側に存在する金属コンタクト領域５
１６へ接続している。別のコンタクトプラグ５２０が誘
電体層５１８における開口を介して金属コンタクト領域
５１６を抵抗５２２（典型的に、ポリシリコン）の一端
へ接続している。抵抗５２２の他端は誘電体層５１８に
おける開口を介して第三コンタクトプラグ５２６によっ
て別の金属コンタクト領域５２４へ接続している。
ンピーダンスバイアス回路を包含するＳＯＩ構成体５１
０の断面図である。ＳＯＩ構成体５１０においては、活
性半導体層１０２が埋込型酸化物層１０４の上側に存在
している。埋込型酸化物層１０４の下側はドープ層２１
０であり、バルク基板１０６と冶金的接合２１２を形成
している。例えば、ドープ層２１０は、Ｐ型基板１０６
においてＮ型の導電型を有するものであるか、又は、ド
ープ層２１０はＮ型基板１０６内においてＰ型の導電型
を有するものである。空乏層２１４が冶金的接合２１２
を横断して延在して形成されている。埋込型酸化物層１
０４の上側に位置しており且つ活性半導体層１０２に隣
接してフィールド酸化物領域５１２が設けられている。
導電性のコンタクトプラグ５１４がフィールド酸化物領
域５１２及び埋込型酸化物層１０４における開口を介し
てドープ層２１０をフィールド酸化物領域５１２上方の
誘電体層５１８の上側に存在する金属コンタクト領域５
１６へ接続している。別のコンタクトプラグ５２０が誘
電体層５１８における開口を介して金属コンタクト領域
５１６を抵抗５２２（典型的に、ポリシリコン）の一端
へ接続している。抵抗５２２の他端は誘電体層５１８に
おける開口を介して第三コンタクトプラグ５２６によっ
て別の金属コンタクト領域５２４へ接続している。
【００４８】金属コンタクト領域５２４を電圧源（不図
示）へ接続することによって、高インピーダンスバイア
スが抵抗５２２を介して冶金的接合２１２へ印加され、
それにより空乏層２１４を基板１０６内深くへ拡大させ
且つ寄生容量を減少させる。抵抗５２２の抵抗値及び精
度は臨界的なものではなく、従って、抵抗５２２は幾何
学的に小型のもの、例えばデバイス最小ゲート幅の程度
のものとして形成することが可能である。
示）へ接続することによって、高インピーダンスバイア
スが抵抗５２２を介して冶金的接合２１２へ印加され、
それにより空乏層２１４を基板１０６内深くへ拡大させ
且つ寄生容量を減少させる。抵抗５２２の抵抗値及び精
度は臨界的なものではなく、従って、抵抗５２２は幾何
学的に小型のもの、例えばデバイス最小ゲート幅の程度
のものとして形成することが可能である。
【００４９】その他の実施例においては、例えば、電流
源等のアクティブ高インピーダンスバイアス源を使用す
ることが可能である。
源等のアクティブ高インピーダンスバイアス源を使用す
ることが可能である。
【００５０】図６Ａ及び６Ｂは種々のＳＯＩ構成体にお
ける寄生容量対バイアス電圧のグラフ表示である。図６
ＡはＳＯＩ構成体１００と同様の従来のＳＯＩ構成体に
対するバイアス電圧の関数としての寄生容量６１０を示
している。バイアス電圧が−２０Ｖから＋２０Ｖへ増加
するに従い、小さいが、観察することの可能な寄生容量
６１０における減少が存在している。図６Ｂはドープ層
２１０を包含するＳＯＩ構成体２００と同様のプロトタ
イプのＳＯＩ構成体に対するバイアス電圧の関数として
の寄生容量６２０を示している。バイアス電圧が−２０
Ｖから＋２０Ｖへ増加するに従い、約０Ｖと５Ｖとの間
のバイアススレッシュホールドを超えると寄生容量６２
０における著しい減少が発生する。従って、適宜のバイ
アスを行うことにより、本発明に基づくＳＯＩ構成体は
従来のＳＯＩ構成体と比較して著しく減少された寄生容
量を示すものである。
ける寄生容量対バイアス電圧のグラフ表示である。図６
ＡはＳＯＩ構成体１００と同様の従来のＳＯＩ構成体に
対するバイアス電圧の関数としての寄生容量６１０を示
している。バイアス電圧が−２０Ｖから＋２０Ｖへ増加
するに従い、小さいが、観察することの可能な寄生容量
６１０における減少が存在している。図６Ｂはドープ層
２１０を包含するＳＯＩ構成体２００と同様のプロトタ
イプのＳＯＩ構成体に対するバイアス電圧の関数として
の寄生容量６２０を示している。バイアス電圧が−２０
Ｖから＋２０Ｖへ増加するに従い、約０Ｖと５Ｖとの間
のバイアススレッシュホールドを超えると寄生容量６２
０における著しい減少が発生する。従って、適宜のバイ
アスを行うことにより、本発明に基づくＳＯＩ構成体は
従来のＳＯＩ構成体と比較して著しく減少された寄生容
量を示すものである。
【００５１】本発明に基づくＳＯＩ構成体における寄生
容量を減少させるために、埋込型酸化物層の下側に位置
し且つそれに隣接して基板内に空乏層を形成することが
重要であることが判明した。更に、この空乏層は可及的
に幅広のものであり、実効的に埋込型酸化物層の幅にわ
たって延在するものであることが望ましいことが判明し
た。このことを達成するためには、基板の導電型とは反
対極性の導電型、例えば、Ｐ型基板に対してＮ型のドー
プ層でありＮ型基板に対してＰ型ドープ層であるドープ
層を埋込型酸化物層の下側であって且つそれに隣接して
基板内に形成することが重要である。このドープ層は必
要とされるスレッシュホールド濃度より高い実質的に一
様なドーピング濃度を有するべきであって且つ基板と共
に漸進的な接合を形成すべきであることが判明した。
容量を減少させるために、埋込型酸化物層の下側に位置
し且つそれに隣接して基板内に空乏層を形成することが
重要であることが判明した。更に、この空乏層は可及的
に幅広のものであり、実効的に埋込型酸化物層の幅にわ
たって延在するものであることが望ましいことが判明し
た。このことを達成するためには、基板の導電型とは反
対極性の導電型、例えば、Ｐ型基板に対してＮ型のドー
プ層でありＮ型基板に対してＰ型ドープ層であるドープ
層を埋込型酸化物層の下側であって且つそれに隣接して
基板内に形成することが重要である。このドープ層は必
要とされるスレッシュホールド濃度より高い実質的に一
様なドーピング濃度を有するべきであって且つ基板と共
に漸進的な接合を形成すべきであることが判明した。
【００５２】スレッシュホールド電圧より高く適宜バイ
アスされた場合には、この接合と関連する空乏層は基板
内深くに拡大し、それにより埋込型酸化物層の実効幅を
増加させる。この増加された実効幅は基板と上側に存在
する活性半導体層内の回路要素との間の寄生容量を減少
させる。本発明の幾つかの実施例においては、通常のＳ
ＯＩ構成体のものと比較してバルク寄生容量において５
０％の程度の減少を達成することが可能である。
アスされた場合には、この接合と関連する空乏層は基板
内深くに拡大し、それにより埋込型酸化物層の実効幅を
増加させる。この増加された実効幅は基板と上側に存在
する活性半導体層内の回路要素との間の寄生容量を減少
させる。本発明の幾つかの実施例においては、通常のＳ
ＯＩ構成体のものと比較してバルク寄生容量において５
０％の程度の減少を達成することが可能である。
【００５３】上述したように、インダクタ、相互接続
体、その他の要素に対するＳＯＩ寄生容量を減少させる
ことは回路「Ｑ」ファクタを増加させ、それにより関連
する基板損失を減少させる。更に、寄生容量を減少させ
ることは設計容量に対する寄生容量の比を安定化させる
ことによって回路動作の性能及び予測可能性を向上させ
る。これらの改良は、典型的に、最近のワイヤレス通信
及び高速デジタル適用例において遭遇する高周波数にお
いて益々重要なものとなる。本発明に基づいて与えられ
る装置及び回路性能における定量的な改良は回路設計の
詳細に依存して可変なものである。本発明によれば、こ
れらの利点は複雑な構成又はプロセスなしで達成され
る。唯一の必要とされる付加的なプロセスステップは基
板内へのドーパント注入である。
体、その他の要素に対するＳＯＩ寄生容量を減少させる
ことは回路「Ｑ」ファクタを増加させ、それにより関連
する基板損失を減少させる。更に、寄生容量を減少させ
ることは設計容量に対する寄生容量の比を安定化させる
ことによって回路動作の性能及び予測可能性を向上させ
る。これらの改良は、典型的に、最近のワイヤレス通信
及び高速デジタル適用例において遭遇する高周波数にお
いて益々重要なものとなる。本発明に基づいて与えられ
る装置及び回路性能における定量的な改良は回路設計の
詳細に依存して可変なものである。本発明によれば、こ
れらの利点は複雑な構成又はプロセスなしで達成され
る。唯一の必要とされる付加的なプロセスステップは基
板内へのドーパント注入である。
【００５４】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ制限
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
詳細に説明したが、本発明は、これら具体例にのみ制限
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図１】 （Ａ）は従来のＳＯＩ構成体の断面図であ
り、（Ｂ）は従来のＳＯＩ構成体における従来の自動的
要素を概略的に示した断面図であり、（Ｃ）はＳＩＭＯ
Ｘプロセスを示した断面図であり、（Ｄ）はボンド型プ
ロセスを示した断面図である。
り、（Ｂ）は従来のＳＯＩ構成体における従来の自動的
要素を概略的に示した断面図であり、（Ｃ）はＳＩＭＯ
Ｘプロセスを示した断面図であり、（Ｄ）はボンド型プ
ロセスを示した断面図である。
【図２】 本発明の実施例に基づくＳＯＩ構成体を示し
た断面図である。
た断面図である。
【図３】 （Ａ）乃至（Ｅ）は本発明の実施例に基づい
てドープ層を形成する方法における各段階を示した断面
図である。
てドープ層を形成する方法における各段階を示した断面
図である。
【図４】 （Ａ）は本発明の実施例に基づいてマスクを
介して従来のＳＯＩ構成体内への選択的注入を示した断
面図であり、（Ｂ）は本発明の実施例に基づいて選択的
注入方法から得られる選択的ドープ領域を包含するＳＯ
Ｉ構成体の断面図である。
介して従来のＳＯＩ構成体内への選択的注入を示した断
面図であり、（Ｂ）は本発明の実施例に基づいて選択的
注入方法から得られる選択的ドープ領域を包含するＳＯ
Ｉ構成体の断面図である。
【図５】 本発明の実施例に基づいて高インピーダンス
バイアス源を包含するＳＯＩ構成体の断面図である。
バイアス源を包含するＳＯＩ構成体の断面図である。
【図６】 （Ａ）及び（Ｂ）は本発明の実施例に基づい
て種々のＳＯＩ構成体に対しバイアス電圧に対する寄生
容量を示したグラフ表示である。
て種々のＳＯＩ構成体に対しバイアス電圧に対する寄生
容量を示したグラフ表示である。
１００ ＳＯＩ構成体 １０２ バルクシリコン基板 １０４ 埋込型酸化物層 １３０，１３２ シリコンウエハ基板 １３４，１３６ 酸化したウエハ基板 １３８，１４０ 酸化物表面 ２００ ＳＯＩ構成体 ２１０ ドープ層 ２１２ 冶金的接合 ４００ ＳＯＩ構成体 ４１０ マスク ４１６ ドープ領域 ５１０ ＳＯＩ構成体 ５１２ フィールド酸化物領域 ５１４，５２０ コンタクトプラグ ５１６，５２４ 金属コンタクト領域 ５１８ 誘電体層 ５２２ 抵抗
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ヨハン ダーマワン アメリカ合衆国， カリフォルニア 95014， クパチーノ， アルカルデ ロ ード 22650 (72)発明者 クリスチャン オルガード アメリカ合衆国， カリフォルニア 94086， サニーベル， ウエスト オリ ーブ アベニュー 366 (72)発明者 ツン ウエン リー アメリカ合衆国， カリフォルニア 95035， ミルピタス， イーグル リッ ヂ ウエイ 1055
Claims (5)
- 【請求項１】 ＳＯＩ装置において、 第一導電型のシリコン基板、 前記シリコン基板上の分離層、 前記分離層上の半導体層、 前記シリコン基板内のドープ領域であって、前記第一導
電型と反対の極性の第二導電型を有しており且つ前記分
離層に隣接しているドープ領域、を有していることを特
徴とするＳＯＩ装置。 - 【請求項２】 請求項１において、空乏領域が前記シリ
コン基板の一部内に設けられており、前記空乏領域が前
記ドープ領域に隣接し且つその下側に位置していること
を特徴とするＳＯＩ装置。 - 【請求項３】 請求項１において、前記第一導電型がＮ
型であることを特徴とするＳＯＩ装置。 - 【請求項４】 請求項１において、前記第一導電型がＰ
型であることを特徴とするＳＯＩ装置。 - 【請求項５】 請求項４において、前記ドープ領域が燐
と砒素とからなるグループから選択した物質を有してい
ることを特徴とするＳＯＩ装置。
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