JPH09148587A - 半導体装置 - Google Patents
半導体装置Info
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- JPH09148587A JPH09148587A JP33264095A JP33264095A JPH09148587A JP H09148587 A JPH09148587 A JP H09148587A JP 33264095 A JP33264095 A JP 33264095A JP 33264095 A JP33264095 A JP 33264095A JP H09148587 A JPH09148587 A JP H09148587A
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- inductor
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Abstract
(57)【要約】
【課題】 能動素子およびインダクタの特性が共に良好
でしかも簡単な製造方法で製造することができる半導体
装置を提供する。 【解決手段】 絶縁体基板１上に絶縁膜２を設け、その
上に素子分離領域４に囲まれた状態で半導体層３を選択
的に設ける。半導体層３にソース領域５、ドレイン領域
６およびゲート電極７からなるＭＯＳＦＥＴを設ける。
半導体層３に対応する部分における絶縁膜２中に導電体
層８を埋め込む。この導電体層８が設けられていない部
分における素子分離領域４上にインダクタ９を設ける。
でしかも簡単な製造方法で製造することができる半導体
装置を提供する。 【解決手段】 絶縁体基板１上に絶縁膜２を設け、その
上に素子分離領域４に囲まれた状態で半導体層３を選択
的に設ける。半導体層３にソース領域５、ドレイン領域
６およびゲート電極７からなるＭＯＳＦＥＴを設ける。
半導体層３に対応する部分における絶縁膜２中に導電体
層８を埋め込む。この導電体層８が設けられていない部
分における素子分離領域４上にインダクタ９を設ける。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置に関
し、例えば、モノリシックマイクロ波集積回路（ＭＭＩ
Ｃ）に適用して好適なものである。
し、例えば、モノリシックマイクロ波集積回路（ＭＭＩ
Ｃ）に適用して好適なものである。
【０００２】
【従来の技術】携帯情報端末は今後市場が急速に拡大す
ると予測され、小型化、低価格化、高性能化が望まれて
いる。このためには、この携帯情報端末に使用されるＭ
ＭＩＣにおいて、信号入力用の高周波増幅回路と信号処
理回路とを同一基板上に集積し、小型化、低価格化、高
性能化することが必要である。
ると予測され、小型化、低価格化、高性能化が望まれて
いる。このためには、この携帯情報端末に使用されるＭ
ＭＩＣにおいて、信号入力用の高周波増幅回路と信号処
理回路とを同一基板上に集積し、小型化、低価格化、高
性能化することが必要である。
【０００３】従来、このＭＭＩＣは、ＧａＡｓ基板を用
いて製造されていた。これは、ＧａＡｓの場合は容易に
絶縁基板を得ることができるため、高性能な回路の実現
が可能だからである。
いて製造されていた。これは、ＧａＡｓの場合は容易に
絶縁基板を得ることができるため、高性能な回路の実現
が可能だからである。
【０００４】しかしながら、ＧａＡｓ基板は高価である
ため、このＧａＡｓ基板を用いたＭＭＩＣは製造コスト
が高い。また、ＧａＡｓ基板のプロセスはＳｉ基板のプ
ロセスと比較して、高集積化の点で劣るため、高周波増
幅回路および信号処理回路を含む大規模な回路をオン・
チップで実現することが難しかった。
ため、このＧａＡｓ基板を用いたＭＭＩＣは製造コスト
が高い。また、ＧａＡｓ基板のプロセスはＳｉ基板のプ
ロセスと比較して、高集積化の点で劣るため、高周波増
幅回路および信号処理回路を含む大規模な回路をオン・
チップで実現することが難しかった。
【０００５】これに対して、ＭＭＩＣの製造にＳｉ基板
を用いた場合は、Ｓｉ基板は高集積化のプロセス技術が
進んでいるため、大規模な回路を集積することが可能で
あるが、Ｓｉ基板が導電性を有するためインダクタの性
能を高くすることができず、高性能な高周波増幅回路の
実現が困難であった。
を用いた場合は、Ｓｉ基板は高集積化のプロセス技術が
進んでいるため、大規模な回路を集積することが可能で
あるが、Ｓｉ基板が導電性を有するためインダクタの性
能を高くすることができず、高性能な高周波増幅回路の
実現が困難であった。
【０００６】そこで、インダクタの高性能化を図るため
に、図１９に示すようなＭＭＩＣが提案されている(IEE
E Electron Device Letters, Vol.14, No.5, May (199
3)pp.246-248)。
に、図１９に示すようなＭＭＩＣが提案されている(IEE
E Electron Device Letters, Vol.14, No.5, May (199
3)pp.246-248)。
【０００７】図１９に示すように、このＭＭＩＣにおい
ては、Ｓｉ基板１０１上に絶縁膜１０２が設けられてい
る。この絶縁膜１０２中には、Ａｌからなる第１層目の
配線１０３および第２層目の配線１０４が設けられてい
る。ここで、この第２の配線１０４は、らせん状（渦巻
き状）に巻かれてスパイラルインダクタを構成してい
る。また、第１層目の配線１０３は、第２層目の配線１
０４と接続されて入力端子および出力端子を構成してい
る。この場合、第２層目の配線１０４からなるスパイラ
ルインダクタの下側の部分におけるＳｉ基板１０１に
は、Ｓｉ基板１０１の面方位を利用した異方性エッチン
グによって形成されたエッチ・ピット１０５が設けられ
ている。図示は省略するが、このＭＭＩＣのトランジス
タ部においては、Ｓｉ基板１０１にＣＭＯＳトランジス
タが設けられている。
ては、Ｓｉ基板１０１上に絶縁膜１０２が設けられてい
る。この絶縁膜１０２中には、Ａｌからなる第１層目の
配線１０３および第２層目の配線１０４が設けられてい
る。ここで、この第２の配線１０４は、らせん状（渦巻
き状）に巻かれてスパイラルインダクタを構成してい
る。また、第１層目の配線１０３は、第２層目の配線１
０４と接続されて入力端子および出力端子を構成してい
る。この場合、第２層目の配線１０４からなるスパイラ
ルインダクタの下側の部分におけるＳｉ基板１０１に
は、Ｓｉ基板１０１の面方位を利用した異方性エッチン
グによって形成されたエッチ・ピット１０５が設けられ
ている。図示は省略するが、このＭＭＩＣのトランジス
タ部においては、Ｓｉ基板１０１にＣＭＯＳトランジス
タが設けられている。
【０００８】ここで、Ｓｉ基板１０１の厚さは５００μ
ｍ、絶縁膜１０２の厚さは約３μｍである。また、第１
層目の配線１０３および第２層目の配線１０４の幅は約
４μｍ、第２層目の配線１０４により構成されるスパイ
ラルインダクタの大きさは４４０μｍ×４４０μｍであ
る。このスパイラルインダクタは８００ＭＨｚ帯用に設
計されており、そのインダクタンスは１００ｎＨであ
る。また、第１の配線１０３の下側の部分における絶縁
膜１０２の厚さは約１．４μｍ、第１の配線１０３と第
２の配線１０４との間の部分における絶縁膜１０２の厚
さは約０．６μｍ、第２の配線１０４の上側の部分にお
ける絶縁膜１０２の厚さは約１μｍである。そして、エ
ッチ・ピット１０５の中心部の深さは約２００μｍであ
る。
ｍ、絶縁膜１０２の厚さは約３μｍである。また、第１
層目の配線１０３および第２層目の配線１０４の幅は約
４μｍ、第２層目の配線１０４により構成されるスパイ
ラルインダクタの大きさは４４０μｍ×４４０μｍであ
る。このスパイラルインダクタは８００ＭＨｚ帯用に設
計されており、そのインダクタンスは１００ｎＨであ
る。また、第１の配線１０３の下側の部分における絶縁
膜１０２の厚さは約１．４μｍ、第１の配線１０３と第
２の配線１０４との間の部分における絶縁膜１０２の厚
さは約０．６μｍ、第２の配線１０４の上側の部分にお
ける絶縁膜１０２の厚さは約１μｍである。そして、エ
ッチ・ピット１０５の中心部の深さは約２００μｍであ
る。
【０００９】上述の図１９に示した従来のＭＭＩＣにお
いては、第２層目の配線１０４により構成されるスパイ
ラルインダクタの下側に十分な深さを有するエッチ・ピ
ット１０５が設けられているため、Ｓｉ基板１０１によ
る影響が少なく、高性能のスパイラルインダクタを得る
ことができる。また、ＣＭＯＳトランジスタはＳｉ基板
１０１中に設けることができるため、このＣＭＯＳトラ
ンジスタの特性も良好にすることができる。しかしなが
ら、このＭＭＩＣにおいては、Ｓｉ基板１０１に設けら
れたエッチ・ピット１０５は、絶縁膜１０２の下側の部
分のＳｉ基板１０１を深くエッチングするという特殊な
工程を使用して形成されるため、製造プロセスが複雑に
なるという問題を有する。
いては、第２層目の配線１０４により構成されるスパイ
ラルインダクタの下側に十分な深さを有するエッチ・ピ
ット１０５が設けられているため、Ｓｉ基板１０１によ
る影響が少なく、高性能のスパイラルインダクタを得る
ことができる。また、ＣＭＯＳトランジスタはＳｉ基板
１０１中に設けることができるため、このＣＭＯＳトラ
ンジスタの特性も良好にすることができる。しかしなが
ら、このＭＭＩＣにおいては、Ｓｉ基板１０１に設けら
れたエッチ・ピット１０５は、絶縁膜１０２の下側の部
分のＳｉ基板１０１を深くエッチングするという特殊な
工程を使用して形成されるため、製造プロセスが複雑に
なるという問題を有する。
【００１０】一方、ＳＯＳ(Silicon on Sapphire) 基板
を用いたＭＭＩＣも提案されている。図２０にその一例
を示す。
を用いたＭＭＩＣも提案されている。図２０にその一例
を示す。
【００１１】図２０に示すように、このＭＭＩＣにおい
ては、サファイア基板２０１上に、素子形成領域を構成
するｐ型のＳｉ層２０２が選択的に設けられている。ま
た、このＳｉ層２０２を囲むようにＳｉＯ2 膜のような
素子分離領域２０３が設けられている。
ては、サファイア基板２０１上に、素子形成領域を構成
するｐ型のＳｉ層２０２が選択的に設けられている。ま
た、このＳｉ層２０２を囲むようにＳｉＯ2 膜のような
素子分離領域２０３が設けられている。
【００１２】このＭＭＩＣにおいては、Ｓｉ層２０２中
にｎ+ 型のソース領域２０４およびドレイン領域２０５
が設けられている。また、このＳｉ層２０２上には、ゲ
ート絶縁膜（図示せず）を介してゲート電極２０６が設
けられている。そして、これらのソース領域２０４、ド
レイン領域２０５およびゲート電極２０６によりＭＯＳ
ＦＥＴが構成されている。また、このＭＭＩＣにおいて
は、素子分離領域２０３上にインダクタ２０７が設けら
れている。
にｎ+ 型のソース領域２０４およびドレイン領域２０５
が設けられている。また、このＳｉ層２０２上には、ゲ
ート絶縁膜（図示せず）を介してゲート電極２０６が設
けられている。そして、これらのソース領域２０４、ド
レイン領域２０５およびゲート電極２０６によりＭＯＳ
ＦＥＴが構成されている。また、このＭＭＩＣにおいて
は、素子分離領域２０３上にインダクタ２０７が設けら
れている。
【００１３】上述の図２０に示した従来のＭＭＩＣにお
いては、絶縁体基板であるサファイア基板２０１上に素
子分離領域２０３を介してインダクタ２０７が設けられ
ているので、このインダクタ２０７の特性は良好であ
る。また、ＭＯＳＦＥＴは、サファイア基板２０１上に
設けられたＳｉ層２０２中に形成されているため、寄生
容量が少なく高速動作に適している。しかしながら、こ
のＭＯＳＦＥＴにおいては、サファイア基板２０１が電
気的にフローティングに近い状態であるため、チャネル
領域の下部の電位がドレイン領域２０５などの電位によ
って振られる。このため、特に、このＭＯＳＦＥＴを微
細化したときにその特性が劣化するという問題を有す
る。
いては、絶縁体基板であるサファイア基板２０１上に素
子分離領域２０３を介してインダクタ２０７が設けられ
ているので、このインダクタ２０７の特性は良好であ
る。また、ＭＯＳＦＥＴは、サファイア基板２０１上に
設けられたＳｉ層２０２中に形成されているため、寄生
容量が少なく高速動作に適している。しかしながら、こ
のＭＯＳＦＥＴにおいては、サファイア基板２０１が電
気的にフローティングに近い状態であるため、チャネル
領域の下部の電位がドレイン領域２０５などの電位によ
って振られる。このため、特に、このＭＯＳＦＥＴを微
細化したときにその特性が劣化するという問題を有す
る。
【００１４】また、ＳＯＩ(Silicon on Insulator)基板
を用いたＭＭＩＣも提案されている。図２１にその一例
を示す。
を用いたＭＭＩＣも提案されている。図２１にその一例
を示す。
【００１５】図２１に示すように、このＭＭＩＣにおい
ては、導電性を有するＳｉ基板３０１上にＳｉＯ2 膜か
らなる絶縁膜３０２が設けられ、この絶縁膜３０２上に
素子形成領域を構成するＳｉ層３０３が選択的に設けら
れている。そして、このＳｉ層３０３中にｎ+ 型のソー
ス領域３０４およびドレイン領域３０５が設けられてい
る。また、このＳｉ層３０３上には、ゲート絶縁膜（図
示せず）を介してゲート電極３０６が設けられている。
そして、これらのソース領域３０４、ドレイン領域３０
５およびゲート電極３０６によりＭＯＳＦＥＴが構成さ
れている。また、このＭＭＩＣにおいては、Ｓｉ層３０
３が設けられている部分以外の部分における絶縁膜３０
２上にインダクタ３０７が設けられている。
ては、導電性を有するＳｉ基板３０１上にＳｉＯ2 膜か
らなる絶縁膜３０２が設けられ、この絶縁膜３０２上に
素子形成領域を構成するＳｉ層３０３が選択的に設けら
れている。そして、このＳｉ層３０３中にｎ+ 型のソー
ス領域３０４およびドレイン領域３０５が設けられてい
る。また、このＳｉ層３０３上には、ゲート絶縁膜（図
示せず）を介してゲート電極３０６が設けられている。
そして、これらのソース領域３０４、ドレイン領域３０
５およびゲート電極３０６によりＭＯＳＦＥＴが構成さ
れている。また、このＭＭＩＣにおいては、Ｓｉ層３０
３が設けられている部分以外の部分における絶縁膜３０
２上にインダクタ３０７が設けられている。
【００１６】上述の図２１に示した従来のＭＭＩＣにお
いては、Ｓｉ基板３０１上に設けられる絶縁膜３０２の
厚さは通常数μｍ程度であるため、ＭＯＳＦＥＴの高速
化はできるが、インダクタ３０７の特性を良くすること
はできない。
いては、Ｓｉ基板３０１上に設けられる絶縁膜３０２の
厚さは通常数μｍ程度であるため、ＭＯＳＦＥＴの高速
化はできるが、インダクタ３０７の特性を良くすること
はできない。
【００１７】
【発明が解決しようとする課題】上述のように、従来
は、トランジスタおよびインダクタの特性が共に良好で
しかも簡単な製造方法で製造することができるＭＭＩＣ
は実現されていなかった。
は、トランジスタおよびインダクタの特性が共に良好で
しかも簡単な製造方法で製造することができるＭＭＩＣ
は実現されていなかった。
【００１８】したがって、この発明の目的は、トランジ
スタのような能動素子およびインダクタを有する半導体
装置において、能動素子およびインダクタの特性が共に
良好でしかも簡単な製造方法で製造することができる半
導体装置を提供することにある。
スタのような能動素子およびインダクタを有する半導体
装置において、能動素子およびインダクタの特性が共に
良好でしかも簡単な製造方法で製造することができる半
導体装置を提供することにある。
【００１９】
【課題を解決するための手段】上記目的を達成するため
に、この発明は、絶縁基板と、絶縁基板上に選択的に設
けられた半導体層とを有し、半導体層に能動素子が設け
られているとともに、絶縁膜上にインダクタが設けられ
ている半導体装置において、絶縁基板は絶縁体または導
電性の半導体からなる基板とこの基板上に設けられた絶
縁膜とからなり、半導体層に対応する部分における絶縁
膜中に導電体層が埋め込まれ、導電体層が埋め込まれて
いない部分における絶縁膜上にインダクタが設けられて
いることを特徴とするものである。
に、この発明は、絶縁基板と、絶縁基板上に選択的に設
けられた半導体層とを有し、半導体層に能動素子が設け
られているとともに、絶縁膜上にインダクタが設けられ
ている半導体装置において、絶縁基板は絶縁体または導
電性の半導体からなる基板とこの基板上に設けられた絶
縁膜とからなり、半導体層に対応する部分における絶縁
膜中に導電体層が埋め込まれ、導電体層が埋め込まれて
いない部分における絶縁膜上にインダクタが設けられて
いることを特徴とするものである。
【００２０】この発明において、半導体層はＳｉ、Ｇ
ｅ、ＧａＡｓ、ＩｎＰなどからなる。
ｅ、ＧａＡｓ、ＩｎＰなどからなる。
【００２１】この発明において、絶縁体または導電性を
有する半導体からなる基板は、プロセス中に半導体に有
害な汚染物を出さない物質であればどのような物質から
なるものであってもよいが、好適にはその上に設けられ
る絶縁膜と熱膨張率が近いものである。
有する半導体からなる基板は、プロセス中に半導体に有
害な汚染物を出さない物質であればどのような物質から
なるものであってもよいが、好適にはその上に設けられ
る絶縁膜と熱膨張率が近いものである。
【００２２】この発明において、絶縁基板が絶縁体から
なる基板とこの基板上に設けられた絶縁膜とからなる場
合、その絶縁体としては例えばサファイア、石英などを
用いることができ、また、絶縁基板が導電性を有する半
導体からなる基板とこの基板上に設けられた絶縁膜とか
らなる場合、その半導体としては例えばＳｉを用いるこ
とができる。
なる基板とこの基板上に設けられた絶縁膜とからなる場
合、その絶縁体としては例えばサファイア、石英などを
用いることができ、また、絶縁基板が導電性を有する半
導体からなる基板とこの基板上に設けられた絶縁膜とか
らなる場合、その半導体としては例えばＳｉを用いるこ
とができる。
【００２３】この発明においては、好適には導電体層が
埋め込まれていない部分におけるインダクタ下の絶縁膜
の厚さがインダクタの大きさの１／１０以上である。
埋め込まれていない部分におけるインダクタ下の絶縁膜
の厚さがインダクタの大きさの１／１０以上である。
【００２４】この発明においては、好適には導電体層と
半導体層との間の部分における絶縁膜の厚さが１０μｍ
以下である。
半導体層との間の部分における絶縁膜の厚さが１０μｍ
以下である。
【００２５】この発明の一実施形態においては、導電体
層は所定の電源に接続される。この場合、この導電体層
は、例えば接地電位のような一定電位に設定される場合
もあり、能動素子の動作状態に応じて時間的に変化する
電位に設定される場合もある。
層は所定の電源に接続される。この場合、この導電体層
は、例えば接地電位のような一定電位に設定される場合
もあり、能動素子の動作状態に応じて時間的に変化する
電位に設定される場合もある。
【００２６】この発明において、能動素子は、例えば、
ＭＯＳＦＥＴ、ＭＥＳＦＥＴ、バイポーラトランジスタ
などのトランジスタである。
ＭＯＳＦＥＴ、ＭＥＳＦＥＴ、バイポーラトランジスタ
などのトランジスタである。
【００２７】上述のように構成された、この発明による
半導体装置によれば、能動素子が設けられる半導体層に
対応する部分における絶縁膜中に導電体層が埋め込ま
れ、この導電体層が埋め込まれていない部分における絶
縁膜上にインダクタが設けられているので、能動素子の
下側の絶縁体およびインダクタの下側の絶縁体の厚さ
を、それぞれに適した厚さにすることができる。すなわ
ち、能動素子の下側の絶縁体の厚さは、この能動素子の
下部の電位を安定化してこの能動素子の高性能化および
特性の安定化を図ることができる程度に小さく設定する
ことができるとともに、インダクタの下側の絶縁体の厚
さは、このインダクタの電磁界分布に悪影響を生じない
程度に大きくすることができる。これによって、能動素
子およびインダクタの特性を共に良好にすることができ
る。また、この半導体装置は、絶縁膜の下側の部分のＳ
ｉ基板を深くエッチングするなどの特殊な工程を用いる
ことなく、簡単な製造方法で製造することができる。
半導体装置によれば、能動素子が設けられる半導体層に
対応する部分における絶縁膜中に導電体層が埋め込ま
れ、この導電体層が埋め込まれていない部分における絶
縁膜上にインダクタが設けられているので、能動素子の
下側の絶縁体およびインダクタの下側の絶縁体の厚さ
を、それぞれに適した厚さにすることができる。すなわ
ち、能動素子の下側の絶縁体の厚さは、この能動素子の
下部の電位を安定化してこの能動素子の高性能化および
特性の安定化を図ることができる程度に小さく設定する
ことができるとともに、インダクタの下側の絶縁体の厚
さは、このインダクタの電磁界分布に悪影響を生じない
程度に大きくすることができる。これによって、能動素
子およびインダクタの特性を共に良好にすることができ
る。また、この半導体装置は、絶縁膜の下側の部分のＳ
ｉ基板を深くエッチングするなどの特殊な工程を用いる
ことなく、簡単な製造方法で製造することができる。
【００２８】
【発明の実施の形態】以下、この発明の実施形態につい
て図面を参照しながら説明する。
て図面を参照しながら説明する。
【００２９】図１は、この発明の第１の実施形態による
ＭＭＩＣを示す断面図である。
ＭＭＩＣを示す断面図である。
【００３０】図１に示すように、この第１の実施形態に
よるＭＭＩＣにおいては、例えばサファイア基板や石英
基板などの絶縁体基板１上に、例えばＳｉＯ2 膜のよう
な絶縁膜２が設けられている。この絶縁膜２上には、素
子形成領域を構成する例えばｐ型のＳｉ層のような半導
体層３が選択的に設けられている。また、この半導体層
３を囲むように、例えばＳｉＯ2 膜のような素子分離領
域４が設けられている。半導体層３中には、例えばｎ+
型のソース領域５およびドレイン領域６が設けられてい
る。また、半導体層３上には、ゲート絶縁膜（図示せ
ず）を介してゲート電極７が設けられている。そして、
これらのソース領域５、ドレイン領域６およびゲート電
極７によりＭＯＳＦＥＴが構成されている。
よるＭＭＩＣにおいては、例えばサファイア基板や石英
基板などの絶縁体基板１上に、例えばＳｉＯ2 膜のよう
な絶縁膜２が設けられている。この絶縁膜２上には、素
子形成領域を構成する例えばｐ型のＳｉ層のような半導
体層３が選択的に設けられている。また、この半導体層
３を囲むように、例えばＳｉＯ2 膜のような素子分離領
域４が設けられている。半導体層３中には、例えばｎ+
型のソース領域５およびドレイン領域６が設けられてい
る。また、半導体層３上には、ゲート絶縁膜（図示せ
ず）を介してゲート電極７が設けられている。そして、
これらのソース領域５、ドレイン領域６およびゲート電
極７によりＭＯＳＦＥＴが構成されている。
【００３１】この第１の実施形態においては、半導体層
３に対応する部分における絶縁膜２中に、例えば不純物
が高濃度にドープされることにより低抵抗化された多結
晶Ｓｉからなる導電体層８が埋め込まれている。そし
て、導電体層８が埋め込まれていない部分における素子
分離領域４上にインダクタ９が設けられている。このイ
ンダクタ９は、例えばスパイラルインダクタである。
３に対応する部分における絶縁膜２中に、例えば不純物
が高濃度にドープされることにより低抵抗化された多結
晶Ｓｉからなる導電体層８が埋め込まれている。そし
て、導電体層８が埋め込まれていない部分における素子
分離領域４上にインダクタ９が設けられている。このイ
ンダクタ９は、例えばスパイラルインダクタである。
【００３２】この第１の実施形態によるＭＭＩＣにおい
ては、インダクタ９の下側の部分における絶縁体の厚
さ、すなわち、素子分離領域４、絶縁膜２および絶縁体
基板１の合計の厚さは、インダクタの電磁界分布に悪影
響を与えない程度の厚さに選ばれている。具体的には、
その厚さは、絶縁体基板１の表面に平行な一方向におけ
るインダクタ９の大きさの１／１０以上である。また、
インダクタ９のインダクタンスは、回路にもよるが、通
常数ｎＨ〜数十ｎＨである。このときのインダクタ９の
大きさは数十μｍ〜数百μｍとなる。したがって、この
とき、インダクタ９の下側の絶縁体の厚さは数μｍ〜数
百μｍとなる。
ては、インダクタ９の下側の部分における絶縁体の厚
さ、すなわち、素子分離領域４、絶縁膜２および絶縁体
基板１の合計の厚さは、インダクタの電磁界分布に悪影
響を与えない程度の厚さに選ばれている。具体的には、
その厚さは、絶縁体基板１の表面に平行な一方向におけ
るインダクタ９の大きさの１／１０以上である。また、
インダクタ９のインダクタンスは、回路にもよるが、通
常数ｎＨ〜数十ｎＨである。このときのインダクタ９の
大きさは数十μｍ〜数百μｍとなる。したがって、この
とき、インダクタ９の下側の絶縁体の厚さは数μｍ〜数
百μｍとなる。
【００３３】また、導電体層８と半導体層３との間の部
分における絶縁膜２の厚さは、半導体層３に設けられる
ＭＯＳＦＥＴの特性上必要な寄生容量値などによって決
まるが、具体的には、例えば０．１μｍに選ばれる。
分における絶縁膜２の厚さは、半導体層３に設けられる
ＭＯＳＦＥＴの特性上必要な寄生容量値などによって決
まるが、具体的には、例えば０．１μｍに選ばれる。
【００３４】また、導電体層８の厚さは、要求されるシ
ート抵抗や加工性などによって決まるが、具体的には、
例えば３００ｎｍに選ばれる。この導電体層８は、例え
ば接地され一定電位に保持される。
ート抵抗や加工性などによって決まるが、具体的には、
例えば３００ｎｍに選ばれる。この導電体層８は、例え
ば接地され一定電位に保持される。
【００３５】一方、半導体層３の厚さは、この半導体層
３に設けられるＭＯＳＦＥＴのデザイン・ルールにもよ
るが、例えば０．０５μｍに選ばれる。
３に設けられるＭＯＳＦＥＴのデザイン・ルールにもよ
るが、例えば０．０５μｍに選ばれる。
【００３６】次に、上述のように構成されたこの第１の
実施形態によるＭＭＩＣの製造方法について説明する。
実施形態によるＭＭＩＣの製造方法について説明する。
【００３７】図２〜図７は、この第１の実施形態による
ＭＭＩＣの製造方法を説明するための断面図である。
ＭＭＩＣの製造方法を説明するための断面図である。
【００３８】この第１の実施形態によるＭＭＩＣを製造
するためには、まず、図２に示すように、例えばｐ型の
Ｓｉ基板のような半導体基板１１上に、所定形状のレジ
ストパターン（図示せず）を形成する。次に、このレジ
ストパターンをマスクとして、この半導体基板１１の所
定部分をエッチング除去する。これにより、半導体基板
１１に後に素子形成領域となる凸部１１ａが形成され
る。この後、エッチングマスクに用いたレジストパター
ンを除去する。
するためには、まず、図２に示すように、例えばｐ型の
Ｓｉ基板のような半導体基板１１上に、所定形状のレジ
ストパターン（図示せず）を形成する。次に、このレジ
ストパターンをマスクとして、この半導体基板１１の所
定部分をエッチング除去する。これにより、半導体基板
１１に後に素子形成領域となる凸部１１ａが形成され
る。この後、エッチングマスクに用いたレジストパター
ンを除去する。
【００３９】次に、図３に示すように、半導体基板１１
の全面に、例えばＣＶＤ法などによりＳｉＯ2 膜のよう
な絶縁膜１２を形成する。この場合、この絶縁膜１２の
厚さは、例えば約０．１μｍに選ばれる。次に、この絶
縁膜１２の全面に例えばＣＶＤ法などにより多結晶Ｓｉ
膜を形成した後、この多結晶Ｓｉ膜の抵抗値を低減する
ためにこの多結晶Ｓｉ膜に不純物を高濃度にドープす
る。次に、所定形状のレジストパターン（図示せず）を
この多結晶Ｓｉ膜上に形成した後、このレジストパター
ンをマスクとして多結晶Ｓｉ膜をエッチングする。これ
により、少なくとも凸部１１ａの上側の部分に、不純物
がドープされた多結晶Ｓｉ膜からなる導電体層８が形成
される。この後、エッチングマスクに用いたレジストパ
ターンを除去する。
の全面に、例えばＣＶＤ法などによりＳｉＯ2 膜のよう
な絶縁膜１２を形成する。この場合、この絶縁膜１２の
厚さは、例えば約０．１μｍに選ばれる。次に、この絶
縁膜１２の全面に例えばＣＶＤ法などにより多結晶Ｓｉ
膜を形成した後、この多結晶Ｓｉ膜の抵抗値を低減する
ためにこの多結晶Ｓｉ膜に不純物を高濃度にドープす
る。次に、所定形状のレジストパターン（図示せず）を
この多結晶Ｓｉ膜上に形成した後、このレジストパター
ンをマスクとして多結晶Ｓｉ膜をエッチングする。これ
により、少なくとも凸部１１ａの上側の部分に、不純物
がドープされた多結晶Ｓｉ膜からなる導電体層８が形成
される。この後、エッチングマスクに用いたレジストパ
ターンを除去する。
【００４０】次に、図４に示すように、絶縁膜１２およ
び導電体層８の全面に、例えばＣＶＤ法などによりＳｉ
Ｏ2 膜のような絶縁膜１３を形成する。次に、この絶縁
膜１３の全面に例えばレジストを塗布し、その表面を平
坦化した後、このレジストおよび絶縁膜１３を、半導体
基板１１の表面に対して垂直方向にエッチバックする。
これにより、絶縁膜１３の表面が平坦化される。
び導電体層８の全面に、例えばＣＶＤ法などによりＳｉ
Ｏ2 膜のような絶縁膜１３を形成する。次に、この絶縁
膜１３の全面に例えばレジストを塗布し、その表面を平
坦化した後、このレジストおよび絶縁膜１３を、半導体
基板１１の表面に対して垂直方向にエッチバックする。
これにより、絶縁膜１３の表面が平坦化される。
【００４１】次に、図５に示すように、絶縁膜１３の平
坦化された表面と絶縁体基板１の表面とを接触させ、こ
の状態で熱処理を行うことにより、絶縁膜１３を絶縁体
基板１に張り合わせる。
坦化された表面と絶縁体基板１の表面とを接触させ、こ
の状態で熱処理を行うことにより、絶縁膜１３を絶縁体
基板１に張り合わせる。
【００４２】次に、半導体基板１１をその裏面側から、
絶縁膜１２の表面が露出するまで研削および研磨する。
これにより、図６に示すように、Ｓｉからなる半導体層
３が絶縁膜１２に囲まれた状態で選択的に形成される。
絶縁膜１２の表面が露出するまで研削および研磨する。
これにより、図６に示すように、Ｓｉからなる半導体層
３が絶縁膜１２に囲まれた状態で選択的に形成される。
【００４３】次に、図７に示すように、半導体層３上に
ＳｉＯ2 膜のようなゲート絶縁膜（図示せず）を形成し
た後、このゲート絶縁膜上に例えばポリサイドからなる
ゲート電極７を形成する。次に、ゲート電極７をマスク
として、半導体層３中に、例えばイオン注入法などによ
り、ｎ型不純物を高濃度にドーピングする。この後、必
要に応じて注入不純物の電気的活性化のための熱処理を
行う。これにより、半導体層３中にｎ+ 型のソース領域
５およびドレイン領域６が形成される。このようにし
て、ソース領域５、ドレイン領域６およびゲート電極７
からなるＭＯＳＦＥＴが形成される。一方、導電体層８
が設けられていない部分における絶縁膜１２上にインダ
クタ９を形成する。
ＳｉＯ2 膜のようなゲート絶縁膜（図示せず）を形成し
た後、このゲート絶縁膜上に例えばポリサイドからなる
ゲート電極７を形成する。次に、ゲート電極７をマスク
として、半導体層３中に、例えばイオン注入法などによ
り、ｎ型不純物を高濃度にドーピングする。この後、必
要に応じて注入不純物の電気的活性化のための熱処理を
行う。これにより、半導体層３中にｎ+ 型のソース領域
５およびドレイン領域６が形成される。このようにし
て、ソース領域５、ドレイン領域６およびゲート電極７
からなるＭＯＳＦＥＴが形成される。一方、導電体層８
が設けられていない部分における絶縁膜１２上にインダ
クタ９を形成する。
【００４４】以上により、図１に示すとほぼ同一の構造
のＭＭＩＣが製造される。
のＭＭＩＣが製造される。
【００４５】以上のように、この第１の実施形態による
ＭＭＩＣによれば、ＭＯＳＦＥＴが設けられている半導
体層３に対応する部分における絶縁膜２中に導電体層８
が設けられ、この導電体層８が埋め込まれていない部分
における絶縁膜２上に、素子分離領域４を介してインダ
クタ９が設けられている。この場合、ＭＯＳＦＥＴの下
側における絶縁体の厚さ、すなわち、半導体層３と導電
体層８との間にはさまれた部分の絶縁膜２の厚さはＭＯ
ＳＦＥＴに適した比較的小さい厚さにすることができる
とともに、インダクタ９の下側における絶縁体の厚さ、
すなわち、素子分離領域４、絶縁膜２および絶縁体基板
１の合計の厚さはインダクタ９に適した厚さ、例えばイ
ンダクタ９の大きさの１／１０以上の厚さにすることが
できる。したがって、ＭＯＳＦＥＴおよびインダクタ９
の特性を共に良好にすることができる。また、このＭＭ
ＩＣは、特殊な工程を用いることなく、汎用のＬＳＩプ
ロセスで簡単に製造することができる。さらに、絶縁膜
２の厚さをあまり厚くしなくてもＭＯＳＦＥＴおよびイ
ンダクタ９の特性を共に良好にすることができるので、
製造コストが安価である。
ＭＭＩＣによれば、ＭＯＳＦＥＴが設けられている半導
体層３に対応する部分における絶縁膜２中に導電体層８
が設けられ、この導電体層８が埋め込まれていない部分
における絶縁膜２上に、素子分離領域４を介してインダ
クタ９が設けられている。この場合、ＭＯＳＦＥＴの下
側における絶縁体の厚さ、すなわち、半導体層３と導電
体層８との間にはさまれた部分の絶縁膜２の厚さはＭＯ
ＳＦＥＴに適した比較的小さい厚さにすることができる
とともに、インダクタ９の下側における絶縁体の厚さ、
すなわち、素子分離領域４、絶縁膜２および絶縁体基板
１の合計の厚さはインダクタ９に適した厚さ、例えばイ
ンダクタ９の大きさの１／１０以上の厚さにすることが
できる。したがって、ＭＯＳＦＥＴおよびインダクタ９
の特性を共に良好にすることができる。また、このＭＭ
ＩＣは、特殊な工程を用いることなく、汎用のＬＳＩプ
ロセスで簡単に製造することができる。さらに、絶縁膜
２の厚さをあまり厚くしなくてもＭＯＳＦＥＴおよびイ
ンダクタ９の特性を共に良好にすることができるので、
製造コストが安価である。
【００４６】次に、この発明の第２の実施形態について
説明する。この第２の実施形態においては、第１の実施
形態によるＭＭＩＣとほぼ同様な構造のＭＭＩＣを、第
１の実施形態において説明した製造方法とは異なる製造
方法により製造する。
説明する。この第２の実施形態においては、第１の実施
形態によるＭＭＩＣとほぼ同様な構造のＭＭＩＣを、第
１の実施形態において説明した製造方法とは異なる製造
方法により製造する。
【００４７】図８〜図１２は、この第２の実施形態によ
るＭＭＩＣの製造方法を説明するための断面図である。
るＭＭＩＣの製造方法を説明するための断面図である。
【００４８】この第２の実施形態によるＭＭＩＣの製造
方法においては、まず、第１の実施形態によるＭＭＩＣ
の製造方法の図２〜図４に示したものと同様な工程によ
り、絶縁膜１３の表面の平坦化までを行う。次に、図８
に示すように、この絶縁膜１３の平坦化された表面を例
えばＳｉ基板のような仮基板２１に張り合わせる。
方法においては、まず、第１の実施形態によるＭＭＩＣ
の製造方法の図２〜図４に示したものと同様な工程によ
り、絶縁膜１３の表面の平坦化までを行う。次に、図８
に示すように、この絶縁膜１３の平坦化された表面を例
えばＳｉ基板のような仮基板２１に張り合わせる。
【００４９】次に、図９に示すように、第１の実施形態
によるＭＭＩＣの製造方法と同様な工程により、半導体
基板１１の研削および研磨を行い、Ｓｉからなる半導体
層３を絶縁膜１２に囲まれた状態で選択的に形成し、半
導体層３の表面にゲート絶縁膜（図示せず）、ゲート電
極７を形成し、半導体層３中にｎ+ 型のソース領域５お
よびドレイン領域６を形成し、導電体層８が設けられて
いない部分における絶縁膜１２上にインダクタ９を形成
する。
によるＭＭＩＣの製造方法と同様な工程により、半導体
基板１１の研削および研磨を行い、Ｓｉからなる半導体
層３を絶縁膜１２に囲まれた状態で選択的に形成し、半
導体層３の表面にゲート絶縁膜（図示せず）、ゲート電
極７を形成し、半導体層３中にｎ+ 型のソース領域５お
よびドレイン領域６を形成し、導電体層８が設けられて
いない部分における絶縁膜１２上にインダクタ９を形成
する。
【００５０】次に、図１０に示すように、全面を覆うよ
うに保護膜２２を形成し、この保護膜２２の表面を平坦
化する。次に、この保護膜２２の表面と例えばＳｉ基板
のような仮基板２３とを張り合わせる。
うに保護膜２２を形成し、この保護膜２２の表面を平坦
化する。次に、この保護膜２２の表面と例えばＳｉ基板
のような仮基板２３とを張り合わせる。
【００５１】次に、仮基板２１を除去して、絶縁膜１３
の表面を露出させる。次に、図１１に示すように、絶縁
膜１３の露出した表面と絶縁体基板１とを接触させ、こ
の状態で熱処理を行うことにより、絶縁膜１３と絶縁体
基板１とを張り合わせる。
の表面を露出させる。次に、図１１に示すように、絶縁
膜１３の露出した表面と絶縁体基板１とを接触させ、こ
の状態で熱処理を行うことにより、絶縁膜１３と絶縁体
基板１とを張り合わせる。
【００５２】次に、図１２に示すように、仮基板２３お
よび保護膜２２を除去する。これにより、図１に示すと
ほぼ同一の構造のＭＭＩＣが製造される。
よび保護膜２２を除去する。これにより、図１に示すと
ほぼ同一の構造のＭＭＩＣが製造される。
【００５３】この第２の実施形態によれば、第１の実施
形態と同様な効果が得られる。これに加えて、インダク
タ９およびＭＯＳＦＥＴが形成された後、絶縁体基板１
と絶縁膜１３とを張り合わせることができるので、絶縁
体基板１の材料がデバイス・プロセス温度に耐えられな
い場合でもＭＭＩＣを製造することができる。さらに、
絶縁体基板１とその上層の絶縁膜２との熱膨張係数が異
なる場合でも、製造工程中に界面のストレスによって構
造破壊が生じないという効果を得ることができる。
形態と同様な効果が得られる。これに加えて、インダク
タ９およびＭＯＳＦＥＴが形成された後、絶縁体基板１
と絶縁膜１３とを張り合わせることができるので、絶縁
体基板１の材料がデバイス・プロセス温度に耐えられな
い場合でもＭＭＩＣを製造することができる。さらに、
絶縁体基板１とその上層の絶縁膜２との熱膨張係数が異
なる場合でも、製造工程中に界面のストレスによって構
造破壊が生じないという効果を得ることができる。
【００５４】次に、この発明の第３の実施形態によるＭ
ＭＩＣについて説明する。
ＭＩＣについて説明する。
【００５５】図１３は、この第３の実施形態によるＭＭ
ＩＣを示す断面図である。
ＩＣを示す断面図である。
【００５６】図１３に示すように、この第３の実施形態
によるＭＭＩＣにおいては、導電体層８が、半導体層３
に対応する部分の絶縁膜２と絶縁体基板１との界面に設
けられている。その他の構成は第１の実施形態によるＭ
ＭＩＣと同様であるので、説明を省略する。
によるＭＭＩＣにおいては、導電体層８が、半導体層３
に対応する部分の絶縁膜２と絶縁体基板１との界面に設
けられている。その他の構成は第１の実施形態によるＭ
ＭＩＣと同様であるので、説明を省略する。
【００５７】次に、上述のように構成された、この第３
の実施形態によるＭＭＩＣの製造方法について説明す
る。
の実施形態によるＭＭＩＣの製造方法について説明す
る。
【００５８】すなわち、この第３の実施形態によるＭＭ
ＩＣを製造するためには、まず、図１４に示すように、
絶縁体基板１上にＳｉ基板を張り合わせた後、このＳｉ
基板をその裏面側から研削および研磨することにより絶
縁体基板１上にＳｉ薄膜３１を形成する。
ＩＣを製造するためには、まず、図１４に示すように、
絶縁体基板１上にＳｉ基板を張り合わせた後、このＳｉ
基板をその裏面側から研削および研磨することにより絶
縁体基板１上にＳｉ薄膜３１を形成する。
【００５９】次に、図１５に示すように、イオン注入法
によりＳｉ薄膜３１の全面に酸素イオンを注入して、Ｓ
ｉ薄膜３１中の所定の深さの位置に酸素注入層３２を形
成する。
によりＳｉ薄膜３１の全面に酸素イオンを注入して、Ｓ
ｉ薄膜３１中の所定の深さの位置に酸素注入層３２を形
成する。
【００６０】次に、図１６に示すように、Ｓｉ薄膜３１
上に所定形状のレジストパターン（図示せず）を形成し
た後、このレジストパターンをマスクとして、再度、Ｓ
ｉ薄膜３１中に酸素イオンを注入する。これにより、Ｓ
ｉ薄膜３１の所定位置に、Ｓｉ薄膜３１と絶縁体基板１
との界面に達する酸素注入層３３を形成する。この後、
イオン注入のマスクに用いたレジストパターンを除去す
る
上に所定形状のレジストパターン（図示せず）を形成し
た後、このレジストパターンをマスクとして、再度、Ｓ
ｉ薄膜３１中に酸素イオンを注入する。これにより、Ｓ
ｉ薄膜３１の所定位置に、Ｓｉ薄膜３１と絶縁体基板１
との界面に達する酸素注入層３３を形成する。この後、
イオン注入のマスクに用いたレジストパターンを除去す
る
【００６１】次に、図１７に示すように、絶縁体基板１
およびＳｉ薄膜３１を所定の温度で熱処理することによ
り、Ｓｉ薄膜３１中の酸素注入層３２、３３の位置にＳ
ｉＯ2 膜からなる絶縁膜２を形成するとともに、絶縁体
基板１とＳｉ薄膜３１との界面の所定位置にＳｉからな
る導電体層８を形成する。
およびＳｉ薄膜３１を所定の温度で熱処理することによ
り、Ｓｉ薄膜３１中の酸素注入層３２、３３の位置にＳ
ｉＯ2 膜からなる絶縁膜２を形成するとともに、絶縁体
基板１とＳｉ薄膜３１との界面の所定位置にＳｉからな
る導電体層８を形成する。
【００６２】次に、図１３に示すように、Ｓｉ薄膜３１
の所定部分を酸化することにより、ＳｉＯ2 膜からなる
素子分離領域４を形成し、これによって導電体層８に上
側の部分にこの素子分離領域４に囲まれた状態で半導体
層３を形成する。次に、第１の実施形態によるＭＭＩＣ
の製造方法と同様にして、半導体層３中にｎ+ 型のソー
ス領域５およびドレイン領域６を形成し、半導体層３上
にゲート絶縁膜（図示せず）を介してゲート電極７を形
成する。次に、導電体層８が形成されていない部分にお
ける素子分離領域４上にインダクタ９を形成する。
の所定部分を酸化することにより、ＳｉＯ2 膜からなる
素子分離領域４を形成し、これによって導電体層８に上
側の部分にこの素子分離領域４に囲まれた状態で半導体
層３を形成する。次に、第１の実施形態によるＭＭＩＣ
の製造方法と同様にして、半導体層３中にｎ+ 型のソー
ス領域５およびドレイン領域６を形成し、半導体層３上
にゲート絶縁膜（図示せず）を介してゲート電極７を形
成する。次に、導電体層８が形成されていない部分にお
ける素子分離領域４上にインダクタ９を形成する。
【００６３】以上により、目的とするＭＭＩＣが製造さ
れる。
れる。
【００６４】この第３の実施形態によるＭＭＩＣによれ
ば、ＭＯＳＦＥＴが設けられている半導体層３の下側の
部分における絶縁膜２と絶縁体基板１との界面に導電体
層８が設けられ、この導電体層８が設けられていない部
分に対応する素子分離領域４上にインダクタ９が設けら
れているので、ＭＯＳＦＥＴの下側の絶縁体およびイン
ダクタ９の下側の絶縁体の厚さをそれぞれに適した厚さ
にすることができ、これによって第１の実施形態と同様
な効果が得られる。
ば、ＭＯＳＦＥＴが設けられている半導体層３の下側の
部分における絶縁膜２と絶縁体基板１との界面に導電体
層８が設けられ、この導電体層８が設けられていない部
分に対応する素子分離領域４上にインダクタ９が設けら
れているので、ＭＯＳＦＥＴの下側の絶縁体およびイン
ダクタ９の下側の絶縁体の厚さをそれぞれに適した厚さ
にすることができ、これによって第１の実施形態と同様
な効果が得られる。
【００６５】図１８は、この発明の第４の実施形態によ
るＭＭＩＣを示す断面図である。
るＭＭＩＣを示す断面図である。
【００６６】図１８に示すように、この第４の実施形態
によるＭＭＩＣは、図１に示す第１の実施形態によるＭ
ＭＩＣの絶縁体基板１の代わりに例えばｐ型またはｎ型
のＳｉ基板のような導電性を有する半導体基板４１を用
いているほかは、第１の実施形態によるＭＭＩＣと同様
に構成されている。
によるＭＭＩＣは、図１に示す第１の実施形態によるＭ
ＭＩＣの絶縁体基板１の代わりに例えばｐ型またはｎ型
のＳｉ基板のような導電性を有する半導体基板４１を用
いているほかは、第１の実施形態によるＭＭＩＣと同様
に構成されている。
【００６７】この第４の実施形態によるＭＭＩＣの製造
方法は、半導体基板４１を用いること以外は、例えば第
１の実施形態によるＭＭＩＣの製造方法と同様であるの
で、説明を省略する。
方法は、半導体基板４１を用いること以外は、例えば第
１の実施形態によるＭＭＩＣの製造方法と同様であるの
で、説明を省略する。
【００６８】この第４の実施形態によるＭＭＩＣによれ
ば、インダクタ９の下側の絶縁体の厚さ、すなわち、素
子分離領域４および絶縁膜２の合計の厚さをインダクタ
９の特性を良好にするこができる程度に大きくすること
ができるとともに、ＭＯＳＦＥＴの下側の絶縁体の厚
さ、すなわち、導電体層８と半導体層３との間の部分に
おける絶縁膜２の厚さをＭＯＳＦＥＴの特性を良好にす
ることができる程度に小さくすることができるので、導
電性を有する半導体基板４１を用いているにもかかわら
ず、ＭＯＳＦＥＴおよびインダクタ９の特性を共に良好
にすることができる。また、半導体基板４１に安価なＳ
ｉ基板を用いることができるので、ＭＭＩＣの製造コス
トが安価である。
ば、インダクタ９の下側の絶縁体の厚さ、すなわち、素
子分離領域４および絶縁膜２の合計の厚さをインダクタ
９の特性を良好にするこができる程度に大きくすること
ができるとともに、ＭＯＳＦＥＴの下側の絶縁体の厚
さ、すなわち、導電体層８と半導体層３との間の部分に
おける絶縁膜２の厚さをＭＯＳＦＥＴの特性を良好にす
ることができる程度に小さくすることができるので、導
電性を有する半導体基板４１を用いているにもかかわら
ず、ＭＯＳＦＥＴおよびインダクタ９の特性を共に良好
にすることができる。また、半導体基板４１に安価なＳ
ｉ基板を用いることができるので、ＭＭＩＣの製造コス
トが安価である。
【００６９】以上、この発明の実施形態について具体的
に説明したが、この発明は、上述の実施形態に限定され
るものではなく、この発明の技術的思想に基づく各種の
変形が可能である。
に説明したが、この発明は、上述の実施形態に限定され
るものではなく、この発明の技術的思想に基づく各種の
変形が可能である。
【００７０】例えば、上述の第１〜第４の実施形態にお
いて挙げた材料や数値は、あくまで例に過ぎず、これら
に限定されるものではない。具体的には、例えば、上述
の第１〜第４の実施形態における絶縁膜２、絶縁膜１
２、絶縁膜１３および素子分離領域４は、例えばＳｉＮ
膜からなるものであってもよい。また、これらの絶縁膜
２、絶縁膜１２、絶縁膜１３および素子分離領域４は、
互いに異なる材料により構成されたものであってもよ
い。さらに、上述の第１〜第４の実施形態における導電
体層８は、例えばＷのような高融点金属からなるもので
あってもよい。
いて挙げた材料や数値は、あくまで例に過ぎず、これら
に限定されるものではない。具体的には、例えば、上述
の第１〜第４の実施形態における絶縁膜２、絶縁膜１
２、絶縁膜１３および素子分離領域４は、例えばＳｉＮ
膜からなるものであってもよい。また、これらの絶縁膜
２、絶縁膜１２、絶縁膜１３および素子分離領域４は、
互いに異なる材料により構成されたものであってもよ
い。さらに、上述の第１〜第４の実施形態における導電
体層８は、例えばＷのような高融点金属からなるもので
あってもよい。
【００７１】また、上述の第１、第２および第４の実施
形態において、半導体層３を選択研磨により形成してい
るが、この半導体層３は半導体層を全面に形成した後、
この半導体層の所定部分を選択的に酸化または窒化する
ことにより形成してもよい。
形態において、半導体層３を選択研磨により形成してい
るが、この半導体層３は半導体層を全面に形成した後、
この半導体層の所定部分を選択的に酸化または窒化する
ことにより形成してもよい。
【００７２】また、上述の第１〜第４の実施形態におい
ては、導電体層８は接地されているが、これは、他の一
定電位に設定してもよいし、ＭＯＳＦＥＴの下部ゲート
または配線の役割を兼ね備えたものであってもよい。ま
た、この導電体層８を多層に設けて、その一つを接地
し、他の一つをＭＯＳＦＥＴの下部ゲートとして使用し
てもよい。
ては、導電体層８は接地されているが、これは、他の一
定電位に設定してもよいし、ＭＯＳＦＥＴの下部ゲート
または配線の役割を兼ね備えたものであってもよい。ま
た、この導電体層８を多層に設けて、その一つを接地
し、他の一つをＭＯＳＦＥＴの下部ゲートとして使用し
てもよい。
【００７３】
【発明の効果】以上説明したように、この発明による半
導体装置によれば、能動素子が設けられる半導体層に対
応する部分における絶縁膜中に導電体層が埋め込まれ、
この導電体層が埋め込まれていない部分における絶縁膜
上にインダクタが設けられているので、能動素子の下側
の絶縁体およびインダクタの下側の絶縁体の厚さをそれ
ぞれに適した厚さにすることができ、したがって、能動
素子およびインダクタの特性を共に良好にすることがで
きる。また、そのような半導体装置を製造するための製
造方法も簡単である。
導体装置によれば、能動素子が設けられる半導体層に対
応する部分における絶縁膜中に導電体層が埋め込まれ、
この導電体層が埋め込まれていない部分における絶縁膜
上にインダクタが設けられているので、能動素子の下側
の絶縁体およびインダクタの下側の絶縁体の厚さをそれ
ぞれに適した厚さにすることができ、したがって、能動
素子およびインダクタの特性を共に良好にすることがで
きる。また、そのような半導体装置を製造するための製
造方法も簡単である。
【図１】この発明の第１の実施形態によるＭＭＩＣを示
す断面図である。
す断面図である。
【図２】この発明の第１の実施形態によるＭＭＩＣの製
造方法を説明するための断面図である。
造方法を説明するための断面図である。
【図３】この発明の第１の実施形態によるＭＭＩＣの製
造方法を説明するための断面図である。
造方法を説明するための断面図である。
【図４】この発明の第１の実施形態によるＭＭＩＣの製
造方法を説明するための断面図である。
造方法を説明するための断面図である。
【図５】この発明の第１の実施形態によるＭＭＩＣの製
造方法を説明するための断面図である。
造方法を説明するための断面図である。
【図６】この発明の第１の実施形態によるＭＭＩＣの製
造方法を説明するための断面図である。
造方法を説明するための断面図である。
【図７】この発明の第１の実施形態によるＭＭＩＣの製
造方法を説明するための断面図である。
造方法を説明するための断面図である。
【図８】この発明の第２の実施形態によるＭＭＩＣの製
造方法を説明するための断面図である。
造方法を説明するための断面図である。
【図９】この発明の第２の実施形態によるＭＭＩＣの製
造方法を説明するための断面図である。
造方法を説明するための断面図である。
【図１０】この発明の第２の実施形態によるＭＭＩＣの
製造方法を説明するための断面図である。
製造方法を説明するための断面図である。
【図１１】この発明の第２の実施形態によるＭＭＩＣの
製造方法を説明するための断面図である。
製造方法を説明するための断面図である。
【図１２】この発明の第２の実施形態によるＭＭＩＣの
製造方法を説明するための断面図である。
製造方法を説明するための断面図である。
【図１３】この発明の第３の実施形態によるＭＭＩＣを
示す断面図である。
示す断面図である。
【図１４】この発明の第３の実施形態によるＭＭＩＣの
製造方法を説明するための断面図である。
製造方法を説明するための断面図である。
【図１５】この発明の第３の実施形態によるＭＭＩＣの
製造方法を説明するための断面図である。
製造方法を説明するための断面図である。
【図１６】この発明の第３の実施形態によるＭＭＩＣの
製造方法を説明するための断面図である。
製造方法を説明するための断面図である。
【図１７】この発明の第３の実施形態によるＭＭＩＣの
製造方法を説明するための断面図である。
製造方法を説明するための断面図である。
【図１８】この発明の第４の実施形態によるＭＭＩＣを
示す断面図である。
示す断面図である。
【図１９】従来の技術によるＭＭＩＣを示す断面図であ
る。
る。
【図２０】他の従来の技術によるＭＭＩＣを示す断面図
である。
である。
【図２１】さらに他の従来の技術によるＭＭＩＣを示す
断面図である。
断面図である。
１ 絶縁体基板 ２、１２、１３ 絶縁膜 ３ 半導体層 ４ 素子分離領域 ５ ソース領域 ６ ドレイン領域 ７ ゲート電極 ８ 導電体層 ９ インダクタ １１、４１ 半導体基板 １１ａ 凸部 ２１、２３ 仮基板 ２２ 保護膜 ３１ Ｓｉ薄膜 ３２、３３ 酸素注入層
Claims (5)
- 【請求項１】 絶縁基板と、 上記絶縁基板上に選択的に設けられた半導体層とを有
し、 上記半導体層に能動素子が設けられているとともに、上
記絶縁膜上にインダクタが設けられている半導体装置に
おいて、 上記絶縁基板は絶縁体または導電性の半導体からなる基
板とこの基板上に設けられた絶縁膜とからなり、 上記半導体層に対応する部分における上記絶縁膜中に導
電体層が埋め込まれ、 上記導電体層が埋め込まれていない部分における上記絶
縁膜上に上記インダクタが設けられていることを特徴と
する半導体装置。 - 【請求項２】 上記導電体層が埋め込まれていない部分
における上記インダクタ下の絶縁体の厚さが上記インダ
クタの大きさの１／１０以上であることを特徴とする請
求項１記載の半導体装置。 - 【請求項３】 上記導電体層と上記半導体層との間の部
分における上記絶縁膜の厚さが１０μｍ以下であること
を特徴とする請求項１記載の半導体装置。 - 【請求項４】 上記導電体層が所定の電源に接続されて
いることを特徴とする請求項１記載の半導体装置。 - 【請求項５】 上記能動素子はトランジスタであること
を特徴とする請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33264095A JPH09148587A (ja) | 1995-11-28 | 1995-11-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33264095A JPH09148587A (ja) | 1995-11-28 | 1995-11-28 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09148587A true JPH09148587A (ja) | 1997-06-06 |
Family
ID=18257221
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33264095A Pending JPH09148587A (ja) | 1995-11-28 | 1995-11-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09148587A (ja) |
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- 1995-11-28 JP JP33264095A patent/JPH09148587A/ja active Pending
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