JPH09219493A - 抵抗素子及びこの製造方法並びにそれが集積された半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 寄生容量の小さな抵抗素子をプロセス工程数
を増やすことなく形成して、コストダウンを図ることが
可能な技術を提供することにある。 【解決手段】 支持基板１上に絶縁層２を介在して形成
された半導体層３の側面は前記絶縁層２と接する第２の
絶縁層５によって囲まれ、この半導体層３は所望の抵抗
値を有する抵抗層３ａとして調整されて、この抵抗層３
ａの対向する端部から一対の端子８が引き出されてい
る。抵抗層３ａの抵抗値の調整はイオン注入法を利用す
ることにより、容易に高精度で抵抗値の調整を行うこと
ができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、抵抗素子及びこの
製造方法並びにそれが集積された半導体装置に関し、特
に、能動素子と同一半導体層に集積される半導体装置の
一構成素子としての抵抗素子に適用して有効な技術に関
する。

【０００２】

【従来の技術】ＬＳＩ（大規模集積回路装置）で代表さ
れる半導体装置は、能動素子として動作するトランジス
タ以外に受動素子として動作する抵抗素子や容量素子も
同一半導体基板に集積される。ＬＳＩの高性能化に伴っ
て、デバイス性能の高性能化、高精度化に対する要求
は、それら抵抗素子や容量素子などの受動素子において
も高まってきている。

【０００３】特に、抵抗素子に例をあげると、抵抗素子
は従来は例えばトランジスタの製造工程である不純物拡
散工程の一部を利用して、トランジスタの製造と同時に
同一半導体基板に製造される。

【０００４】例えば、ＣＱ出版株式会社発行、「わかる
半導体セミナー」、１９９４年７月１０日発行、Ｐ１５
２〜Ｐ１５３には、そのような抵抗素子の製造例が記載
されている。

【０００５】しかしながら、この文献に記載されている
ような抵抗素子は、第１導電型の半導体層に選択的に形
成した第２導電型の半導体層を抵抗層として利用してい
るので、両半導体層間にはＰＮ接合が存在しているた
め、このＰＮ接合によって大きな寄生容量（接合容量）
が形成される。この寄生容量は、特に高速で動作するＬ
ＳＩに対して、大きな影響を与えるようになるので、そ
のような抵抗素子は利用できないことになる。

【０００６】このため、この種のＬＳＩに対しては、Ｃ
ＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔ
ｏｎ）法やＰＶＤ（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄ
ｅｐｏｓｉｔｉｏｎ）法などの薄膜形成技術を利用し
て、半導体基板上に専用の多結晶Ｓｉ層やアモルファス
Ｓｉ層などを形成して、これらを抵抗層として用いる抵
抗素子が提案されている。

【０００７】例えば、（株）コロナ社発行、「集積回路
工学（２）」、昭和５４年６月２０日発行、Ｐ８４〜Ｐ
８７には、ＥＣＬ回路に抵抗素子を接続する場合、抵抗
素子の寄生容量が大きくなると回路の応答速度に影響す
るので好ましくない旨の記載がなされている。

【０００８】

【発明が解決しようとする課題】前記のように寄生容量
を小さくするために専用の多結晶Ｓｉ層やアモルファス
Ｓｉ層などを抵抗層として形成する場合、このための薄
膜形成技術はプロセス工程数が多くなるので、コストア
ップが避けられないという問題がある。

【０００９】また、専用の多結晶Ｓｉ層やアモルファス
Ｓｉ層などからなる抵抗層の膜厚、膜質などのプロセス
変動要素が多いので、抵抗値の制御が比較的困難である
という問題がある。

【００１０】さらに、専用の多結晶Ｓｉ層やアモルファ
スＳｉ層などの抵抗層を形成するときに、異物、欠陥な
どの障害が発生し易く、この障害によって歩留まりが低
下するという問題がある。

【００１１】本発明の目的は、寄生容量の小さな抵抗素
子をプロセス工程数を増やすことなく形成して、コスト
ダウンを図ることが可能な技術を提供することにある。

【００１２】本発明の他の目的は、形成する抵抗層のプ
ロセス変動要素を少なくして、抵抗値の制御を容易にす
ることが可能な技術を提供することにある。

【００１３】本発明のその他の目的は、抵抗層を形成す
る場合、異物、欠陥などの障害の発生をなくして、歩留
まりを向上することが可能な技術を提供することにあ
る。

【００１４】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面から明らかにな
るであろう。

【００１５】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば下
記の通りである。

【００１６】（１）本発明の抵抗素子は、支持基板上に
絶縁層を介在して半導体層が形成され、この半導体層の
側面は前記絶縁層と接する第２の絶縁層によって囲ま
れ、この第２の絶縁層によって囲まれた半導体層は所望
の抵抗値を有する抵抗層として調整されて、この抵抗層
の対向する端部から一対の端子が引き出されている。

【００１７】（２）本発明の抵抗素子の製造方法は、支
持基板上に絶縁層を介在して半導体層が形成されたＳＯ
Ｉ基板を用意する工程と、このＳＯＩ基板に選択的に前
記絶縁層に達する第２の絶縁層を形成して前記半導体層
の側面を第２の絶縁層によって囲む工程と、この第２の
絶縁層によって囲まれた半導体層に所望の不純物イオン
を注入して所望の抵抗値を有する抵抗層を形成する工程
と、この抵抗層の対向する端部から一対の端子を引き出
す工程とを含んでいる。

【００１８】（３）本発明の半導体装置は、支持基板上
に絶縁層を介在して半導体層が形成され、この半導体層
の側面は前記絶縁層と接する第２の絶縁層によって囲ま
れ、この第２の絶縁層によって囲まれた半導体層には所
望の抵抗値を有する抵抗素子とともに、能動素子が集積
されている。

【００１９】上述した（１）の手段によれば、本発明の
抵抗素子は、支持基板上に絶縁層を介在して形成された
半導体層の側面は前記絶縁層と接する第２の絶縁層によ
って囲まれ、この半導体層は所望の抵抗値を有する抵抗
層として調整されて、この抵抗層の対向する端部から一
対の端子が引き出されているので、寄生容量の小さな抵
抗素子をプロセス工程数を増やすことなく形成して、コ
ストダウンを図ることが可能となる。また、形成する抵
抗層のプロセス変動要素を少なくして、抵抗値の制御を
容易にすることが可能となる。さらに、抵抗層を形成す
る場合、異物、欠陥などの障害の発生をなくして、歩留
まりを向上することが可能となる。

【００２０】上述した（２）の手段によれば、本発明の
抵抗素子の製造方法は、まず、支持基板上に絶縁層を介
在して半導体層が形成されたＳＯＩ基板を用意して、こ
の基板に選択的に前記絶縁層に達する第２の絶縁層を形
成して半導体層の側面を第２の絶縁層によって囲むよう
にする。次に、この第２の絶縁層によって囲まれた半導
体層に所望の不純物イオンを注入して所望の抵抗値を有
する抵抗層を形成する。

【００２１】続いて、この抵抗層の対向する端部から一
対の端子を引き出すようにする。これによって、寄生容
量の小さな抵抗素子をプロセス工程数を増やすことなく
形成して、コストダウンを図ることが可能となる。ま
た、形成する抵抗層のプロセス変動要素を少なくして、
抵抗値の制御を容易にすることが可能となる。さらに、
抵抗層を形成する場合、異物、欠陥などの障害の発生を
なくして、歩留まりを向上することが可能となる。

【００２２】上述した（３）の手段によれば、本発明の
半導体装置は、支持基板上に絶縁層を介在して形成され
た半導体層の側面は前記絶縁層と接する第２の絶縁層に
よって囲まれ、この第２の絶縁層によって囲まれた半導
体層には所望の抵抗値を有する抵抗素子とともに、能動
素子が集積されているので、寄生容量の小さな抵抗素子
をプロセス工程数を増やすことなく形成して、コストダ
ウンを図ることが可能となる。また、形成する抵抗層の
プロセス変動要素を少なくして、抵抗値の制御を容易に
することが可能となる。さらに、抵抗層を形成する場
合、異物、欠陥などの障害の発生をなくして、歩留まり
を向上することが可能となる。

【００２３】以下、本発明について、図面を参照して実
施形態とともに詳細に説明する。

【００２４】なお、実施形態を説明するための全図にお
いて、同一機能を有するものは同一符号を付け、その繰
り返しの説明は省略する。

【００２５】

【発明の実施の形態】

（実施形態１）図１は本発明の実施形態１による抵抗素
子を示す平面図で、図２は図１のＡ−Ａ断面図である。
例えばＳｉ単結晶からなる厚さ約２００〜４００μｍの
支持基板１上には酸化膜（ＳｉＯ₂）などからなる厚さ
約０．２〜０．３μｍの絶縁層２を介在して、例えばＳ
ｉ単結晶からなる厚さ約０．１〜０．５μｍの半導体層
３が形成されたＳＯＩ（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ
Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板４が用いられて、半導
体層３の側面は絶縁層２と接する酸化膜などからなる厚
さ約０．１〜０．５μｍの第２の絶縁層５によって囲ま
れている。

【００２６】ＳＯＩ基板４は、周知の張り合わせ技術ま
たはＳＩＭＯＸ技術などによって製造されたものを用い
ることができる。また、第２の絶縁層５は、後述するよ
うに周知のＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏ
ｎ Ｏｆ Ｓｉｌｉｃｏｎ）分離技術、あるいはトレン
チ分離技術などによって形成することができる。

【００２７】第２の絶縁層５によって囲まれた半導体層
３は、後述するような不純物イオン注入法によって所望
の不純物がドーピングされて、所望の抵抗値（シート抵
抗値）を有する抵抗層３ａとして調整されている。

【００２８】抵抗層３ａとなる半導体層３及び第２の絶
縁層５上には酸化膜などからなる厚さ約０．５〜２．０
μｍの第３の絶縁層６が形成されていて、保護層として
働いている。抵抗層３ａの対向する端部の直上の位置の
第３の絶縁層６には一対のコンタクト孔７が形成され
て、これらコンタクト孔７からは抵抗層３ａの端部に接
続されたＡｌ、Ｗなどの端子８が引き出されている。こ
れによって、抵抗素子９が構成されている。

【００２９】このような構造の抵抗素子９によれば、Ｓ
ｉ単結晶などからなる支持基板１上に絶縁層２を介在し
て半導体層３が形成されたＳＯＩ基板４を用いて、半導
体層３に所望の抵抗値を有するように調整した抵抗層３
ａを形成するので、従来のように隣接する層間にはＰＮ
接合は形成されない。よって、寄生容量は極めて小さく
なる。また、半導体層３に形成される抵抗層３ａは後述
するような、不純物イオン注入法を適用することによ
り、容易に所望の抵抗値に調整することができる。

【００３０】次に、図３乃至図７を参照して、本実施形
態１による抵抗素子の製造方法を工程順に説明する。

【００３１】まず、図３に示すように、例えばＳｉ単結
晶からなる厚さ約２００〜４００μｍの支持基板１上に
酸化膜などからなる厚さ約０．２〜０．３μｍの絶縁層
２を介在して、例えばＳｉ単結晶からなる厚さ約０．１
〜０．５μｍの半導体層３が形成されたＳＯＩ基板４を
用意する。

【００３２】次に、図４に示すように、ＬＯＣＯＳ分離
技術を適用して、半導体層３の抵抗層を形成すべき領域
を例えば窒化膜（Ｓｉ₃Ｎ₄）からなる耐酸化性マスク１
０で覆った後、酸化処理を施してマスクされていない領
域を絶縁層２に達する酸化膜からなる第２の絶縁層５に
よって囲むようにする。

【００３３】続いて、図５に示すように、耐酸化性マス
ク１０を除去した後、第２の絶縁層５上にフォトレジス
トマスク１１を形成した後、矢印で示すように、Ｂ（硼
素）、Ｐ（燐）などの所望の不純物を周知のイオン注入
法によって半導体層３に注入して、この半導体層３を所
望の抵抗値（シート抵抗）を有する抵抗層３ａとして調
整する。イオン注入法は高精度でもって不純物のドーピ
ングが可能なので、半導体層３を所望の抵抗値を有する
抵抗層３ａに容易に調整することができる。

【００３４】次に、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａ
ｌ Ａｎｎｅａｌｉｎｇ）法などの適当な熱処理を施す
ことにより、イオン注入によって乱された半導体結晶を
回復させるとともに、注入した不純物を活性化させる。

【００３５】続いて、図６に示すように、抵抗層３ａ及
び第２の絶縁層５上に、ＣＶＤ法やＰＶＤ法によって例
えば酸化膜などからなる厚さ約０．５〜２．０μｍの第
３の絶縁層６を形成する。

【００３６】次に、図７に示すように、第３の絶縁層６
に対して周知のフォトリソグラフィ技術を適用して、抵
抗層３ａの端部に達する一対のコンタクト孔７を形成し
た後、Ａｌ、Ｗなどの導電膜を形成して各コンタクト孔
７に端子８を形成する。各端子８は抵抗層３ａの対向す
る端部にオーミックに接続して、図１及び図２に示した
ような抵抗素子９が製造される。

【００３７】図８乃至図１１は、トレンチ分離技術を利
用した他の製造方法を示している。

【００３８】まず、図８に示すように、ＳＯＩ基板４の
半導体層３の抵抗層を形成すべき領域をフォトレジスト
のような耐エッチング性マスク１７で覆った後、エッチ
ング処理を施して半導体層３を部分的に除去する。

【００３９】次に、図９に示すように、耐エッチング性
マスク１７を除去した後、フォトレジストマスク１１を
形成した後矢印で示すように、Ｂ（硼素）、Ｐ（燐）な
どの所望の不純物を周知のイオン注入法によって半導体
層３に注入して、この半導体層３を所望の抵抗値（シー
ト抵抗）を有する抵抗層３ａとして調整する。

【００４０】続いて、図１０に示すように、ＣＶＤ法、
ＰＶＤ法などによって例えば酸化膜などからなる厚さ約
０．５〜２．０μｍの第３の絶縁層６を形成して、抵抗
層３ａを覆う。

【００４１】次に、図１１に示すように、第３の絶縁層
６に対して周知のフォトリソグラフィ技術を適用して、
抵抗層３ａの端部に達する一対のコンタクト孔７を形成
した後、Ａｌ、Ｗなどの導電膜を形成して各コンタクト
孔７に端子８を形成することにより、図１及び図２に示
したような抵抗素子が製造される。

【００４２】以上のような実施形態１によれば次のよう
な効果が得られる。

【００４３】（１）支持基板１上に絶縁層２を介在して
形成された半導体層３の側面は前記絶縁層２と接する第
２の絶縁層５によって囲まれ、この半導体層３は所望の
抵抗値を有する抵抗層３ａとして調整されて、この抵抗
層３ａの対向する端部から一対の端子８が引き出されて
いるので、寄生容量の小さな抵抗素子をプロセス工程数
を増やすことなく形成して、コストダウンを図ることが
可能となる。

【００４４】（２）形成する抵抗層のプロセス変動要素
を少なくして、抵抗値の制御を容易にすることが可能と
なる。

【００４５】（３）抵抗層を形成する場合、異物、欠陥
などの障害の発生をなくして、歩留まりを向上すること
が可能となる。

【００４６】（実施形態２）図１２は本発明の実施形態
２による抵抗素子を示す平面図で、図１３は図１２のＡ
−Ａ断面図である。

【００４７】本実施形態２による抵抗素子９は、実施形
態１による抵抗素子に比べて、抵抗層３ａの各端子８が
引き出されている部分３ｂの抵抗値は、抵抗値３ａの他
の部分の抵抗値よりも低く設定されている構造を示して
いる。このように抵抗層３ａの部分３ｂの抵抗値を低く
するには、前記したような不純物イオン注入法を適用す
ることにより、容易に実現することができる。

【００４８】このような実施形態２によれば、実施形態
１と同様な効果が得られる他に、抵抗層３ａの各端子８
が引き出されている部分３ｂの抵抗値は、抵抗層３ａの
他の部分の抵抗値よりも低く設定されているので、端子
８のコンタクト抵抗が抵抗層３ａに比べて大きくなっ
て、抵抗値のばらつきが問題となるような場合でも、こ
の問題を解決できるという効果が得られる。

【００４９】（実施形態３）図１４は本発明の実施形態
３による半導体装置を示す平面図で、図１５は図１４の
Ａ−Ａ断面図である。

【００５０】本実施形態３による半導体装置は、第２の
絶縁層５によって囲まれた半導体層３には、所望の抵抗
値を有する抵抗層３ａとして調整された抵抗素子９とと
もに、能動素子としてのＭＯＳ型トランジスタ１２が集
積されている。

【００５１】すなわち、ＭＯＳ型トランシスタ１２は、
抵抗層３ａと同一導電型である第１導電型（例えばｐ
型）からなるソース領域１３及びドレイン領域１４を有
しており、さらに両領域１３、１４間には絶縁ゲート１
５を有しており、例えばドレイン領域１４と抵抗層３ａ
の一端部は直接に接続されて、オーミック接続されてい
る。そして、第３の絶縁層６に形成した一のコンタクト
孔７からはソース領域１３に接続された端子８が引き出
されるとともに、他のコンタクト孔７からは抵抗層３ａ
の他端部に接続された端子８が引き出されている。

【００５２】このような半導体装置を製造するにあたっ
ては、ＭＯＳ型トランシスタ１２のソース領域１３及び
ドレイン領域１４を形成するための不純物イオン注入工
程と、抵抗層３ａを形成するための不純物注入工程とを
同時に行うことが可能である。

【００５３】このような実施形態３によれば、実施形態
１と同様な効果が得られる他に、能動素子であるＭＯＳ
型トランジスタ１２と抵抗素子９とを集積する場合で
も、抵抗素子９とＭＯＳ型トランジスタ１２のドレイン
領域１４あるいはソース領域１３とを直接に接続するこ
とができるので、ＬＳＩのチップ面積を縮小することが
可能になるとともに、抵抗層３ａの上部の領域を利用し
て自由に配線層を形成できるという効果が得られる。

【００５４】（実施形態４）図１６は本発明の実施形態
４による半導体装置を示す断面図で、図１７は図１６の
Ａ−Ａ断面図である。

【００５５】本実施形態４による半導体装置は、実施形
態３による半導体装置に比べて、ＭＯＳ型トランジスタ
１２のドレイン領域１４と抵抗層３ａの一端部は直接で
はなく、Ｗ、Ｔｉなどの導電膜からなる低抵抗層１６を
介在して接続されている。

【００５６】このような実施形態４によれば、実施形態
１と同様な効果が得られる他に、ＭＯＳ型トランジスタ
１２のドレイン領域１４あるいはソース領域１３と抵抗
層３ａの一端部は直接ではなく、Ｗ、Ｔｉなどの導電膜
からなる低抵抗層１６を介在して接続されているので、
抵抗層３ａの導電型とドレイン領域１４あるいはソース
領域１３との導電型が異なる場合でも、または低抵抗接
続を行いたい場合でも、プロセス工程を簡略化して目的
を達成できるという効果が得られる。

【００５７】（実施形態５）図１８は本発明の実施形態
５による半導体装置を示す断面図で、図１９は図１８の
Ａ−Ａ断面図である。

【００５８】本実施形態５による半導体装置は、実施形
態４による半導体装置に比べて、低抵抗層１６をＭＯＳ
型トランジスタ１２のドレイン領域１４と抵抗層３ａの
一端部を直接に接続するためだけではなく、低抵抗層１
６を第２の絶縁層２上にも形成して、抵抗素子９を他の
素子とも低抵抗接続するようにした例を示している。

【００５９】このような実施形態５によれば、実施形態
１と同様な効果が得られる他に、抵抗素子９はＭＯＳ型
トランジスタ１２と同様に他の素子とも低抵抗層１６を
介在して接続されているので、複数の素子と低抵抗接続
が可能となるという効果が得られる。

【００６０】以上、本発明者によってなされた発明を、
前記実施形態に基づき具体的に説明したが、本発明は、
前記実施形態に限定されるものではなく、その要旨を逸
脱しない範囲において種々変更可能であることは勿論で
ある。

【００６１】例えば、前記実施形態では抵抗素子をＭＯ
Ｓ型トランジスタと接続する例で説明したが、これに限
らず、Ｃ−ＭＯＳ型トランジスタと接続することもで
き、これによって特に低消費電力化回路の実現が可能と
なる。

【００６２】また、抵抗素子を形成する半導体層の導電
型は特定の導電型に限ることなく、任意の不純物を用い
ることができる。

【００６３】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である抵抗素
子に適用した場合について説明したが、それに限定され
るものではない。本発明は、少なくとも半導体層に寄生
容量の少ない回路素子を形成することを条件とするもの
には適用できる。

【００６４】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。

【００６５】支持基板上に絶縁層を介在して形成された
半導体層の側面は前記絶縁層と接する第２の絶縁層によ
って囲まれ、この半導体層は所望の抵抗値を有する抵抗
層として調整されて、この抵抗層の対向する端部から一
対の端子が引き出されているので、寄生容量の小さな抵
抗素子をプロセス工程数を増やすことなく形成して、コ
ストダウンを図ることが可能となる。

【図面の簡単な説明】

【図１】本発明の実施形態１による抵抗素子を示す平面
図である。

【図２】図１のＡ−Ａ断面図である。

【図３】本発明の実施形態１による抵抗素子の一の製造
方法の一工程を示す断面図である。

【図４】本発明の実施形態１による抵抗素子の一の製造
方法の他の工程を示す断面図である。

【図５】本発明の実施形態１による抵抗素子の一の製造
方法のその他の工程を示す断面図である。

【図６】本発明の実施形態１による抵抗素子の一の製造
方法のその他の工程を示す断面図である。

【図７】本発明の実施形態１による抵抗素子の一の製造
方法のその他の工程を示す断面図である。

【図８】本発明の実施形態１による抵抗素子の他の製造
方法の一工程を示す断面図である。

【図９】本発明の実施形態１による抵抗素子の他の製造
方法の他の工程を示す断面図である。

【図１０】本発明の実施形態１による抵抗素子の他の製
造方法のその他の工程を示す断面図である。

【図１１】本発明の実施形態１による抵抗素子の他の製
造方法のその他の工程を示す断面図である。

【図１２】本発明の実施形態２による抵抗素子を示す平
面図である。

【図１３】図１２のＡ−Ａ断面図である。

【図１４】本発明の実施形態３による抵抗素子を示す平
面図である。

【図１５】図１４のＡ−Ａ断面図である。

【図１６】本発明の実施形態４による半導体装置を示す
平面図である。

【図１７】図１６のＡ−Ａ断面図である。

【図１８】本発明の実施形態５による半導体装置を示す
平面図である。

【図１９】図１８のＡ−Ａ断面図である。

【符号の説明】

１…支持基板、２…絶縁層、３…半導体層、３ａ…抵抗
層、３ｂ…抵抗層の他の部分よりも低い抵抗値に設定さ
れた部分、４…ＳＯＩ基板、５…第２の絶縁層、６…第
３の絶縁層、７…コンタクト孔、８…端子、９…抵抗素
子、１０…耐酸化性マスク、１１…フォトレジストマス
ク、１２…ＭＯＳ型トランジスタ、１３…ソース領域、
１４…ドレイン領域、１５…絶縁ゲート、１６…低抵抗
層、１７…耐エッチング性マスク。

Claims (8)

【特許請求の範囲】
1. 【請求項１】 支持基板上に絶縁層を介在して半導体層
   が形成され、この半導体層の側面は前記絶縁層と接する
   第２の絶縁層によって囲まれ、この第２の絶縁層によっ
   て囲まれた半導体層は所望の抵抗値を有する抵抗層とし
   て調整されて、この抵抗層の対向する端部から一対の端
   子が引き出されていることを特徴とする抵抗素子。
2. 【請求項２】 前記抵抗層の前記端子が引き出されてい
   る部分の抵抗値は、抵抗層の他の部分の抵抗値よりも低
   く設定されていることを特徴とする請求項１に記載の抵
   抗素子。
3. 【請求項３】 前記抵抗層が形成される前記半導体層
   は、Ｓｉ単結晶層からなることを特徴とする請求項１ま
   たは２に記載の抵抗素子。
4. 【請求項４】 支持基板上に絶縁層を介在して半導体層
   が形成されたＳＯＩ基板を用意する工程と、このＳＯＩ
   基板に選択的に前記絶縁層に達する第２の絶縁層を形成
   して前記半導体層の側面を第２の絶縁層によって囲む工
   程と、この第２の絶縁層によって囲まれた半導体層に所
   望の不純物イオンを注入して所望の抵抗値を有する抵抗
   層を形成する工程と、この抵抗層の対向する端部から一
   対の端子を引き出す工程とを含むことを特徴とする抵抗
   素子の製造方法。
5. 【請求項５】 支持基板上に絶縁層を介在して半導体層
   が形成され、この半導体層の側面は前記絶縁層と接する
   第２の絶縁層によって囲まれ、この第２の絶縁層によっ
   て囲まれた半導体層には所望の抵抗値を有する抵抗素子
   とともに、能動素子が集積されていることを特徴とする
   半導体装置。
6. 【請求項６】 前記能動素子はＭＩＳ型トランジスタか
   らなることを特徴とする請求項５に記載の半導体装置。
7. 【請求項７】 前記抵抗素子は前記ＭＩＳ型トランジス
   タのソースまたはドレイン領域と接続されていることを
   特徴とする請求項６に記載の半導体装置。
8. 【請求項８】 前記抵抗素子と前記ソースまたはドレイ
   ン領域とは、直接に、あるいは抵抗素子の抵抗値よりも
   低い抵抗層を介在して接続されていることを特徴とする
   請求項７に記載の半導体装置。