JPH06275803A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH06275803A JPH06275803A JP5058811A JP5881193A JPH06275803A JP H06275803 A JPH06275803 A JP H06275803A JP 5058811 A JP5058811 A JP 5058811A JP 5881193 A JP5881193 A JP 5881193A JP H06275803 A JPH06275803 A JP H06275803A
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- gate
- electrode
- diffusion layer
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 24
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 9
- 239000000758 substrate Substances 0.000 claims abstract description 60
- 238000009792 diffusion process Methods 0.000 claims abstract description 41
- 239000010409 thin film Substances 0.000 claims abstract description 27
- 230000005669 field effect Effects 0.000 claims abstract description 5
- 239000010410 layer Substances 0.000 claims description 69
- 239000010408 film Substances 0.000 claims description 62
- 239000011229 interlayer Substances 0.000 claims description 18
- 229910052751 metal Inorganic materials 0.000 claims description 7
- 239000002184 metal Substances 0.000 claims description 7
- 230000015572 biosynthetic process Effects 0.000 claims description 6
- 238000005530 etching Methods 0.000 claims description 5
- 238000002955 isolation Methods 0.000 claims description 3
- 239000012535 impurity Substances 0.000 claims description 2
- 238000000034 method Methods 0.000 abstract description 55
- 238000005498 polishing Methods 0.000 abstract description 17
- 238000002844 melting Methods 0.000 abstract description 3
- 230000008018 melting Effects 0.000 abstract description 3
- 206010037660 Pyrexia Diseases 0.000 abstract 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 14
- 229910052710 silicon Inorganic materials 0.000 description 14
- 239000010703 silicon Substances 0.000 description 14
- 238000010586 diagram Methods 0.000 description 11
- 229910052814 silicon oxide Inorganic materials 0.000 description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 10
- 239000000126 substance Substances 0.000 description 8
- 238000005229 chemical vapour deposition Methods 0.000 description 7
- 125000006850 spacer group Chemical group 0.000 description 6
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 5
- 229910052698 phosphorus Inorganic materials 0.000 description 5
- 239000011574 phosphorus Substances 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 238000010438 heat treatment Methods 0.000 description 4
- 239000013078 crystal Substances 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 125000003277 amino group Chemical group 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000005685 electric field effect Effects 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 229920002635 polyurethane Polymers 0.000 description 1
- 239000004814 polyurethane Substances 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
- 238000000927 vapour-phase epitaxy Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
- H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78651—Silicon transistors
- H01L29/78654—Monocrystalline silicon transistors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Manufacturing & Machinery (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【目的】薄膜ＳＯＩ構造を有し、高精細加工された配線
構造を有する高性能集積半導体装置とその製造方法を実
現することにある。 【構成】薄膜ＳＯＩ構造１００のＭＯＳＦＥＴにおい
て、電界効果を及ぼすゲ−ト電極５００と金属配線層６
１０が、チャネルとなる基板半導体層１００を挾むよう
に形成され、かつ、このゲ−ト電極５００に対して拡散
層電極２１０を自己整合的に形成した後、基板１００を
研磨することで薄膜ＳＯＩ構造を形成し、その後、ゲ−
ト電極５００と逆側に配線６１０をまとめて形成する。 【効果】基板貼り合わせや研磨後の後処理等を行うと
き、基板上は高融点及び低反応性の系になっているた
め、有効な高温処理ができ、また、配線工程は完全に平
坦化された基板上で行うことから、極めて微細な加工が
可能となる。
構造を有する高性能集積半導体装置とその製造方法を実
現することにある。 【構成】薄膜ＳＯＩ構造１００のＭＯＳＦＥＴにおい
て、電界効果を及ぼすゲ−ト電極５００と金属配線層６
１０が、チャネルとなる基板半導体層１００を挾むよう
に形成され、かつ、このゲ−ト電極５００に対して拡散
層電極２１０を自己整合的に形成した後、基板１００を
研磨することで薄膜ＳＯＩ構造を形成し、その後、ゲ−
ト電極５００と逆側に配線６１０をまとめて形成する。 【効果】基板貼り合わせや研磨後の後処理等を行うと
き、基板上は高融点及び低反応性の系になっているた
め、有効な高温処理ができ、また、配線工程は完全に平
坦化された基板上で行うことから、極めて微細な加工が
可能となる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置及びその製
造方法にかかわり、特に、高集積可能な微細化に適した
ＳＯＩ構造を有する集積半導体装置及びその製造方法に
関する。
造方法にかかわり、特に、高集積可能な微細化に適した
ＳＯＩ構造を有する集積半導体装置及びその製造方法に
関する。
【０００２】
【従来の技術】シリコン半導体を用いたＭＯＳＦＥＴで
基板電極を持たないＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ ｉ
ｎｓｕｌａｔｏｒ）構造は、拡散層の寄生容量が少ない
ため、ＭＯＳＦＥＴとして高性能を示すことが知られて
いる。なかでも、チャネルとなる半導体基板をゲートの
電界効果により形成される空乏層幅より薄くした薄膜Ｓ
ＯＩ構造（通常約１００ｎｍ以下程度）では、キャリア
の移動度が向上することが知られている。そのため、薄
膜ＳＯＩ上にＭＯＳＦＥＴを形成することが強く求めら
れている。
基板電極を持たないＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ ｉ
ｎｓｕｌａｔｏｒ）構造は、拡散層の寄生容量が少ない
ため、ＭＯＳＦＥＴとして高性能を示すことが知られて
いる。なかでも、チャネルとなる半導体基板をゲートの
電界効果により形成される空乏層幅より薄くした薄膜Ｓ
ＯＩ構造（通常約１００ｎｍ以下程度）では、キャリア
の移動度が向上することが知られている。そのため、薄
膜ＳＯＩ上にＭＯＳＦＥＴを形成することが強く求めら
れている。
【０００３】図３に薄膜ＳＯＩ上にＭＯＳＦＥＴを形成
した従来の代表的な構造例を示す。基板１２０上に酸化
膜９２０があり、さらに、その上に単結晶シリコン層１
００がある。この単結晶部１００がＳＯＩ領域となる。
ＳＯＩ上にシリコン酸化膜によりゲート絶縁膜９３０が
形成され、このゲート絶縁膜９３０を介して電界効果を
及ぼすゲート５０５が形成されている。また、ゲート５
０５をマスクとしてイオン打ち込み法により、ソース、
ドレイン電極２１０が形成される。これらの電極に対し
て金属配線６１０が配置されている。
した従来の代表的な構造例を示す。基板１２０上に酸化
膜９２０があり、さらに、その上に単結晶シリコン層１
００がある。この単結晶部１００がＳＯＩ領域となる。
ＳＯＩ上にシリコン酸化膜によりゲート絶縁膜９３０が
形成され、このゲート絶縁膜９３０を介して電界効果を
及ぼすゲート５０５が形成されている。また、ゲート５
０５をマスクとしてイオン打ち込み法により、ソース、
ドレイン電極２１０が形成される。これらの電極に対し
て金属配線６１０が配置されている。
【０００４】この構造を得るために、従来の薄膜ＳＯＩ
の形成法として、酸素のイオン打ち込みを用いた方法
（ＳＩＭＯＸ：Ｓｅｐａｒａｔｉｏｎ ｂｙ ＩＭｐｌ
ａｎｔａｔｅｄ ＯＸｙｇｅｎ）や、貼りあわせてＳＯ
Ｉを形成する方法（貼り合わせ法）、熱酸化により形成
する方法、多結晶シリコンを熱処理等により融解させ再
結晶させる方法等が知られている。
の形成法として、酸素のイオン打ち込みを用いた方法
（ＳＩＭＯＸ：Ｓｅｐａｒａｔｉｏｎ ｂｙ ＩＭｐｌ
ａｎｔａｔｅｄ ＯＸｙｇｅｎ）や、貼りあわせてＳＯ
Ｉを形成する方法（貼り合わせ法）、熱酸化により形成
する方法、多結晶シリコンを熱処理等により融解させ再
結晶させる方法等が知られている。
【０００５】なかでも、貼り合わせ法は、引上げ法等の
通常のウェハ形成プロセスにより形成された良好な結晶
を用いることができるため重要なものである。しかし、
貼り合わせたＳＯＩウェハでは、薄膜化するためにウェ
ハを削りとることで薄くする必要があるが、このときの
研磨バラツキが一つの課題になってきている。
通常のウェハ形成プロセスにより形成された良好な結晶
を用いることができるため重要なものである。しかし、
貼り合わせたＳＯＩウェハでは、薄膜化するためにウェ
ハを削りとることで薄くする必要があるが、このときの
研磨バラツキが一つの課題になってきている。
【０００６】これに対してＳＯＩ膜厚を揃えるため、基
板に部分的に厚い酸化膜を成長させ、酸化膜とシリコン
間にエッチング速度に差をもった、化学機械的研磨法が
注目されている。この研磨法によるデバイス形成技術に
関連するものとして、例えば、１９９１年第３８回平成
３年春季応用物理学関係連合講演会講演予稿集６７０頁
３０ａ−Ｔ−６等が挙げられる。
板に部分的に厚い酸化膜を成長させ、酸化膜とシリコン
間にエッチング速度に差をもった、化学機械的研磨法が
注目されている。この研磨法によるデバイス形成技術に
関連するものとして、例えば、１９９１年第３８回平成
３年春季応用物理学関係連合講演会講演予稿集６７０頁
３０ａ−Ｔ−６等が挙げられる。
【０００７】
【発明が解決しようとする課題】上記従来技術の貼り合
わせ法により図３の薄膜ＳＯＩ構造を得るには、次の二
つの研磨法のいずれかにより基板の薄膜化が行われる。 （１）単結晶Ｓｉ基板１００上に、予め素子として必要
なゲート絶縁膜９３０やゲート５０５、拡散層２１０及
び配線６１０等を形成してデバイス化する、さらには必
要な配線を形成した後に、基板裏面より研磨して薄膜化
する、（２）基板１００に選択的にフィールド酸化膜９
１０のみを形成した段階で、基板裏面より研磨して薄膜
化する。この薄膜化された薄膜ＳＯＩ領域にその後の工
程で素子や配線を形成するというものである。
わせ法により図３の薄膜ＳＯＩ構造を得るには、次の二
つの研磨法のいずれかにより基板の薄膜化が行われる。 （１）単結晶Ｓｉ基板１００上に、予め素子として必要
なゲート絶縁膜９３０やゲート５０５、拡散層２１０及
び配線６１０等を形成してデバイス化する、さらには必
要な配線を形成した後に、基板裏面より研磨して薄膜化
する、（２）基板１００に選択的にフィールド酸化膜９
１０のみを形成した段階で、基板裏面より研磨して薄膜
化する。この薄膜化された薄膜ＳＯＩ領域にその後の工
程で素子や配線を形成するというものである。
【０００８】しかしながら（１）の基板を研磨により薄
膜化する前に、予め素子化及び配線形成工程を行う方法
においては、例えば低抵抗金属配線は一般に低融点を持
つこと、また、シリコンとの接触面では、低温でシリサ
イド反応等の化学反応を引き起こすこと等から、素子化
及び配線形成工程後には高温のプロセスを用いることが
できず、良質のシリコン酸化膜の形成等が出来ないとい
う問題があった。
膜化する前に、予め素子化及び配線形成工程を行う方法
においては、例えば低抵抗金属配線は一般に低融点を持
つこと、また、シリコンとの接触面では、低温でシリサ
イド反応等の化学反応を引き起こすこと等から、素子化
及び配線形成工程後には高温のプロセスを用いることが
できず、良質のシリコン酸化膜の形成等が出来ないとい
う問題があった。
【０００９】また、（２）の基板を研磨により予め薄膜
化した後に、素子化及び配線形成を行う方法において
は、素子化時に基板表面の凹凸段差、特にゲート周辺の
段差は避けられず、配線形成工程において、このゲート
段差上での配線層を形成することが必要であり、微細加
工上大きな問題となってきている。
化した後に、素子化及び配線形成を行う方法において
は、素子化時に基板表面の凹凸段差、特にゲート周辺の
段差は避けられず、配線形成工程において、このゲート
段差上での配線層を形成することが必要であり、微細加
工上大きな問題となってきている。
【００１０】したがって、本発明の目的は上記従来の貼
り合わせ薄膜ＳＯＩ構造の問題点を解消することにあ
り、第１の目的は新規な構造をとることにより、良好な
デバイス特性を持った低抵抗金属配線された半導体装置
を提供することにあり、第２の目的は配線時には下地が
平坦化され、高精度の微細配線加工が可能な改良された
製造方法を提供することにある。
り合わせ薄膜ＳＯＩ構造の問題点を解消することにあ
り、第１の目的は新規な構造をとることにより、良好な
デバイス特性を持った低抵抗金属配線された半導体装置
を提供することにあり、第２の目的は配線時には下地が
平坦化され、高精度の微細配線加工が可能な改良された
製造方法を提供することにある。
【００１１】
【課題を解決するための手段】上記目的は、以下に詳述
する構成によって達成される。すなわち、従来デバイス
構造では、図３に示したように薄膜ＳＯＩ基板１００の
同一面上にゲート５０５及び配線層６１０が形成されて
いたのに対し、本発明では、例えば図１にその断面構造
例を示すように、ゲート電極５００と配線層６１０が、
第１基板となる薄膜ＳＯＩ基板１００の異なる面上にそ
れぞれ配設される。すなわち、ゲート５００、ＳＯＩ基
板１００、配線層６１０の順に重なる構造を、埋め込み
ゲート電極５００に自己整合的に拡散層電極２１０を形
成した後に、層間膜９２０を介して第２基板１２０を貼
り合わせ、しかる後、第１基板の裏面を研磨加工し、薄
膜ＳＯＩ領域１００を形成してから配線層６１０を形成
するプロセスにより実現することで達成される。
する構成によって達成される。すなわち、従来デバイス
構造では、図３に示したように薄膜ＳＯＩ基板１００の
同一面上にゲート５０５及び配線層６１０が形成されて
いたのに対し、本発明では、例えば図１にその断面構造
例を示すように、ゲート電極５００と配線層６１０が、
第１基板となる薄膜ＳＯＩ基板１００の異なる面上にそ
れぞれ配設される。すなわち、ゲート５００、ＳＯＩ基
板１００、配線層６１０の順に重なる構造を、埋め込み
ゲート電極５００に自己整合的に拡散層電極２１０を形
成した後に、層間膜９２０を介して第２基板１２０を貼
り合わせ、しかる後、第１基板の裏面を研磨加工し、薄
膜ＳＯＩ領域１００を形成してから配線層６１０を形成
するプロセスにより実現することで達成される。
【００１２】
【作用】図１の断面構造例及び図２の平面マスクパター
ン図を用いて、構造及び製法上の特徴点について説明す
る。本発明構造において、まず第１基板となるＳＯＩ基
板１００の上にゲート絶縁膜９３０を形成し、さらに多
結晶シリコンによりゲート５００を形成し、側面に保護
酸化膜スペーサ９２５を形成後、このゲート５００およ
びスペーサ９２５をマスクにイオン打ち込みすること
で、拡散層電極２１０を形成している。そのため、ゲー
ト５００とソース、ドレイン電極２１０は自己整合的に
形成されるため、オーバーラップする領域はほぼ無くす
ことができる。その後、シリコン酸化膜系の層間絶縁膜
９２０を用いて第２基板１２０と貼り合わせ、第１基板
となるＳＯＩ基板１００の裏面研磨を行う。
ン図を用いて、構造及び製法上の特徴点について説明す
る。本発明構造において、まず第１基板となるＳＯＩ基
板１００の上にゲート絶縁膜９３０を形成し、さらに多
結晶シリコンによりゲート５００を形成し、側面に保護
酸化膜スペーサ９２５を形成後、このゲート５００およ
びスペーサ９２５をマスクにイオン打ち込みすること
で、拡散層電極２１０を形成している。そのため、ゲー
ト５００とソース、ドレイン電極２１０は自己整合的に
形成されるため、オーバーラップする領域はほぼ無くす
ことができる。その後、シリコン酸化膜系の層間絶縁膜
９２０を用いて第２基板１２０と貼り合わせ、第１基板
となるＳＯＩ基板１００の裏面研磨を行う。
【００１３】ここまでの工程では、いわゆる金属配線工
程が無いことから、必要な熱処理を行うことができる。
また、この後の金属配線工程において、下地はコンタク
トホールを除き平坦になっているため、極めて微細な配
線層６１０を容易に形成することができる。
程が無いことから、必要な熱処理を行うことができる。
また、この後の金属配線工程において、下地はコンタク
トホールを除き平坦になっているため、極めて微細な配
線層６１０を容易に形成することができる。
【００１４】さらに本発明の目的を達成するためのその
他の構成及び作用の詳細については、以下の実施例の項
にてより具体的に明らかとなるであろう。
他の構成及び作用の詳細については、以下の実施例の項
にてより具体的に明らかとなるであろう。
【００１５】
【実施例】以下、本発明の一実施例を図面に基づいて説
明する。 〈実施例１〉先に図１、図２で示した本発明の一実施例
となる薄膜ＳＯＩ構造の実現方法について、図４〜図１
４の断面工程図を用いて順次説明する。なお、これらい
ずれの断面工程図も、図１の場合と同様に図２に示した
平面マスクパターン図のＡ−Ｂ断面における特徴を示し
ている。
明する。 〈実施例１〉先に図１、図２で示した本発明の一実施例
となる薄膜ＳＯＩ構造の実現方法について、図４〜図１
４の断面工程図を用いて順次説明する。なお、これらい
ずれの断面工程図も、図１の場合と同様に図２に示した
平面マスクパターン図のＡ−Ｂ断面における特徴を示し
ている。
【００１６】（１）図４の工程：第１基板となるＰ型シ
リコン単結晶基板１００上に既知の選択酸化法（ＬＯＣ
ＯＳ法）により、素子分離領域に厚さ２５０ｎｍのフィ
ールド酸化膜９１０を形成する。
リコン単結晶基板１００上に既知の選択酸化法（ＬＯＣ
ＯＳ法）により、素子分離領域に厚さ２５０ｎｍのフィ
ールド酸化膜９１０を形成する。
【００１７】（２）図５の工程：上記基板１００を熱酸
化することで、フィールド酸化膜９１０が覆っていない
アクティブ領域上で７ｎｍの酸化膜を形成する。この膜
は後でゲート絶縁膜９３０となる。基板全面にボロンを
１０ｋｅＶの加速電圧で、５×１０12ｃｍ~2のドーズ量
でイオン打ち込みし、トランジスタ閾値の設定（導電形
をｐ形化する）を行なう。
化することで、フィールド酸化膜９１０が覆っていない
アクティブ領域上で７ｎｍの酸化膜を形成する。この膜
は後でゲート絶縁膜９３０となる。基板全面にボロンを
１０ｋｅＶの加速電圧で、５×１０12ｃｍ~2のドーズ量
でイオン打ち込みし、トランジスタ閾値の設定（導電形
をｐ形化する）を行なう。
【００１８】次いで５×１０20ｃｍ~3のリンを含んだ多
結晶シリコン５０２を気相成長法（ＣＶＤ法）により１
５０ｎｍ堆積し、さらにその上にシリコン酸化膜９２４
をＣＶＤ法により１５０ｎｍ堆積する。既知のホトレジ
スト法を用いたパターニング処理によりシリコン酸化膜
９２４および多結晶シリコン５０２を加工し、ゲート５
００を形成する。
結晶シリコン５０２を気相成長法（ＣＶＤ法）により１
５０ｎｍ堆積し、さらにその上にシリコン酸化膜９２４
をＣＶＤ法により１５０ｎｍ堆積する。既知のホトレジ
スト法を用いたパターニング処理によりシリコン酸化膜
９２４および多結晶シリコン５０２を加工し、ゲート５
００を形成する。
【００１９】（３）図６の工程：ＣＶＤ法によりシリコ
ン酸化膜９２５を１００ｎｍ堆積した後、異方的にエッ
チングすることで、ゲート５００側面にシリコン酸化物
スペーサ９２５を形成する。砒素を２５ｋｅＶの加速電
圧で、５×１０15ｃｍ~2のドーズ量でゲート５００及び
スペーサ９２５をマスクにイオン打ち込みし拡散層電極
２１０（ｎ形拡散層とする）を形成する。このとき打ち
込み直後においては、ゲート５００端部と拡散層２１０
端部はスペーサ９２５の厚さ相当分（約１００ｎｍ）離
れオフセットさせる。これにより未だデバイスとしての
配線層はないが、ｎチャネルＭＯＳＦＥＴとして必要な
拡散層電極２１０によるソース、ドレインとゲート５０
０とからなる基本構造が形成されたことになる。
ン酸化膜９２５を１００ｎｍ堆積した後、異方的にエッ
チングすることで、ゲート５００側面にシリコン酸化物
スペーサ９２５を形成する。砒素を２５ｋｅＶの加速電
圧で、５×１０15ｃｍ~2のドーズ量でゲート５００及び
スペーサ９２５をマスクにイオン打ち込みし拡散層電極
２１０（ｎ形拡散層とする）を形成する。このとき打ち
込み直後においては、ゲート５００端部と拡散層２１０
端部はスペーサ９２５の厚さ相当分（約１００ｎｍ）離
れオフセットさせる。これにより未だデバイスとしての
配線層はないが、ｎチャネルＭＯＳＦＥＴとして必要な
拡散層電極２１０によるソース、ドレインとゲート５０
０とからなる基本構造が形成されたことになる。
【００２０】（４）図７の工程：ＣＶＤ法により５０ｎ
ｍのシリコン酸化膜（図中省略）を堆積後、ボロンをド
ープしたリンガラス（ＢＰＳＧ）９２０を５００ｎｍ堆
積し、９００℃のアニールをすることで、ＢＰＳＧをフ
ローさせて表面を平坦化し、ゲート５００をＢＰＳＧ
（後の工程で層間膜となる）９２０で埋め込む。なお、
この工程のアニールで図７に示した拡散層２１０は横方
向に拡散し、オフセットは解消される。
ｍのシリコン酸化膜（図中省略）を堆積後、ボロンをド
ープしたリンガラス（ＢＰＳＧ）９２０を５００ｎｍ堆
積し、９００℃のアニールをすることで、ＢＰＳＧをフ
ローさせて表面を平坦化し、ゲート５００をＢＰＳＧ
（後の工程で層間膜となる）９２０で埋め込む。なお、
この工程のアニールで図７に示した拡散層２１０は横方
向に拡散し、オフセットは解消される。
【００２１】（５）図８の工程：表面を平坦に磨いた第
２シリコン基板１２０を、上記基板１００の表面に形成
されたＢＰＳＧ膜９２０に押し付け、８００℃、３０分
の窒素雰囲気中で熱処理することにより両基板を貼り合
わせる。なお、この図面から以降は基板１００の上下方
向が反転する。
２シリコン基板１２０を、上記基板１００の表面に形成
されたＢＰＳＧ膜９２０に押し付け、８００℃、３０分
の窒素雰囲気中で熱処理することにより両基板を貼り合
わせる。なお、この図面から以降は基板１００の上下方
向が反転する。
【００２２】（６）図９の工程：ポリウレタン研磨板と
有機アミノ系を用いた周知の化学機械的研磨法により、
シリコン基板１００を裏面よりエッチングする。この系
における化学機械的研磨は、シリコンとシリコン酸化膜
によりエッチングスピードが異なる。そのため、フィー
ルド酸化膜９１０が露出した時点でエッチングが停止さ
れる。この時シリコン基板１００は、フィールド酸化膜
９１０の基板内に成長した厚さ１１０ｎｍに薄膜化され
る。この時、同時に拡散層電極２１０の厚さも残したシ
リコン基板１００の膜厚まで薄く形成される。実際に
は、拡散層電極２１０を含むシリコン基板１００の表面
は、フィールド酸化膜９１０の表面よりもわずかに低く
エッチングされＳＯＩ構造の薄膜化に有効であった。
有機アミノ系を用いた周知の化学機械的研磨法により、
シリコン基板１００を裏面よりエッチングする。この系
における化学機械的研磨は、シリコンとシリコン酸化膜
によりエッチングスピードが異なる。そのため、フィー
ルド酸化膜９１０が露出した時点でエッチングが停止さ
れる。この時シリコン基板１００は、フィールド酸化膜
９１０の基板内に成長した厚さ１１０ｎｍに薄膜化され
る。この時、同時に拡散層電極２１０の厚さも残したシ
リコン基板１００の膜厚まで薄く形成される。実際に
は、拡散層電極２１０を含むシリコン基板１００の表面
は、フィールド酸化膜９１０の表面よりもわずかに低く
エッチングされＳＯＩ構造の薄膜化に有効であった。
【００２３】（７）図１０の工程：上記基板表面に熱酸
化膜を２０ｎｍ形成後、フッ酸により２０ｎｍの酸化膜
をエッチングすることで表面のダメージ層を除去したの
ち、再び熱酸化膜２０ｎｍ（図中省略）を形成する。次
いでＣＶＤ法によりシリコン酸化膜層９４０（後工程で
層間膜となる）を２００ｎｍ堆積する。この時、層間膜
９４０の下地は上記化学機械的研磨により平坦になって
いるため、層間膜９４０表面も基板内で完全に平坦に形
成することができる。また、図７に示した拡散層２１０
へのドーピング後の層間膜９２０の形成、さらには図８
に示した貼合せ工程等の熱処理により、拡散層端は横方
向の拡散により、ゲート端部に達するため、余計な寄生
抵抗をもつことはない。
化膜を２０ｎｍ形成後、フッ酸により２０ｎｍの酸化膜
をエッチングすることで表面のダメージ層を除去したの
ち、再び熱酸化膜２０ｎｍ（図中省略）を形成する。次
いでＣＶＤ法によりシリコン酸化膜層９４０（後工程で
層間膜となる）を２００ｎｍ堆積する。この時、層間膜
９４０の下地は上記化学機械的研磨により平坦になって
いるため、層間膜９４０表面も基板内で完全に平坦に形
成することができる。また、図７に示した拡散層２１０
へのドーピング後の層間膜９２０の形成、さらには図８
に示した貼合せ工程等の熱処理により、拡散層端は横方
向の拡散により、ゲート端部に達するため、余計な寄生
抵抗をもつことはない。
【００２４】（８）図１１の工程：層間膜９４０に配線
用のコンタクト７１０を開口する。なお、７１０ａはソ
ース、ドレイン２１０接続用、７１０ｂはゲート５００
接続用のコンタクトとなる。ゲート５００へのコンタク
ト７１０ｂは、素子分離領域上でフィールド酸化膜９１
０を通して形成する。この時ゲート５００へのコンタク
ト７１０ｂの深さが拡散層２１０のコンタクト７１０ａ
の深さと異なるため、別々にパターニングして加工する
こともできる。
用のコンタクト７１０を開口する。なお、７１０ａはソ
ース、ドレイン２１０接続用、７１０ｂはゲート５００
接続用のコンタクトとなる。ゲート５００へのコンタク
ト７１０ｂは、素子分離領域上でフィールド酸化膜９１
０を通して形成する。この時ゲート５００へのコンタク
ト７１０ｂの深さが拡散層２１０のコンタクト７１０ａ
の深さと異なるため、別々にパターニングして加工する
こともできる。
【００２５】（９）図１２の工程：スパッタ法によりタ
ングステンを２００ｎｍ堆積、パターニングすることで
第１配線６１０を形成する。
ングステンを２００ｎｍ堆積、パターニングすることで
第１配線６１０を形成する。
【００２６】（１０）図１３の工程：リンガラス（ＰＳ
Ｇ）及び無機系塗布材（ＳＯＧ）により厚さ４００ｎｍ
の層間膜９５０を形成し、配線６１０へのコンタクト７
１０ｃを開口する。
Ｇ）及び無機系塗布材（ＳＯＧ）により厚さ４００ｎｍ
の層間膜９５０を形成し、配線６１０へのコンタクト７
１０ｃを開口する。
【００２７】（１１）図１４の工程：ＣＶＤ法によりチ
タンナイトライド６２０ａを５０ｎｍ堆積後、スパッタ
法によりアルミニウム６２０ｂを５００ｎｍ被着し、パ
ターニングすることで第２配線６２０を形成した。これ
により図１に示した薄膜ＳＯＩ構造にＭＯＳＦＥＴを実
現した半導体装置を得ることができた。なお、この例で
はｎチャネルＭＯＳＦＥＴの素子構造を示したが、導電
形をこの逆タイプにすればｐチャネルＭＯＳＦＥＴの素
子構造とすることは勿論のこと、これら両素子を同一平
面に形成すれば容易にＣＭＯＳＦＥＴが実現できる。
タンナイトライド６２０ａを５０ｎｍ堆積後、スパッタ
法によりアルミニウム６２０ｂを５００ｎｍ被着し、パ
ターニングすることで第２配線６２０を形成した。これ
により図１に示した薄膜ＳＯＩ構造にＭＯＳＦＥＴを実
現した半導体装置を得ることができた。なお、この例で
はｎチャネルＭＯＳＦＥＴの素子構造を示したが、導電
形をこの逆タイプにすればｐチャネルＭＯＳＦＥＴの素
子構造とすることは勿論のこと、これら両素子を同一平
面に形成すれば容易にＣＭＯＳＦＥＴが実現できる。
【００２８】〈実施例２〉図１５及び図１６は他の実施
例を示すもので、ＭＯＳＦＥＴの基本構成は実施例１と
同様であるが、層間膜９４０上のゲート配線６１５のレ
イアウトを変更した構成例を示したものである。すなわ
ち、図１５は断面構造、図１６はマスクパターンの平面
配置図であり、図１５は図１６のＡ−Ｂ断面を示したも
のである。
例を示すもので、ＭＯＳＦＥＴの基本構成は実施例１と
同様であるが、層間膜９４０上のゲート配線６１５のレ
イアウトを変更した構成例を示したものである。すなわ
ち、図１５は断面構造、図１６はマスクパターンの平面
配置図であり、図１５は図１６のＡ−Ｂ断面を示したも
のである。
【００２９】図示のようにゲート配線６１５を、ゲート
５００と層間膜９４０を介して空間的に重なるように配
置し、５００及び６１５でチャネルとなる半導体基板１
００を挾む構造を形成することができる。この時、配線
６１５は厚い層間膜９４０上にあるため、寄生容量の増
大は小さく、また、ゲート配線６１５は金属配線（この
例ではＷ）のため抵抗も極めて小さくすることができる
ため、電気的な信号伝達の遅れが少なくできる。さら
に、ゲート配線６１５はゲート５００と同電位のため、
チャネル制御性を向上させることができるという効果を
有している。
５００と層間膜９４０を介して空間的に重なるように配
置し、５００及び６１５でチャネルとなる半導体基板１
００を挾む構造を形成することができる。この時、配線
６１５は厚い層間膜９４０上にあるため、寄生容量の増
大は小さく、また、ゲート配線６１５は金属配線（この
例ではＷ）のため抵抗も極めて小さくすることができる
ため、電気的な信号伝達の遅れが少なくできる。さら
に、ゲート配線６１５はゲート５００と同電位のため、
チャネル制御性を向上させることができるという効果を
有している。
【００３０】〈実施例３〉図１７は更に異なる他の実施
例を示すもので、ソース電極配線６１０ｓをＳＯＩ領域
１００のチャネル部に被せることで、ドレイン耐圧を向
上させた、高耐圧トランジスタを形成することができ
る。すなわち、この構造ではドレイン拡散電極２１０ｄ
の端部が、ゲート５００の端部にまで達せず分離され、
オフセットを形成しているが、ソース電極配線６１０ｓ
がドレイン拡散電極２１０ｄの端部上にまで伸びてきて
いるためこの配線部分がゲートの役割を果たしている。
例を示すもので、ソース電極配線６１０ｓをＳＯＩ領域
１００のチャネル部に被せることで、ドレイン耐圧を向
上させた、高耐圧トランジスタを形成することができ
る。すなわち、この構造ではドレイン拡散電極２１０ｄ
の端部が、ゲート５００の端部にまで達せず分離され、
オフセットを形成しているが、ソース電極配線６１０ｓ
がドレイン拡散電極２１０ｄの端部上にまで伸びてきて
いるためこの配線部分がゲートの役割を果たしている。
【００３１】〈実施例４〉図１８、図１９は更に異なる
他の実施例を示すもので、実施例１の図５工程に該当す
るゲート５００の形成工程の変形例を示すものである。
すなわち、図１８はゲートの形成工程を示す断面図であ
り、図１９は同じく実施例１の図１２に該当する配線層
６１０の形成工程を示す断面図である。
他の実施例を示すもので、実施例１の図５工程に該当す
るゲート５００の形成工程の変形例を示すものである。
すなわち、図１８はゲートの形成工程を示す断面図であ
り、図１９は同じく実施例１の図１２に該当する配線層
６１０の形成工程を示す断面図である。
【００３２】図１８から明らかなように、この例の特徴
はゲート５００へのコンタクトの一部をゲート形成時に
形成してしまうものである。つまり、ゲート電極材を堆
積する前に、フィールド酸化膜９１０にコンタクト７１
０ｇを開口する。この方式では、コンタクト７１０ｇ開
口時にゲート５００の接続部５０３も拡散層２１０と同
じ深さとなることから容易に加工することができる。な
お、この段階では拡散層２１０は未だ形成されていない
が図中には形成予定領域２１０を参考までに表示した。
この後、実施例１の図６〜図１１及び図１２工程と同様
の工程を経て図１９に示す構造の配線層６１０を得た。
図１９から明らかなように、層間膜９４０の形成工程、
コンタクト開口工程及び配線層６１０の形成工程のいず
れもが平坦な下地をベースにしているため、配線層６１
０のパターニングは極めて高精度に行うことができる。
はゲート５００へのコンタクトの一部をゲート形成時に
形成してしまうものである。つまり、ゲート電極材を堆
積する前に、フィールド酸化膜９１０にコンタクト７１
０ｇを開口する。この方式では、コンタクト７１０ｇ開
口時にゲート５００の接続部５０３も拡散層２１０と同
じ深さとなることから容易に加工することができる。な
お、この段階では拡散層２１０は未だ形成されていない
が図中には形成予定領域２１０を参考までに表示した。
この後、実施例１の図６〜図１１及び図１２工程と同様
の工程を経て図１９に示す構造の配線層６１０を得た。
図１９から明らかなように、層間膜９４０の形成工程、
コンタクト開口工程及び配線層６１０の形成工程のいず
れもが平坦な下地をベースにしているため、配線層６１
０のパターニングは極めて高精度に行うことができる。
【００３３】〈実施例５〉図２０は更に異なる他の実施
例を示すもので、ゲート５００と同様に配線補助パッド
２３０を層間膜９２０内に埋め込み、必要な配線層６１
０を実施例１と同様にゲート５００と反対の薄膜ＳＯＩ
構造１００の面上に配設したものである。
例を示すもので、ゲート５００と同様に配線補助パッド
２３０を層間膜９２０内に埋め込み、必要な配線層６１
０を実施例１と同様にゲート５００と反対の薄膜ＳＯＩ
構造１００の面上に配設したものである。
【００３４】実施例１の図６工程と同様の工程を経てゲ
ート５００及びスペーサ９２５形成後、多結晶シリコン
をＣＶＤ法により、１５０ｎｍ堆積し拡散層電極２１０
上に補助パッド層２３０を形成することができる。補助
パッド層２３０により、拡散層２１０の抵抗を低減する
ことができる。
ート５００及びスペーサ９２５形成後、多結晶シリコン
をＣＶＤ法により、１５０ｎｍ堆積し拡散層電極２１０
上に補助パッド層２３０を形成することができる。補助
パッド層２３０により、拡散層２１０の抵抗を低減する
ことができる。
【００３５】また、配線６１０とのコンタクト加工にお
いても、ＳＯＩ構造となる薄いシリコン半導体基板１０
０のみに比べ膜厚が大きいため容易に行うことができ
る。また、図２０の右側の拡散層２１０ｄ（ドレイン）
にも示したように、補助パッド層２３０は、拡散層２１
０ｄを実効的に引き出す配線的な効果をも得ることがで
きる。このため、フィールド上に引きあげ、フィールド
酸化膜９１０を通したコンタクトを形成することで、配
線６１０と拡散層２１０ｄとを補助パッド層２３０を介
してコンタクトさせることができる。ここでは、説明の
ため、拡散層２１０ｄから離れた位置にコンタクトを形
成した例で示したが、拡散層２１０及びフィールド両領
域に跨るコンタクト配置がとれる。そのため、これまで
コンタクトと拡散層パターンとの合わせ余裕をとるため
用いることの出来なかった小さな拡散層を実現すること
ができる。
いても、ＳＯＩ構造となる薄いシリコン半導体基板１０
０のみに比べ膜厚が大きいため容易に行うことができ
る。また、図２０の右側の拡散層２１０ｄ（ドレイン）
にも示したように、補助パッド層２３０は、拡散層２１
０ｄを実効的に引き出す配線的な効果をも得ることがで
きる。このため、フィールド上に引きあげ、フィールド
酸化膜９１０を通したコンタクトを形成することで、配
線６１０と拡散層２１０ｄとを補助パッド層２３０を介
してコンタクトさせることができる。ここでは、説明の
ため、拡散層２１０ｄから離れた位置にコンタクトを形
成した例で示したが、拡散層２１０及びフィールド両領
域に跨るコンタクト配置がとれる。そのため、これまで
コンタクトと拡散層パターンとの合わせ余裕をとるため
用いることの出来なかった小さな拡散層を実現すること
ができる。
【００３６】また、この方式では、補助パッド２３０の
大きさを決めることで、同じ拡散層長（Ｌ’）のパター
ンで様々な、ゲート長をもつＭＯＳＦＥＴの集積ができ
るようになる。例えば、図２１に平面マスクパターン図
を示したように、同じアクティブパターン（薄膜ＳＯＩ
構造１００）で異なるゲート長ＧＬ1、ＧＬ2を有する２
素子のＭＯＳＦＥＴを形成することができる。化学機械
的研磨では、フィールド酸化膜９１０をストッパとして
エッチングを停止させるため、大きなアクティブ領域、
即ち、フィールド酸化膜９１０から遠いシリコン領域が
あると、オーバーエッチングされ易い。しかし、この方
式ではコンタクトサイズやゲート長の違うデバイスでも
アクティブ領域１００の短辺の長さを揃えることがで
き、均一な状態で化学機械的研磨を行うことができる。
勿論図２１では短辺で示したが、より細いチャネル幅の
とき、化学機械的研磨による制限となる長辺を限定する
ことができる。例えば、アクティブ領域１００の設計に
おいて、全てのアクテイブ領域中で、フィールド９１０
との境界まで１．２μｍ以下となるよう限定しても、加
工余裕を考えても例えば２μｍまでのゲート長を持つＭ
ＯＳＦＥＴを自由にレイアウトできるため、容易に集積
半導体装置を設計することができる。
大きさを決めることで、同じ拡散層長（Ｌ’）のパター
ンで様々な、ゲート長をもつＭＯＳＦＥＴの集積ができ
るようになる。例えば、図２１に平面マスクパターン図
を示したように、同じアクティブパターン（薄膜ＳＯＩ
構造１００）で異なるゲート長ＧＬ1、ＧＬ2を有する２
素子のＭＯＳＦＥＴを形成することができる。化学機械
的研磨では、フィールド酸化膜９１０をストッパとして
エッチングを停止させるため、大きなアクティブ領域、
即ち、フィールド酸化膜９１０から遠いシリコン領域が
あると、オーバーエッチングされ易い。しかし、この方
式ではコンタクトサイズやゲート長の違うデバイスでも
アクティブ領域１００の短辺の長さを揃えることがで
き、均一な状態で化学機械的研磨を行うことができる。
勿論図２１では短辺で示したが、より細いチャネル幅の
とき、化学機械的研磨による制限となる長辺を限定する
ことができる。例えば、アクティブ領域１００の設計に
おいて、全てのアクテイブ領域中で、フィールド９１０
との境界まで１．２μｍ以下となるよう限定しても、加
工余裕を考えても例えば２μｍまでのゲート長を持つＭ
ＯＳＦＥＴを自由にレイアウトできるため、容易に集積
半導体装置を設計することができる。
【００３７】〈実施例６〉図２２は、配線補助パッド２
３０を配設した更に異なる他の実施例となる断面図を示
したものである。補助パッド２３０を用いることで、イ
オン打ち込み法と組み合わせることで、化学機械的研磨
後に拡散層を形成することができる。すなわち、同図の
Ｃ−Ｃ線に示すように、補助パッド２３０内の位置に分
布するようにリンを２００ｋｅＶでイオン打ち込みする
ことで補助パッド２３０及びゲート５００へ不純物をド
ーピングすることができる。この時ゲートは多結晶シリ
コン５００及びタングステンシリサイド５０１を積層す
ることで低抵抗化させることができる。補助パッド２３
０に打ち込んだリンは、この後の熱処理によって薄膜Ｓ
ＯＩ基板１００内にしみだし、ｎ形のソース、ドレイン
拡散層２１０が形成される。
３０を配設した更に異なる他の実施例となる断面図を示
したものである。補助パッド２３０を用いることで、イ
オン打ち込み法と組み合わせることで、化学機械的研磨
後に拡散層を形成することができる。すなわち、同図の
Ｃ−Ｃ線に示すように、補助パッド２３０内の位置に分
布するようにリンを２００ｋｅＶでイオン打ち込みする
ことで補助パッド２３０及びゲート５００へ不純物をド
ーピングすることができる。この時ゲートは多結晶シリ
コン５００及びタングステンシリサイド５０１を積層す
ることで低抵抗化させることができる。補助パッド２３
０に打ち込んだリンは、この後の熱処理によって薄膜Ｓ
ＯＩ基板１００内にしみだし、ｎ形のソース、ドレイン
拡散層２１０が形成される。
【００３８】
【効果】以上説明したように、本発明により所期の目的
を達成することができた。すなわち、新規な構成から成
る本発明の薄膜ＳＯＩ構造を有する半導体装置は、ゲー
トと配線層が薄膜ＳＯＩ基板の異なる面上にそれぞれ配
設され、配線層の高精細なパターン形成を容易とするも
のであり、良好なデバイス特性を有する半導体装置を実
現することができた。
を達成することができた。すなわち、新規な構成から成
る本発明の薄膜ＳＯＩ構造を有する半導体装置は、ゲー
トと配線層が薄膜ＳＯＩ基板の異なる面上にそれぞれ配
設され、配線層の高精細なパターン形成を容易とするも
のであり、良好なデバイス特性を有する半導体装置を実
現することができた。
【図１】本発明の一実施例（実施例１）となる素子の要
部断面構造を示す概略図。
部断面構造を示す概略図。
【図２】同じく形成工程を示す平面マスクパタ−ン図。
【図３】従来構造の素子の要部断面概略図。
【図４】本発明の一実施例（実施例１）となる素子形成
工程を示す要部断面構造図。
工程を示す要部断面構造図。
【図５】同じく素子形成工程を示す要部断面構造図。
【図６】同じく素子形成工程を示す要部断面構造図。
【図７】同じく素子形成工程を示す要部断面構造図。
【図８】同じく素子形成工程を示す要部断面構造図。
【図９】同じく素子形成工程を示す要部断面構造図。
【図１０】同じく素子形成工程を示す要部断面構造図。
【図１１】同じく素子形成工程を示す要部断面構造図。
【図１２】同じく素子形成工程を示す要部断面構造図。
【図１３】同じく素子形成工程を示す要部断面構造図。
【図１４】同じく素子形成工程を示す要部断面構造図。
【図１５】本発明の他の実施例（実施例２）となる素子
の要部断面構造図。
の要部断面構造図。
【図１６】同じく平面マスクパタ−ン図。
【図１７】本発明の更に異なる他の実施例（実施例３）
となる素子の要部断面構造図。
となる素子の要部断面構造図。
【図１８】本発明の更に異なる他の実施例（実施例４）
となる素子形成工程を示す要部断面構造図。
となる素子形成工程を示す要部断面構造図。
【図１９】同じく素子形成工程を示す要部断面構造図。
【図２０】本発明の更に異なる他の実施例（実施例５）
となる素子形成工程を示す要部断面構造図。
となる素子形成工程を示す要部断面構造図。
【図２１】同じく平面マスクパタ−ン図。
【図２２】本発明の更に異なる他の実施例（実施例６）
となる素子形成工程を示す要部断面構造図。
となる素子形成工程を示す要部断面構造図。
１００…第１基板（薄膜ＳＯＩ構造）、 １２０…
第２基板、２１０…拡散層電極（ソ−ス、ドレイン）、
２３０…補助パッド、５００、５０１、５０５…ゲ−
ト、 ５０３…ゲート接続部、６１０、６１
５、６２０…配線層、 ７１０…コンタクト、
９１０…フィ−ルド酸化膜、９２０、９４０、９５０…
層間膜、９２４…絶縁酸化膜、
９２５…スペ−サ（絶縁膜）、９３０…ゲ−ト絶縁膜。
第２基板、２１０…拡散層電極（ソ−ス、ドレイン）、
２３０…補助パッド、５００、５０１、５０５…ゲ−
ト、 ５０３…ゲート接続部、６１０、６１
５、６２０…配線層、 ７１０…コンタクト、
９１０…フィ−ルド酸化膜、９２０、９４０、９５０…
層間膜、９２４…絶縁酸化膜、
９２５…スペ−サ（絶縁膜）、９３０…ゲ−ト絶縁膜。
Claims (6)
- 【請求項１】薄膜ＳＯＩ構造を有する半導体基板をチャ
ネルとする基板に直接給電する基板電極を持たない薄膜
チャネル絶縁ゲート型電界効果トランジスタにおいて、
ゲート電極とソース及びドレイン電極となる不純物拡散
層電極にコンタクトする配線層とが、前記薄膜ＳＯＩ構
造を有する半導体基板の異なる面にそれぞれ配設されて
成る半導体装置。 - 【請求項２】請求項１記載の半導体装置において、拡散
層電極がゲート電極に対して自己整合的に形成されて成
る半導体装置。 - 【請求項３】請求項１記載の半導体装置において、ドレ
イン拡散層がゲート電極端部と分離され、ソース拡散層
電極配線層がチャネル部を覆い、かつ、ゲート電極とド
レイン電極間のオフセット領域の一部を覆うように配設
して成る半導体装置。 - 【請求項４】請求項１記載の半導体装置において、拡散
層電極上に自己整合的に形成された補助パッド層を配設
して成る半導体装置。 - 【請求項５】素子分離を行うフィールド絶縁層内にゲー
ト絶縁膜を介して形成されたゲートとゲートをマスクと
して自己整合的に形成されたソース、ドレイン拡散層と
を有する絶縁ゲート型電界効果トランジスタを形成した
第１基板に、層間絶縁膜を形成してゲートを埋め込む工
程と、前記層間絶縁膜を介して第２基板を貼り合わせる
工程と、前記第１基板の裏面をフィールド絶縁層をスト
ッパーとしてエッチングすることにより前記フィールド
絶縁層内に薄膜ＳＯＩ構造を実現する工程と、前記エッ
チング面上に層間絶縁膜を形成し、前記拡散層及びゲー
トに電極配線を接続するためのコンタクトを開口する工
程と、前記コンタクト開口を通して配線層を形成する工
程とを有して成る半導体装置の製造方法。 - 【請求項６】請求項５記載の半導体装置の製造方法にお
いて、第１基板上に絶縁ゲート型電界効果トランジスタ
のゲート電極及び拡散層電極を形成後、拡散層に接続し
た補助パッド層を形成する工程を付加し、薄膜ＳＯＩ構
造を有する前記基板のゲート電極形成面の裏面に金属配
線層を形成する工程を有して成る半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5058811A JPH06275803A (ja) | 1993-03-18 | 1993-03-18 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5058811A JPH06275803A (ja) | 1993-03-18 | 1993-03-18 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06275803A true JPH06275803A (ja) | 1994-09-30 |
Family
ID=13094999
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5058811A Pending JPH06275803A (ja) | 1993-03-18 | 1993-03-18 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06275803A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100322216B1 (ko) * | 1995-06-05 | 2002-06-22 | 아끼구사 나오유끼 | 반도체 기억 장치 및 그 제조 방법 |
| US6831322B2 (en) | 1995-06-05 | 2004-12-14 | Fujitsu Limited | Semiconductor memory device and method for fabricating the same |
| WO2007131867A1 (en) * | 2006-05-16 | 2007-11-22 | International Business Machines Corporation | Dual wired integrated circuit chips |
| FR2930840A1 (fr) * | 2008-04-30 | 2009-11-06 | St Microelectronics Crolles 2 | Procede de reprise de contact sur un circuit eclaire par la face arriere |
| JP2010009074A (ja) * | 2002-03-14 | 2010-01-14 | Semiconductor Energy Lab Co Ltd | 電気泳動表示装置及び電気泳動表示装置の作製方法 |
| FR2937790A1 (fr) * | 2008-10-28 | 2010-04-30 | E2V Semiconductors | Capteur d'image aminci |
| WO2023168138A1 (en) * | 2022-03-04 | 2023-09-07 | Qualcomm Incorporated | High performance device with double side contacts |
-
1993
- 1993-03-18 JP JP5058811A patent/JPH06275803A/ja active Pending
Cited By (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6472703B1 (en) | 1995-06-05 | 2002-10-29 | Fujitsu Limited | Semiconductor memory device and method for fabricating the same |
| US6831322B2 (en) | 1995-06-05 | 2004-12-14 | Fujitsu Limited | Semiconductor memory device and method for fabricating the same |
| US7199054B2 (en) | 1995-06-05 | 2007-04-03 | Fujitsu Limited | Semiconductor memory device and method for fabricating the same |
| KR100322216B1 (ko) * | 1995-06-05 | 2002-06-22 | 아끼구사 나오유끼 | 반도체 기억 장치 및 그 제조 방법 |
| US8599469B2 (en) | 2002-03-14 | 2013-12-03 | Semiconductor Energy Laboratory Co., Ltd. | Display device and method of fabricating the same |
| US10663834B2 (en) | 2002-03-14 | 2020-05-26 | Semiconductor Energy Laboratory Co., Ltd. | Display device and method of fabricating the same |
| US10088732B2 (en) | 2002-03-14 | 2018-10-02 | Semiconductor Energy Laboratory Co., Ltd. | Display device and method of fabricating the same |
| JP2010009074A (ja) * | 2002-03-14 | 2010-01-14 | Semiconductor Energy Lab Co Ltd | 電気泳動表示装置及び電気泳動表示装置の作製方法 |
| US9513528B2 (en) | 2002-03-14 | 2016-12-06 | Semiconductor Energy Laboratory Co., Ltd. | Display device and method of fabricating the same |
| US9122119B2 (en) | 2002-03-14 | 2015-09-01 | Semiconductor Energy Laboratory Co., Ltd. | Display device and method of fabricating the same |
| WO2007131867A1 (en) * | 2006-05-16 | 2007-11-22 | International Business Machines Corporation | Dual wired integrated circuit chips |
| US7960245B2 (en) | 2006-05-16 | 2011-06-14 | International Business Machines Corporation | Dual wired integrated circuit chips |
| US7939914B2 (en) | 2006-05-16 | 2011-05-10 | International Business Machines Corporation | Dual wired integrated circuit chips |
| US7381627B2 (en) | 2006-05-16 | 2008-06-03 | International Business Machines Corporation | Dual wired integrated circuit chips |
| US8053353B2 (en) | 2008-04-30 | 2011-11-08 | Stmicroelectronics Crolles 2 Sas | Method of making connections in a back-lit circuit |
| FR2930840A1 (fr) * | 2008-04-30 | 2009-11-06 | St Microelectronics Crolles 2 | Procede de reprise de contact sur un circuit eclaire par la face arriere |
| FR2937790A1 (fr) * | 2008-10-28 | 2010-04-30 | E2V Semiconductors | Capteur d'image aminci |
| WO2023168138A1 (en) * | 2022-03-04 | 2023-09-07 | Qualcomm Incorporated | High performance device with double side contacts |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4954855A (en) | Thin film transistor formed on insulating substrate | |
| US6303412B1 (en) | Methods of forming semiconductor-on-insulator substrates and devices and structures formed thereby | |
| US20080179678A1 (en) | Two-sided semiconductor-on-insulator structures and methods of manufacturing the same | |
| US7851858B2 (en) | MOSFET having SOI and method | |
| JPH1197693A (ja) | 半導体装置およびその製造方法 | |
| JP2000252470A (ja) | 半導体装置およびその製造方法 | |
| TW200903806A (en) | Power MOSFET structure and manufacturing method for the same | |
| JPH1074921A (ja) | 半導体デバイスおよびその製造方法 | |
| JPH06275803A (ja) | 半導体装置及びその製造方法 | |
| JPH077773B2 (ja) | 半導体装置の製造方法 | |
| JP2005116592A (ja) | 電界効果トランジスタ | |
| JPH05343686A (ja) | 半導体装置およびその製造方法 | |
| JP3171673B2 (ja) | 薄膜トランジスタ及びその製造方法 | |
| US20110006376A1 (en) | Semiconductor device, semiconductor device manufacturing method, and display device | |
| JPH07321327A (ja) | 半導体装置及びその製造方法 | |
| JP2002124682A (ja) | Ｍｉｓ電界効果トランジスタ及びその製造方法 | |
| JP2509708B2 (ja) | Ｓｏｉ型半導体装置及びその製造方法 | |
| JP2001250950A (ja) | 半導体装置 | |
| JPH10135348A (ja) | 電界効果型半導体装置 | |
| JPH0548104A (ja) | 半導体装置及びその製造方法 | |
| JP2002009015A (ja) | 半導体装置およびその製造方法 | |
| JPH06181312A (ja) | 半導体装置及びその製造方法 | |
| JP4880150B2 (ja) | Ｍｉｓ電界効果トランジスタ及びその製造方法 | |
| JPH07169848A (ja) | 半導体装置及びその製造方法 | |
| JPH10284438A (ja) | 半導体集積回路及びその製造方法 |