JPH07169848A

JPH07169848A - 半導体装置及びその製造方法

Info

Publication number: JPH07169848A
Application number: JP5314709A
Authority: JP
Inventors: Katsutada Horiuchi; 勝忠堀内
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1993-12-15
Filing date: 1993-12-15
Publication date: 1995-07-04

Abstract

(57)【要約】【構成】絶縁膜（１３）上の単結晶半導体層（１）の
下部面にはnチャネル型の、該半導体層（１）の上部面
にはpチャネル型のMOSトランジスタを構成する。pチャ
ネルトランジスタのソースはn型低濃度不純物領域（２
４）で、またnチャネルトランジスタのソースはp型低濃
度不純物領域（２２）で各々分離するごとく構成し、電
源電位を該n型低濃度不純物領域にも、又接地電位を該p
型低濃度不純物領域にも接続する。電源電圧は隣接する
該p型低濃度不純物領域と該n型低濃度不純物領域間の逆
方向耐圧より十分低くなる条件で動作させる。【効果】本発明によれば相補型トランジスタを一つの
トランジスタ占有面積で構成できるので半導体装置の超
高集積化、低コスト化、面積低減による寄生容量、寄生
抵抗の低減に基づく高速動作化が可能となる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は相補型MOSトランジスタ
を有する半導体装置とその製造方法、及び該半導体装置
により構成される電子計算機などを含むプロセッサに関
する。

【０００２】

【従来の技術】ｎチャネル型MOSトランジスタとｐチャ
ネル型MOSトランジスタを積層化して相補型MOSトランジ
スタを構成する構造は公知であり、図1のごとき構造が
例えば「ジェイ・エフ・ギボンズ他、ワン・ゲート・ワイド・
シーモス・インバータ・オン・レーザー・リクリスタラライ
ズド・ポリシリコン、エレクトロン・デバイス・レター、
第1.1巻117-118ページ(1980年)」J.F. Gibbons et al.;
"One-gate-wide CMOS inverter on laser-recrystalli
zed poly-silicon",Electron Device Letter vol.1pp11
7-118 (1980)として報告されている。図1において、100
はｐ導電型の半導体基板、101、102は各々n型拡散層に
よるソース、及びドレイン領域、104及び105は各々ゲー
ト絶縁膜とゲート電極、103は引出し電極で接地電位が
供給される。配線層間絶縁膜106を介して半導体薄膜108
が構成されており、レーザー照射等により非晶質から単
結晶化が図られている。第二のゲート絶縁膜107を介し
て構成された半導体薄膜108にはp型拡散層領域であるソ
ース109、ドレイン110が形成され、ドレイン110は接続
電極112によりn型のドレイン102と接続され、出力端子
を構成している。電極111は電源電位が供給される。

【０００３】

【発明が解決しようとする課題】上記従来の相補型トラ
ンジスタ（以後CMOSと記す）はトランジスタ一つ分の占
有面積で構成されており、入力端子であるゲート電極10
5はその上下に構成された二つのトランジスタで共用さ
れる。図1で示される従来のCMOS構造においては絶縁膜
上の半導体薄膜105を完全結晶化できない。このため単
結晶化熱処理工程における拡散層102から半導体薄膜105
への不純物拡散、及び拡散層101、及び102の接合深さ増
加、ゲート絶縁膜107、及び104の劣化等の問題が生じ
る。上記CMOS構造の特長はトランジスタ積層化による占
有面積の低減にあるが実際は接地端子103、及び電源端
子111の取出しが同一領域で行い難く、必ずしも占有面
積の大幅な低減にはならない。更に接地端子103の材料
として、単結晶化熱処理工程に十分に耐えるものでなけ
ればならず低抵抗金属、またはその珪化膜等が使用でき
ない。従って接地抵抗が大きくなるという問題も存在す
る。更に半導体薄膜105に形成する拡散層領域はゲート
電極105と自己整合に構成することはできず、入出力容
量のばらつき、すなわち、動的特性のばらつきの要因と
なる等の問題があった。

【０００４】本発明の目的は上記の従来のCMOS構造にお
ける問題点を解消し、高性能で信頼性の高い半導体装置
を提供することにある。本発明の他の目的は素子の占有
面積を低減し、超微細で超高集積化に適した半導体装置
を提供することにある。

【０００５】更に本発明の他の目的はCMOS以外のトラン
ジスタ、nチャネル型MOSトランジスタ、バイポーラ型ト
ランジスタ等と極めて整合性がよく、超高集積超高速な
集積回路装置、更には超高速電子計算機、プロセッサを
可能にする新構造の半導体装置を提供することにある。

【０００６】

【課題を解決するための手段】上記目的を達成するため
に、素子分離領域で周辺を絶縁された薄い単結晶半導体
層を用い、その上面側にp(またはn)チャネルMOSトラン
ジスタを、下面側にn(またはP)チャネルMOSトランジス
タを形成する。ソース・ドレイン領域はゲート電極と自
己整合の関係で形成する。上記薄い単結晶半導体層は支
持基板上に構成し、かつ外部から絶縁しておく。pチャ
ネル、及びnチャネルトランジスタのゲート電極は上記
薄い単結晶半導体層、及び各々のゲート絶縁膜を介して
対向して構成するが、素子分離領域上にまで延在させ、
所望により接続孔を介して導通させる。さらに上記薄い
単結晶半導体層内に対向して構成された、pチャネル、
及びnチャネルトランジスタのソース・ドレイン領域は上
記薄い単結晶半導体層の各々上面及び下面から電極を取
り出すが、所望により接続孔を介して導通しても良い。

【０００７】上記目的を達成するため、本発明において
は従来公知のMOSトランジスタ（説明を簡明にするためn
チャネル型に限定して説明する）の製造方法により素子
間分離絶縁膜、ゲート電極、およびゲート電極と自己整
合のソース、ドレイン拡散層まで製造された半導体基板
をまず用意する。該半導体基板に絶縁膜を堆積し、続い
て表面の凹凸が解消される程度の厚さで半導体膜等を堆
積してからその表面が巨視的、微視的に平坦になるごと
く研削、研磨等を施す。しかる後、上記ウエーハ直接貼
合せ技術により別途準備した表面が平坦な支持基板と貼
合せ、該半導体基板裏面側からの研削と研磨等により該
半導体基板表面の素子間分離絶縁膜裏面で規定されるご
とく該半導体基板を薄化し単結晶半導体層とする。該単
結晶半導体層において、活性領域は絶縁膜で隣接活性領
域から完全に分離されており、その主表面は従来半導体
装置に比べて極めて平坦である。nチャネルMOS型トラン
ジスタ（nMOSと略記する)がすでに構成されている上記
単結晶半導体層主表面の活性領域に公知の製造方法に基
づきpチャネルMOS型トランジスタ(pMOSと略記する)をパ
ターンが重複するごとく構成させて製造する。上記構造
からCMOSを構成するために積層構成されたドレイン領域
においてn型ドレイン領域に到達する開口をp型ドレイン
領域内施し、金属電極を開口部に形成することにより電
気的に両ドレインを接続する。上記工程により本発明の
目的は達成される。

【０００８】

【作用】本発明の半導体装置においてはウエーハ直接貼
合せ技術を用いる。上記技術に基づけば前記公知技術に
おける半導体薄膜単結晶化処理ほどの高温熱処理を要せ
ず、かつ単結晶半導体基板と同一の無転位完全結晶性が
保証される。また、ウエーハ貼合せ技術においては1000
℃から900℃以下の熱処理温度で十分な接合強度を保証
できるため予め製造された絶縁膜等が劣化するごとき問
題点、及び拡散層の余分な拡がりによる短絡等の問題点
は生じない。従って製造される半導体装置はpMOS及びnM
OSとも良好な電気特性が保証される。

【０００９】本発明構造において、CMOSインバータを構
成するにはn型ソース領域に接地電位Vssを、p型ソース
領域には電源電位Vccを印加する構成を可能にする必要
がある。このために本発明においてはn型ソース領域の
形成に先立ってp型低濃度領域を形成し、その領域内に
収まるごとくn型ソース領域を形成する。p型ソース領域
に関しても同様に先に形成したn型低濃度領域内に収ま
るごとくp型ソース領域を構成する。p及びn型低濃度領
域には各々VssとVccが印加されるごとく構成する。これ
により両低濃度領域間には逆方向電圧が印加され、電源
電位から直接接地電位に流れる電流成分を解消すること
ができる。更に、両低濃度領域は互いに直接接しない構
成が望ましい。このためには本発明構造が構成される単
結晶半導体層が十分厚く構成されているか、あるいは両
低濃度領域間に絶縁膜等が構成されていれば良い。単結
晶半導体層の厚さは素子間分離絶縁膜の厚さにより制御
できる。両低濃度領域は互いに直接接する構成において
は互いに接する領域における不純物濃度により決定され
る耐圧よりVcc−Vssが低くなるごとく両低濃度領域の不
純物濃度を設定すればよい。

【００１０】上記構成により対向して構成された電源端
子と接地端子間での貫通電流の発生を抑制できる。これ
により単結晶半導体層の上部及び下部に各々構成された
pMOSとnMOSは各々独立して動作可能となり、互いに接続
されたp型及びn型ドレインはCMOSインバータの出力端子
として作用する。ここにおいて、pMOS及びnMOSのゲート
電極は素子間分離絶縁膜領域における開孔を介して電気
的に接続して構成すれば良い。上記構成により本発明の
半導体装置は接地端子と電源端子の取出しを同一領域で
実現し、且つ１MOSトランジスタ分の占有面積でCMOSイ
ンバータが構成可能となる。なお、単結晶半導体薄膜内
に形成する拡散層領域はゲート電極と自己整合で形成す
るため入出力容量のばらつき、即ち、動的特性のばらつ
きの要因は解消される。

【００１１】本発明においてはゲート電極を含む信号
線、及び接地電位線、電源線等は単結晶半導体層の下部
に埋込み構成することができる。特に接地電位線、電源
線に関してはチップ内全面に構成されたシート状の低抵
抗導体薄膜を用い、所望箇所において接地端子、電源端
子と接続させればよい。これにより接地端子、電源端子
に関する抵抗はシート抵抗により規定され、従来構成に
比べ大幅な抵抗低減が図れる。尚、埋込み構成される低
抵抗導体薄膜としては貼合せ熱処理に対応できる材質で
あれば良く、高融点金属の珪化膜が信頼性確保の観点か
ら望ましい。埋込み電源層により電源端子との接続は単
結晶半導体層下部で実施され、そのための余分の占有面
積は不要となる。埋込み電源層構成の他の利点は電源線
容量を十分大きく構成できるため、ラッチアップを発生
させるごときパルス状の雑音電圧を抑制する作用を有す
ることである。接地線に関しても同様に層状構成にする
ことによりパルス状雑音に対する耐性を更に向上せるこ
とができる。

【００１２】更に本発明においては半導体装置が構成さ
れる半導体層の厚さが素子間分離絶縁膜の膜厚で規定さ
れる手法に基づいており所望の層厚に正確に制御するこ
とができる。相補型トランジスタに付随した基本的問題
であるラッチアップ現象の防止に関し、本発明構造では
Vcc及びVss端子間でサイリスタ現象が生じないように十
分な間隔の確保、及び低濃度不純物濃度領域でｐ型及び
n型ソース領域を内包するごとく設計することが可能で
ある。即ち、Vcc及びVss端子間の十分な間隔確保には素
子間分離領域として、例えば絶縁膜が埋没されたU字型
形状の深溝を用いれば実現できる。半導体層の層厚が十
分確保できずｐ型及びn型ソース領域を内包する低濃度
不純物濃度領域が互いに接する構成においてはｐ型ソー
ス領域と、それを内包するn型低濃度不純物領域もVcc端
子に、n型ソース領域と、それを内包するp型低濃度不純
物領域はVss端子に接続する。これにより電源端子、又
は接地端子に過渡的雑音が重畳された状況においてもｐ
型ソース領域とn型ソース領域間はサイリスタ構成では
なく、単なるpnダイオードの逆方向特性で決定される。
3 Vなる電源電圧を設定した場合、ダイオードの逆方向
耐圧は3 Vより十分に高く、かつ漏洩電流も小さいこと
が要求される。この観点からp型及びn型低濃度不純物領
域の互いの隣接面における濃度をおよそ10¹⁸cm^-3以下
に設定する。

【００１３】本発明においては活性半導体層の底部に低
抵抗薄膜を層状に構成でき、それを電源電位、または接
地電位の供給に利用することができる。層状低抵抗薄膜
による電源抵抗は拡がり抵抗で規定され、タングステン
(w)、モリブデニウム(Mo)等の高融点金属またはその珪
化膜を材料として用いる場合、膜厚が300 nmと薄い場合
でも電源抵抗は1から数Ω以下と極めて低抵抗な値を実
現することができる。高融点金属は半導体基板内での拡
散係数が速く、かつ深い準位を形成し、リーク電流を増
大させることが良く知られており高融点金属、またはそ
の珪化膜を半導体基板底部に埋込み構成することは高信
頼度の観点から好ましくないとされていた。本発明は金
属汚染防止に関する実験結果に基づき高融点金属膜を燐
が添加されたシリコン酸化膜、又はシリコン窒化膜で完
全に覆っておけば貼合せ工程に伴う1000℃程度の高温熱
処理においては半導体素子に何ら特性劣化を生じさせな
いことを確認した事実に基づく。更に本発明は高融点金
属珪化膜が直接半導体基板と接触した構成においては高
温熱処理により金属汚染が発生するとされていた従来常
識に関し、高融点金属珪化膜と半導体基板間に100 nm以
上の膜厚を有する多結晶シリコン膜を設置することによ
り1000℃程度の熱処理では半導体素子の特性劣化は発生
しないことを確認した事実に基づく。

【００１４】本発明においては単結晶半導体層の底部で
低抵抗薄膜による接地層と電源層を各々別層で構成した
構造についても製造した。上記構成において、各層間の
絶縁膜厚を絶縁不良を生じさせない範囲で実効的に薄く
することにより電源層と接地層間容量を所望により増大
させることができる。上記は従来の半導体装置において
電源線に侵入の恐れのある過渡的雑音電圧を解消する目
的で電源線と接地線間に特別に容量素子を別途付加して
いた状況を解消し、製造工程数を低減する効果も有す
る。

【００１５】

【実施例】以下、本発明を実施例によりさらに詳細に説
明する。説明の都合上、図面をもって説明するが、要部
が拡大して示されているので注意を要する。また説明を
簡明にするため、各部の材質、半導体層の導電型、およ
び製造条件を規定して述べるが、本発明は材質、半導体
層の導電型、および製造条件は実施例に限定されないこ
とは勿論である。

【００１６】（実施例１）図2から図4は本発明による半
導体装置を製造工程順に示す断面図であり、図5はその
半導体装置の等価回路図である。面方位(100)、抵抗率1
0Ωcm、直径12.5cm、p導電型なる単結晶シリコン(Si)基
板1の主表面に公知の手法を用いて150 nm厚の熱酸化膜
を所望箇所に選択的に形成し、素子間分離絶縁膜2とし
た。続いて所望活性領域の基板表面に8 nm厚のシリコン
熱酸化膜を形成してゲート絶縁膜3とし、多結晶シリコ
ン膜とタングステン珪化膜(以降WSi₂膜と記す)の積層堆
積膜によるゲート電極4、及びシリコン酸化膜による電
極保護膜5の堆積とそのパターンニングを施した。続い
て、化学気相反応に基づくシリコン酸化膜を全面に堆積
し、ゲート電極4と電極保護膜5の側壁にのみ残置される
ごとく異方性ドライエッチングを施して側壁絶縁膜6を
形成した。この状態からイオン打込みにより砒素イオン
をSi基板1に注入し、その後の活性化熱処理により高濃
度n型ドレイン領域7及び高濃度n型ソース領域8を形成し
た。続いて燐が高濃度に添加された非晶質Si膜を化学気
相反応により堆積し、650℃の熱処理で多結晶化してか
らパターニングしてソース引出し電極9及び所望の配線
を形成した。非晶質膜を多結晶化したSi膜は堆積時から
多結晶である膜に比較して結晶粒が巨大化でき、従って
より低抵抗化が達成される。ソース引出し電極9の形成
後、全面に珪燐酸ガラス膜10を堆積してから表面の凹凸
以上の膜厚となるごとく5μm厚の多結晶Si膜11を化学気
相反応により堆積した。堆積した多結晶Si膜11の表面を
機械的・化学的研磨により二乗平均粗さが0.3 nm以下と
なる条件で鏡面研磨を施した(図2)。

【００１７】図2の状態より鏡面研磨された多結晶Si膜1
1の表面と別途用意しておいた主表面に200 nm厚のシリ
コン熱酸化膜13が形成された第二のSi基板12とを直接貼
合せた。第二のSi基板12の仕様は単結晶基板1と同一仕
様とした。上記の直接貼合せは貼合せ面が極めて清浄で
あり、かつ表面の微細な凹凸が5 nm以下、基板全体のう
ねりが1 μm以下と平坦であればボイドの発生なしにウ
エーハ全面で均一に貼合せることができる。直接貼合せ
工程の後、接着強度を向上させるための熱処理を900
℃、30分の条件で施した。上記熱処理の後、接着強度を
引張り試験により調べたところ約800 kg/cm²とSi単結晶
の破壊強度並の大きな値が得られた。この状態より単結
晶Si基板1の裏面側より高精度研削装置により約10 μm
厚になるまで薄化させ、続いてエチレンジアミン・ピロ
カテコールが添加された研磨液を用いて機械的・化学的
研磨を施した。上記研磨は回転円盤上に設けられた研磨
布にSi基板を1.9×10⁴Paなる圧力で押しつけ、研磨液
を供給しながら行ったが研磨の進行に伴って露出される
素子間分離絶縁膜2の研磨速度は単結晶Siに比べて極め
て遅く、1/10⁴倍以下であった。従って、上記の研磨に
より単結晶Si基板1は完全に平坦化され、素子間分離絶
縁膜2の裏面と同一面となった。これにより活性領域に
対応して素子間分離絶縁膜2で互いに絶縁分離された約8
0 nm厚の単結晶Si層1が得られた(図3)。

【００１８】図3の状態において、公知のMOSトランジス
タの製造方法に基づいて単結晶Si層1領域に8 nm厚の第
二のゲート絶縁膜14、第二のゲート電極15、第二の電極
保護絶縁膜16、側壁絶縁膜、p型高濃度不純物拡散層に
よるドレイン領域17、及びソース領域18、更には金属電
極20及び21等を形成した。ここにおいて、ドレイン領域
17と接続する金属電極20の形成に先だちp型ドレイン領
域17を貫通し、n型ドレイン領域7に達する開孔19を施し
てp型及びn型ドレイン領域を短絡させた。上記短絡は所
望により省略しても良い(図4)。

【００１９】本実施例に基づく半導体装置は図5の等価
回路図で表される。図5においてD1及びD2は各々不純物
拡散層18と8、及び17と7により形成されるダイオードで
あり、その耐圧は不純物拡散層の接触面における不純物
濃度で決定される。本実施例に基づく半導体装置におい
てはソース、ドレインの隣接面における不純物濃度が5
×10¹⁷/ｃｍ³になるごとく設定した。これによりnMOSの
ドレイン8に正電圧を印加する仕様において、ダイオー
ドD1の耐圧は5 V以上の値を得ることができ、2 Vなる電
源電圧に対して十分の耐圧を確保しつつ動作する2つの
トランジスタをトランジスタ1つ分の占有面積で構成す
ることができた。即ち、nMOSのドレインに正電圧を印加
し、pMOSのドレインには接地電位を印加する構成のCMOS
構成を占有面積半分で実現することができた。

【００２０】本実施例に於いてはp型ドレイン17及びn型
ドレイン領域7を短絡させた構成としたがこれは本実施
例により実現されるCMOSトランジスタの出力端子を一つ
の開孔19と金属電極20により実現するものであり、従来
CMOSの出力端子がpMOSとnMOSの各々における2個の開孔
と接続電極を要していた状況に比べて面積低減の効果を
有している。

【００２１】本実施例に於いて、単結晶Si1の貼合せ、
薄化する工程前にまずn型高濃度不純物領域7及び8を形
成し、貼合せ、薄化工程を経てからp型高濃度不純物領
域17及び18を形成したがn導電型とp導電型不純物領域の
導入順は逆であっても良い。しかしながら貼合せ工程後
の接着強度向上のための熱処理温度が1000℃と高温な条
件を要求される現有製造技術レベルにおいては不純物領
域の過度な拡張を防止する観点から貼合せ工程前の高濃
度不純物導入は本実施例のごとくn導電型不純物である
ことが望ましい。

【００２２】（実施例２）図6は本発明による半導体装
置の他の実施例を示す断面図であり、図7はその半導体
装置の等価回路図である。本実施例においては前記実施
例1に従って半導体装置を製造したが、図2の状態におい
て、素子間分離絶縁膜2の膜厚を400 nmに設定した。こ
れにより活性領域に対応して素子間分離絶縁膜2で互い
に絶縁分離された約200 nm厚の単結晶Si層1が得られ
た。上記単結晶Si層1へn型の高濃度ドレイン領域7及び
高濃度ソース領域8を形成するに先立って表面濃度が1×
10¹⁸/cm³の条件なるp型低濃度不純物領域22及び23を形
成した。p型低濃度不純物領域22及び23の接合深さは100
nmになるごとく設定した。更に、上記単結晶Si層1への
p型高濃度ドレイン領域17及び高濃度ソース領域18を形
成するに先立って表面濃度が1×10¹⁸/cm³の条件なるn型
低濃度不純物領域24及び25を形成した。n型低濃度不純
物領域24及び25の接合深さも100 nmになるごとく設定し
た。n型の高濃度ドレイン領域7、高濃度ソース領域8及
びp型高濃度ドレイン領域17、高濃度ソース領域18の何
れの接合深さも50 nmに設定したがレジスト膜を所望領
域に設けてゲート電極と相対する箇所には不純物が選択
的に導入されないごとく設定してからイオン打込みを行
った。更に前記実施例1におけるソース引出し電極9、及
び金属電極21の形成において、n型高濃度ソース領域8と
p型低濃度不純物領域23、及びp型高濃度ソース領域18と
n型低濃度不純物領域25の各々が互いに電気的に接続さ
れるごとく構成した。金属電極20の構成に於いては開孔
19によりp型低濃度不純物領域22、n型高濃度ドレイン領
域7、n型低濃度不純物領域24、及びp型高濃度ドレイン
領域17の何れもが電気的に接続されるように構成した。
また、本実施例における半導体装置においてはゲート電
極4とゲート電極15が延在されている素子間分離絶縁膜2
領域での開孔を施し開孔を介して互いに電気的に接続さ
せた(図示せず)(図6)。

【００２３】図7に本実施例に基づく半導体装置の等価
回路を示す。本実施例に基づけばpMOSトランジスタとnM
OSトランジスタが積層化された構造が１つのトランジス
タ占有面積内で構成される。図7より明らかなごとくp型
低濃度不純物領域23とn型低濃度不純物領域25で構成さ
れるダイオードは金属電極21への正電圧印加に対して逆
方向特性を示すごとく作用する。従って、pMOSのソース
端子に正の電源電位を、nMOSのソース端子には接地電位
印加することができる。即ち、電気的に接続されたゲー
ト電極4及び15を入力端子とし、金属電極19を出力端子
とするインバータが１つのトランジスタの占有面積内に
構成される。上記インバータ動作に於いて、電源端子と
接地端子間の漏洩電流はp型低濃度不純物領域23とn型低
濃度不純物領域25で構成されるダイオードの逆方向電流
により規定される。したがって、上記ダイオードの耐圧
が電源電圧に比べて十分に高くなるごとく設定する必要
がある。本実施例の半導体装置に於いては2 Vなる電源
電圧に対し、上記ダイオードの耐圧は5 V以上と十分に
高く設定することができ、漏洩電流は無視できた。更に
電源線、又は接地線に重畳されるノイズ電圧によりn型
高濃度ソース領域8、p型低濃度不純物領域23、n型低濃
度不純物領域25及びp型高濃度ソース領域18構成によるn
pnpサイリスタが作動する不良に関してはp型低濃度不純
物領域23とn型低濃度不純物領域25が各々電極9及び21に
より給電され、n型高濃度ソース領域8はp型低濃度不純
物領域23と、n型低濃度不純物領域25はp型高濃度ソース
領域18と各々同一電位に固定されることによりサイリス
タ動作を解消できた。

【００２４】本実施例においては正の電源電圧は金属電
極21を介してpMOSのソース端子8と共にn型低濃度不純物
領域25にも給電され、接地電位も電極9を介してnMOSの
ソース端子18と共にp型低濃度不純物領域23に給電れる
構成となっている。n型低濃度不純物領域25およびp型低
濃度不純物領域23の電位を一定電位に固定できる本実施
例による構成がサイリスタ動作を生じることなくインバ
ータを一つのトランジスタ占有面積で実現する上での重
要な要件である。

【００２５】本実施例において、p型低濃度不純物領域2
3及びn型低濃度不純物領域25の隣接面における不純物濃
度を１×10¹⁷から2×10²⁰/cm³の範囲の種々の値に設定
した多数の半導体装置を製造し、そのインバータ特性に
ついて測定した。その結果、10²⁰/ cm³以上の場合は電
源端子21及び接地端子9間の耐圧は2 V以下であったが5
×10¹⁹/cm³以下においては2 V以上であり、隣接面にお
ける不純物濃度の低下に伴って耐圧の上昇傾向、並びに
漏洩電流、即ちインバータの貫通電流の低下傾向が顕著
となった。従って、p型低濃度不純物領域23及びn型低濃
度不純物領域25の隣接面における不純物濃度は10²⁰/cm³
未満であることがインバータの貫通電流低減の観点から
望ましい。

【００２６】本実施例においてはゲート電極4とゲート
電極15が延在されている素子間分離絶縁膜2領域での開
孔を施し開孔を介して互いに電気的に接続させた。これ
はインバータにおける入力端子を構成するものである。
入力端子としての役割を満たす観点からゲート電極4と
ゲート電極15の接続は隣接された他のトランジスタの出
力端子、即ちドレイン領域内で間接的に接続された構成
であっても良い。

【００２７】（実施例３）図8は本発明による半導体装
置の他の実施例を示す断面図である。本実施例において
は前記実施例2に従って半導体装置を製造したが、図2の
状態において、素子間分離絶縁膜2の膜厚を600 nmに設
定した。これにより活性領域に対応して素子間分離絶縁
膜2で互いに絶縁分離された約300 nm厚の単結晶Si層1が
得られた。上記単結晶Si層1へ前記実施例2に従って半導
体装置を製造した。本実施例に基づく半導体装置におい
てはp型低濃度不純物領域23及びn型低濃度不純物領域25
間の間隔が100 nmと互いに隔離構成された。本実施例に
基づく半導体装置においては前記実施例2に基づく半導
体装置に比較して貫通電流が2桁以上低減され、更に高
性能なインバータを従来の半分の占有面積で実現するこ
とができた。

【００２８】（実施例４）図9から図10は本発明の他の
実施例を製造工程順に示した断面図である。前記実施例
1に従って側壁絶縁膜6まで形成した後、電極保護膜5及
び側壁絶縁膜6をマスクにしてSi基板1の露出面を50 nm
エッチングした。この状態より全面に10 nm厚のシリコ
ン窒化膜を全面に堆積し、反応性イオンエッチングによ
り側壁絶縁膜6の側壁部にのみシリコン窒化膜27を選択
的に残置させた。この状態で露出されているSi基板1面
に20 nm厚なる熱酸化膜28を選択的に形成した(図9)。

【００２９】図9の状態よりシリコン窒化膜27を選択的
に除去してSi基板1の側壁面を露出させてから砒素が高
濃度に添加されたSi膜を全面に堆積させ、その後の熱処
理によりn型ドレイン領域7、及びn型ソース領域8をソー
スSi基板1の側壁露出面に形成した。また、Si膜のパタ
ーニングによりソース引出し電極9及びドレイン引出し
電極26を形成した。しかる後、全面に珪燐酸ガラス膜10
と5 μm厚の多結晶Si膜11を堆積し、前記実施例1又は2
に従って半導体装置を製造した(図10)。

【００３０】本実施例に基づく半導体装置に於いてはn
型ソース領域8とp型ソース領域18間に絶縁膜が構成され
ており、前記実施例1又は2に基づく半導体装置に比較し
て貫通電流が桁違いに低減され、更に高性能なCMOS及び
インバータを従来の半分の占有面積で実現することがで
きた。

【００３１】（実施例５）図11は本発明の他の実施例を
示す断面図である。前記実施例2に従ってSi層1の底部に
nMOSを、上部にpMOSを製造したが本実施例においてはpM
OSのゲート長はnMOSのゲート長の2倍になるごとく設定
し、半導体装置を製造した。本実施例に基づく半導体装
置に於いてはインバータを構成するpMOSとnMOSのコンダ
クタンス比をほぼ等しく設定できたため立上り特性と立
下がり特性のバランスを等しくできた。これにより占有
面積を低減させたインバータに関し、その高速性をも実
現できた。なお、pMOSとnMOSのゲート長比は各々のトラ
ンジスタにおける移動度の違いを補正するものであり、
チャネル不純物濃度の設定によっては2倍ではなく所望
倍に設定することがあっても何ら差支えない。

【００３２】（実施例６）図12及び13は本発明の他の実
施例を示した断面図である。前記実施例4において、ゲ
ート電極4の形成と絶縁膜10の堆積の後、絶縁膜10の所
望領域に開孔29を形成し、引続いて0.1μm厚さの多結晶
Si膜と0.4μm厚さのWSi₂膜の積層構造からなる低抵抗膜
30を形成し、再び絶縁膜31と厚い多結晶Si膜11を堆積し
た。しかる後、前記実施例4に従って多結晶Si膜11の平
坦化研磨、及び別途準備のSi基板12との貼合せ工程以下
の製造工程を実施して半導体装置を製造した。

【００３３】本実施例に基づく半導体装置においてはト
ランジスタ底部に埋込構成された低抵抗板状薄膜を有し
ており、nMOSのソース端子9と接続されている。即ち、
低抵抗膜30に接地電位を印加した場合、接地電位入力端
子から所望半導体装置の接地端子までの接地抵抗は拡が
り抵抗で規定される。本実施例では一辺が1.5 cmの矩形
チップの半導体装置を製造したがチップの対角位置に配
置された電源供給パットと該半導体装置間の抵抗値は1.
2 Ωと超高速動作に十分な低抵抗な値がえられた。これ
は従来構造におけるAl配線による接地線をチップ周辺を
はわせる従来構成で換算した場合、における長さ3 cm、
1 mm幅のAl配線を用いることと同程度の低抵抗値に相当
する。1 mm線幅なる配線は半導体装置の設計上、常識を
はずれた大きな値であり、実用的でない。線幅低減には
線長の低減が必要であり、多数の接地電位供給パットの
配置が必要となる。これでは面積増大をもたらすジレン
マに陥る。本実施例に基づく半導体装置においては接地
電位供給位置からの抵抗を拡がり抵抗で規定でき、チッ
プ寸法の増大化に依存せず低抵抗値を保証することがで
きた。

【００３４】図13は本実施例をさらに発展させた半導体
装置の断面図である。図13では接地プレートとしての低
抵抗薄膜30の他に絶縁膜を介して第二の低抵抗薄膜60も
構成した。低抵抗薄膜60には電源電位を供給し、pMOSの
ソース端子21と接続させた。上記の接続は、低抵抗薄膜
30の所望箇所に貫通開孔を施し、低抵抗薄膜30と接触し
ないごとく貫通開孔部を介して実施した。なお、本実施
例の半導体装置の不純物領域の構成に関しては前記実施
例2に基づいた。図13で示される本実施例の半導体装置
においては電源抵抗及び接地電位抵抗のいずれもが拡が
り抵抗で規定でき、チップ寸法の増大化に依存せず低抵
抗値を保証することができた。さらに、低抵抗薄膜30と
低抵抗薄膜60は絶縁膜を介してチップ全面で対向し、構
成される。従って、低抵抗薄膜30と低抵抗薄膜60を短絡
しない程度に十分に接近させ、大きな容量を両プレート
で形成することが可能となる。これにより電源又は接地
電位に過渡的に重畳される雑音を十分に吸収緩和するこ
とができる。即ち、インバータの最大の問題点である雑
音電圧によるラッチアップ現象の発生を本実施例に基づ
く半導体装置においては十分に緩和することができる。

【００３５】本実施例においては説明を簡単化するため
に低抵抗薄膜30、及び低抵抗薄膜60の材料として多結晶
Si膜とWSi₂膜の積層膜の場合についてのみ記載したが上
記低抵抗薄膜は他の珪化膜、例えばモリブデニウムやタ
ンタル等の珪化膜、あるいはタングステン、モリブデニ
ウム等の高融点金属膜等であってもよい。

【００３６】図12で示した本実施例に基づく半導体装置
においては拡散層7、及び8の形成を高濃度に砒素が添加
された多結晶Si膜による電極26及び9からの拡散により
形成した。同様に拡散層17及び18に関しても硼素が高濃
度に添加された多結晶Si膜による電極20及び21からの拡
散により形成した。また、図13で示した本実施例に基づ
く半導体装置においては低不純物濃度拡散層23及び25を
不純物が添加された多結晶Si膜による電極9及び21から
の拡散により形成した。拡散層源を兼ねる電極をゲート
側壁絶縁膜を介して隣接するごとく構成しておけば拡散
層のゲート電極との自己整合を達成すると同時に引出し
電極又は引出し配線としても使用でき、拡散層領域面積
の微細化にも寄与する。

【００３７】（実施例７）図14から図16は本発明の他の
実施例を製造工程順に示した断面図と側面図(図16)であ
る。前記実施例1の製造に用いたものと同一仕様のSi基
板1にシリコン酸化膜とシリコン窒化膜の積層膜27.1を
堆積した後、該積層膜27.1とSi基板1を同一マスクによ
りドライエッチング法で加工し、幅200 nm、深さ1 μm
のSi突起帯1を形成した。この状態より再び全面に薄い
シリコン熱酸化膜とシリコン窒化膜の積層膜を堆積し、
その後のドライエッチングにより再堆積した積層膜27.2
をSi突起帯1の側壁部にのみ残置させ、さきのSi突起帯1
上部の残置膜と併せてSi突起帯1を完全に覆うごとく構
成された薄いシリコン熱酸化膜とシリコン窒化膜の積層
膜27を形成した。しかる後、積層膜27を酸化マスクとし
てSi突起帯1以外の露出されたSi基板1を熱酸化すること
により150 nm厚の熱酸化膜2を形成した。上記酸化膜2の
形成によりSi突起帯1はSi基板1より絶縁分離された(図1
4)。

【００３８】図14の状態より積層膜27の窒化膜を熱燐酸
液により選択的に除去し、薄いシリコン熱酸化膜も除去
してからSi突起帯1の露出面に再び熱酸化膜を形成しゲ
ート絶縁膜3とした。この状態より燐が高濃度に添加さ
れたSi膜の堆積とそのパターニングによりSi突起帯1の
両面にまたがるゲート電極4を形成した。しかる後、Ｓ
ｉ基板１に対して斜め入射の条件によるイオン打込みと
その後の熱処理を施し、ゲート電極が形成されていない
Si突起帯1の一方の側面にn型高濃度不純物領域よりなる
ドレイン7及びソース8を、他方の側面にp型高濃度不純
物領域よりなるドレイン17及びソース18を形成した(図1
5)。

【００３９】図15の状態よりソース電極21及びドレイン
電極20を各々のソース、ドレイン領域に接続されるごと
く形成した。ソース電極21はSi突起帯1上部で短絡され
ないごとく構成した。上記ドレイン電極の短絡は配線形
成工程において短絡させた(図16)。

【００４０】本実施例に基づいて製造された半導体装置
においてはウエーハ貼合せ技術に基ずかなくとも極めて
微細な領域にpMOSとnMOSを同時に構成することができ
た。即ち、使用するウエーハは一枚で済み、前記実施例
1に基づく半導体装置に比べて廉価に超微細なCMOSを実
現することができた。

【００４１】（実施例８）図17は本発明の他の実施例を
示す半導体装置の断面図である。前記実施例1におい
て、素子間分離絶縁膜2の膜厚は150 nmに設定し、素子
間分離絶縁膜2により互いに分離された単結晶Si層1の厚
さを約75 nmとした。この状態で前記実施例1に従って半
導体装置を製造したが本実施例の半導体装置の製造にお
いては単結晶Si層1形成後の不純物層導入に関してp型高
濃度不純物領域の変わりにn型高濃度不純物領域32及び3
3をゲート電極15、又はゲート側壁絶縁膜6と自己整合の
関係で導入した。接合深さは40 nmであった。ウエーハ
貼合せ工程前にゲート電極4、又はゲート側壁絶縁膜と
自己整合の関係で導入したn型高濃度不純物領域7及び8
の接合深さも40 nmに設定した。即ち、n型不純物領域7
と32、および8と33は各々電気的に接続された構成が実
現した。ゲート電極4と15は素子間分離絶縁膜領域に設
けた開孔を介して互いに接続した。

【００４２】本実施例に基づいて製造された半導体装置
においては素子間分離絶縁膜2で他から分離された1ヶ所
の超薄膜単結晶Si層1領域にはゲート電極でサンドイッ
チ構造を有する一つのnMOSトランジスタが構成される。
上記構造トランジスタにおいては超微細トランジスタに
おいてもドレイン電界の二次元的拡がりをゲート電界で
制御できなくなる効果、所謂単チャネル効果、を上下の
ゲート電極に印加されるゲート電界により解消すること
ができる。さらに、上下のゲート電界により超薄膜単結
晶Si層1領域を完全に空乏化し、かつ全体を反転化でき
るため大電流化が可能となる。然しながらソース、ドレ
インを構成する拡散層をゲート電極15、又は4の何れか
一方を拡散マスクとして形成していた従来構造の場合、
拡散層は他方のゲートに対して自己整合の関係を保持で
きない欠点を有していた。上記構成においてはゲート電
極と拡散層間の容量がゲート電極の位置合わせ誤差に依
存して変動し、寄生容量の増大とその変動をもたらし、
超高速動作を抑制する結果となっていた。上記従来のサ
ンドイッチ構造を有する一つのnMOSトランジスタの欠点
に関し、本実施例に基づく半導体装置においては各々の
ゲート電極4及び14の位置ずれが例え存在しても容量の
変動は完全に解消でき、かつ寄生容量も位置合わせの精
度によらず低減できた。

【００４３】本実施例においては拡散層の形成に関し、
高濃度不純物領域だけを構成する例について記載した
が、不純物領域の導入は高濃度不純物領域と低濃度不純
物領域とをゲート電極4及び14、又はゲート側壁絶縁膜
の何れかと自己整合の関係により導入しても良い。更に
本実施例に於いてはゲート電極4及び14と自己整合でn型
不純物領域を導入にした例について記載したがこれはp
型不純物であっても良い。

【００４４】（実施例９）図18は本発明の他の実施例に
よる半導体装置の断面図を示す図である。前記実施例1
において、素子間分離絶縁膜2で囲まれた所望領域にの
み選択的に拡散層7及び8を導入し、他領域ではイオン打
込み阻止マスクにより導入しない構成とした。なお、所
望により選択的に非導入の拡散層7及び8に関しては拡散
層32及び33を選択的に非導入としてもよい。拡散層7及
び8の非導入領域におけるゲート電極4は形成されなくて
もよいが単チャネル効果抑制の観点からゲート電極と電
気的に接続、又は一定電位を印加するごとく回路構成す
ることが望ましい。

【００４５】本実施例に基づく半導体装置においては所
望活性領域にCMOSインバータが、又それ以外の活性領域
にはpMOS又はnMOSが構成される。図18は拡散層7及び8の
非導入活性領域のみを図示したが他の活性領域には前記
実施例1又は2の半導体装置が構成されている。上記構成
の半導体装置においてはその製造工程数を従来半導体装
置の製造工程数に比べて低減することができ、廉価にす
ることができた。即ち、従来のCMOS型半導体装置の製造
においてはpMOSとnMOSを同一基板面に構成する必要上イ
オン打込み阻止マスクを最低二回、低濃度拡散層を別途
導入する場合は四回用いなければならなかった。それに
対し、本実施例に基づけばイオン打込み阻止マスクは最
低一回、低濃度拡散層を別途導入する場合にも二回用い
るだけですみ、工程数の低減が可能となった。

【００４６】（実施例１０）図19は本発明の他の実施例
による半導体装置の断面図を示す図である。前記実施例
8において、単結晶Si層1内にn型高濃度不純物領域32、3
3及び7、8をゲート電極15、又は4と自己整合の関係の元
に導入したが、本実施例に於いては導入しなかった。代
わりにゲート側壁絶縁膜6を介してゲート電極4、及び15
の側部に高濃度にn型の不純物が添加されたSi膜20、21
及び9、26を選択的に構成した。なお、単結晶Si層1内の
ゲート側壁絶縁膜6下部には浅いn型低濃度不純物領域
(図示せず)をゲート電極4及び15と自己整合的に導入し
た。

【００４７】本実施例に基づく半導体装置においては素
子間分離絶縁膜2で他から分離された1ヶ所の超薄膜単結
晶Si層1領域にはゲート電極でサンドイッチ構造を有す
る一つのnMOSトランジスタが構成される。上記構造トラ
ンジスタにおいては超微細トランジスタにおいてもドレ
イン電界の二次元的拡がりをゲート電界で制御できなく
なる効果、所謂単チャネル効果、を上下のゲート電極に
印加されるゲート電界により解消することができた。さ
らに、上下のゲート電界により超薄膜単結晶Ｓｉ層１領
域を完全に空乏化し、かつ全体を反転化できるため大電
流化が可能となる。本実施例に基づく半導体装置におい
ては各々のゲート電極4及び15の位置ずれが例え存在し
ても容量の変動は完全に解消でき、かつ寄生容量も位置
合わせの精度によらず低減できた。さらに、上下のソー
ス・ドレイン拡散層がSi層内に構成されないため実効的
ソース・ドレイン間の間隔もゲート電極4及び15の位置
ずれの影響を低減することができた。

【００４８】（実施例１１）図20は本発明の他の実施例
を示す等価回路図である。前記実施例2に従って1ヶ所の
活性領域に一組のCMOSを構成し、これを基本単位として
同一半導体層における複数の活性領域で複数の基本単位
を構成した。各基本単位において、pMOS(Tr1)のソース
電極を電源電位線35に、nMOS(Tr2)のソース電極を接地
電位線36に接続するごとく金属配線工程を施した。ま
た、nMOSとpMOSの各々のゲート電極を接続し、隣接基本
単位の出力端子に、nMOSとpMOSの各ドレインを接続して
出力端子となし、他の隣接基本単位の入力端子と各々接
続させて基本単位による鎖構成回路を製造した。

【００４９】本実施例に基づく半導体装置においては従
来の一単位のトランジスタ占有面積で一単位のCMOSイン
バータが実現でき、インバータ鎖もインバータ構成数に
比例した占有面積だけで構成できる。従って、従来構造
のインバータ鎖に比べて半分以下の占有面積となり、寄
生容量、寄生抵抗の低減に基づく高速動作化及び微細化
が実現された。

【００５０】本実施例において、ラッチアップ現象を防
止する目的で電源電位線35と接地電位線36間に容量素子
を別途付加した。上記付加により電源線又は接地線に重
畳される過渡的雑音電流、雑音電圧は付加された容量素
子を介して緩和され、ラッチアップ現象の発生確立が大
幅に緩和された。本実施例において、ラッチアップ現象
が発生した場合、それを感知して自動的に電源を切断す
る機構を付加することが望ましい。

【００５１】（実施例１２）図21は本発明の他の実施例
を示す等価回路図である。前記実施例11の半導体装置に
おいて、二組の基本単位における互いの入力端子を他方
の出力端子に各々接続させて新たな基本単位43とした。
従って、等価回路上では新基本単位43は二つのpMOS(Tr
1、Tr3)及び二つのnMOS(Tr2、Tr4)で構成される。ここ
で、Tr1とTr2及びTr3とTr4は各々トランジスタ一個分の
占有面積を有し、全部でトランジスタ二個分の占有面積
で本実施例の基本単位が実現された。基本単位43にnMOS
からなるTr5及びTr6を接続させることにより完前CMOS構
造のスタテック型メモリの単位セルも構成した。上記単
位メモリセルも従来構造のメモリセルに比較して占有面
積を2/3に低減することができた。

【００５２】（実施例１３）図22は本発明の他の実施例
を示す等価回路図である。本実施例においては一つの容
量素子(C1)と一つのトランジスタ(Tm)を一単位セルと
し、単位セルの行列からなるメモリアレーで構成される
ダイナミック型メモリに関し、データ入出力を制御する
ワード・ドライバ回路部分に特化して記載する。デコー
ド回路からの信号をCMOSを構成するトランジスタT1及び
T2のゲートに入力するごとく配線し、その出力信号によ
りワード線W1を制御する構成とする。また、ワード線信
号がゲートに、デコード回路からの信号がドレインに、
またソースには別途電源Vchが供給される第三のトラン
ジスタを構成した。CMOSを構成するT1のソースは別途電
源Vchに、トランジスタT2のドレインはVssに接続して構
成した。上記回路構成において、CMOSトランジスタは前
記実施例2に基づき、かつ第三のトランジスタ及びメモ
リセルのトランジスタTmは前記実施例8及び9に基づいて
製造した。

【００５３】本実施例に基づく半導体装置においてはダ
イナミック型メモリの制御回路におけるCMOSトランジス
タを従来構造の半分の占有面積で実現できた。これによ
りダイナミック型メモリの周辺回路領域の面積を大幅に
低減でき、チップ面積の低減が可能となった。

【００５４】（実施例１４）図23は本発明の他の実施例
を示す等価回路図である。前記実施例2、及び実施例12
において、素子間分離絶縁膜2で互いに分離された複数
の活性領域の所望領域に前記実施例11によるメモリセル
の行列を、また別領域に従来公知手法、本発明者により
特願平2-337082号として特許出願済の手法に基づきバイ
ポーラ型トランジスタを形成し、配線工程によりこれら
を結線した。図22においてはCMOSメモリの制御回路にお
けるセンス回路の一部を特記して記載してある。npn型
バイポーラトランジスタTr7及びTr8等を用いることの特
徴はMOSトランジスタに比較してより高速動作を実現す
るためであるが、本実施例に基づく半導体装置において
はCMOS領域の占有面積低減によりチップ面積の低減も実
現できた。

【００５５】（実施例１５）図24は本発明の他の実施例
を示す等価回路図である。前記実施例1に基づく半導体
装置において、nMOSとpMOSの各々のゲート電極4及び15
をインバータの入出力に結線した。また各々のソース、
並びに各々のドレインを互いに接続させ、トランスファ
ゲートの入出力端子とした。本実施例に基づく半導体装
置においては立上り特性、及び立下がり特性の何れにも
優れた双方向トランスファゲートを従来構造の半分の面
積で実現することができた。

【００５６】（実施例１６）本発明の他の実施例を図25
の計算機構成図で説明する。本実施例は前記実施例2に
従って製造した半導体装置を、命令や演算を処理するプ
ロセッサ500が、複数個並列に接続された高速大型計算
機に適用した例である。本実施例では、本発明を実施し
た高速シリコン半導体集積回路の集積度が高いため、命
令や演算を処理するプロセッサ500や、システム制御装
置501や、主記憶装置502などを、１辺が約10〜30 mmの
シリコン半導体チップで構成出来た。これら命令や演算
を処理するプロセッサ500と、システム制御装置501と、
化合物半導体集積回路よりなるデータ通信インタフェー
ス503を、同一セラミック基板506に実装した。また、デ
ータ通信インタフェース503と、データ通信制御装置504
を、同一セラミック基板507に実装した。これらセラミ
ック基板506並びに507と、主記憶装置502を実装したセ
ラミック基板を、大きさが１辺約50 cm程度、あるいは
それ以下の基板に実装し、大型計算機の中央処理ユニッ
ト508を形成した。この中央処理ユニット508内データ通
信や、複数の中央処理ユニット間データ通信、あるいは
データ通信インタフェース503と入出力プロセッサ505を
実装した基板509との間のデータの通信は、図中の両端
矢印線で示される光ファイバ510を介して行なわれた。
この計算機では、命令や演算を処理するプロセッサ500
や、システム制御装置501や、主記憶装置502などのシリ
コン半導体集積回路が、並列に高速で動作し、また、デ
ータの通信を光を媒体に行なったため、１秒間当りの命
令処理回数を大幅に増加することができた。

【００５７】（実施例１７）図26は本発明の他の実施例
を示す光伝送システム構成図である。本実施例は前記実
施例8に従って製造した半導体装置を、データを超高速
で送信する光送信モジュール613、及び受信する光受信
モジュール614の両伝送システムに適用した例である。
本実施例では前記実施例8に従って製造した半導体装置
により送信側電気信号610を処理する多重変換デジタル
回路601、及び半導体レーザ603を駆動するするための半
導体レーザ駆動アナログ回路602からなる光送信モジュ
ール613、更には送信された光信号611をフォトダイオー
ド604により変換した受信側電気信号612を増幅する前置
増幅器605、及び自動利得制御増幅器606、クロック抽出
回路607、識別回路608の各アナログ回路、及びデジタル
回路である分離変換回路609等で構成される光受信モジ
ュール614を構成した。

【００５８】前記実施例8に従って製造した半導体装置
は遮断周波数、及び最大遮断周波数が100GHzと超高速で
動作可能なため、1秒当たり30Gビットと大容量の信号を
超高速で送受信することができた。

【００５９】

【発明の効果】本発明によれば二つのトランジスタによ
り構成される相補型トランジスタを一つのトランジスタ
占有面積で構成できるので半導体装置の超高集積化、又
はチップ面積の大幅な低減化が可能となる。これにより
半導体装置の低コスト化、面積低減による寄生容量、寄
生抵抗の低減に基づく高速動作化も併せて可能となる。
更に本発明によれば従来公知の半導体装置の製造方法に
おけるウエル領域形成のごとき高温長時間の熱処理工程
が不要となるため製造工程数の低減、従って半導体装置
の低価格化を推し進めることができる。

【００６０】更に本発明においては基本的にウエーハ直
接貼合せ技術に基づいており、半導体装置が構成される
半導体層は無欠陥完全結晶性が保証される。従って製造
される半導体装置は良好な特性が保証される。

【００６１】本発明によれば活性半導体層の底部に複数
の低抵抗薄膜を層状に構成でき、それを電源電位、及び
接地電位の供給に利用できる。これにより拡がり抵抗で
規定されチップ面積の増大に依存しない低抵抗の電源抵
抗及び接地抵抗を実現することができる。更に、電源層
及び接地層間の間隔を短絡しない程度に十分接近させる
ことにより十分に大きな容量を形成でき、電源又は接地
端子に過渡的に重畳される雑音電圧、又は雑音電流を十
分に低減できる効果もある。

【図面の簡単な説明】

【図１】従来の半導体装置を示す断面図。

【図２】本発明の実施例1の半導体装置の製造工程を示
す断面図。

【図３】本発明の実施例1の半導体装置の製造工程を示
す断面図。

【図４】本発明の実施例1の半導体装置の完成断面図。

【図５】本発明の実施例1の半導体装置の等価回路図。

【図６】本発明の実施例2の半導体装置の完成断面図。

【図７】本発明の実施例2の半導体装置の等価回路図。

【図８】本発明の実施例3の半導体装置の完成断面図。

【図９】本発明の実施例4の半導体装置の製造工程を示
す断面図。

【図１０】本発明の実施例4の半導体装置の完成断面
図。

【図１１】本発明の実施例5の半導体装置の完成断面
図。

【図１２】本発明の実施例6の半導体装置の完成断面
図。

【図１３】本発明の実施例6の半導体装置の完成断面
図。

【図１４】本発明の実施例7の半導体装置の製造工程を
示す断面図。

【図１５】本発明の実施例7の半導体装置の製造工程を
示す断面図。

【図１６】本発明の実施例7の半導体装置の完成側面
図。

【図１７】本発明の実施例8の半導体装置の完成断面
図。

【図１８】本発明の実施例9の半導体装置の完成断面
図。

【図１９】本発明の実施例10の半導体装置の完成断面
図。

【図２０】本発明の実施例11の半導体装置の回路構成
図。

【図２１】本発明の実施例12の半導体装置の回路構成
図。

【図２２】本発明の実施例13の半導体装置の回路構成
図。

【図２３】本発明の実施例14の半導体装置の回路構成
図。

【図２４】本発明の実施例15の半導体装置の回路構成
図。

【図２５】本発明の実施例16を説明する計算機構成図。

【図２６】本発明の実施例17を説明する光伝送システム
構成図。

【符号の説明】

1…単結晶シリコン基板、又は単結晶シリコン層、2…素
子間分離絶縁膜、3，14…ゲート絶縁膜、4，15…ゲート
電極、5，16…電極保護膜、6…側壁絶縁膜、7…n型ドレ
イン領域、8…n型ソース領域、9…ソース引出し電極、1
0…ガラス膜、11…多結晶シリコン膜、12…支持基板、1
3…酸化膜、17…p型ドレイン領域、18…p型ソース領
域、19，29…開孔、20，21…金属電極、22，23…p型低
濃度不純物領域、24，25…n型低濃度不純物領域、26…
ドレイン引出し電極、27…シリコン窒化膜、28…絶縁
膜、30，60…低抵抗膜、31…絶縁膜、32，33…n型不純
物領域、500…シリコン半導体集積回路よりなる命令や
演算を処理するプロセッサ、501…シリコン半導体集積
回路よりなるシステム制御装置、502…シリコン半導体
集積回路よりなる主記憶装置、503…化合物半導体集積
回路よりなるデータ通信インタフェース、504…データ
通信制御装置、505…入出力プロセッサ、506…セラミッ
ク基板、507…セラミック基板、508…中央処理ユニッ
ト、509…入出力プロセッサ実装基板、510…データ通信
用光ファイバ、601…多重変換回路、602…半導体レーザ
駆動回路、603…半導体レーザ、604…フォトダイオー
ド、605…前置増幅器、606…自動利得制御増幅器、607
…クロック抽出回路、608…識別回路、609…分離変換回
路、610…送信側電気信号、611…光信号経路、612…受
信側電気信号、613…光送信モジュール、614…光受信モ
ジュール。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 27/12 Ｂ 29/786 21/336 9056−4ＭＨ０１Ｌ 29/78 ３１１Ｃ 9056−4Ｍ３１１Ｙ

Claims

【特許請求の範囲】

【請求項１】支持基板上に形成された第一の絶縁膜と、
該第一の絶縁膜上に形成された第一のゲート電極と、該
第一のゲート電極上に形成された第一のゲート絶縁膜
と、該第一のゲート絶縁膜上に形成された単結晶半導体
層と、該半導体薄膜上に形成された第二のゲート絶縁膜
と、該第二のゲート絶縁膜上に形成された第二のゲート
電極からなる半導体装置において、該第一のゲート電極
の両端に隣接するごとく該単結晶半導体層内に形成され
た第一導電型を有する一対の第一領域と該第二のゲート
電極の両端に隣接するごとく該単結晶半導体層内に形成
された第一導電型と反対の第二導電型を有する一対の第
二領域を有することを特徴とする半導体装置。
【請求項２】請求項１記載の半導体装置において、一対
の上記第一及び上記第二の領域は各々第二導電型の第三
領域及び第一導電型の第四領域により上記単結晶半導体
層の他領域から分離されて形成されていることを特徴と
する半導体装置。
【請求項３】請求項２記載の半導体装置において、対を
なす上記第一の領域と上記第三の領域、及び上記第二の
領域と上記第四の領域は各々電気的に接続されてなるこ
とを特徴とする半導体装置。
【請求項４】請求項２及び３記載の半導体装置におい
て、対をなす一方の互いに隣接する上記第三、および上
記第四の領域の隣接面における一方の不純物濃度は10²⁰
/cm³未満であることを特徴とする半導体装置。
【請求項５】請求項２から４記載の半導体装置におい
て、対をなす上記第三及び上記第４の領域は互いに直接
接しないごとく構成されていることを特徴とする半導体
装置。
【請求項６】請求項５記載の半導体装置において、対を
なす上記第一及び上記第二の領域、又は上記第三及び上
記第四の領域は絶縁膜を介して互いに配置されているこ
とを特徴とする半導体装置。
【請求項７】請求項１から６記載の半導体装置におい
て、対をなす一方の上記第一及び上記第二の領域は電気
的に互いに接続されていることを特徴とする半導体装
置。
【請求項８】請求項１から７記載の半導体装置におい
て、上記第一及び上記第二のゲート電極は互いに電気的
に接続されていることを特徴とする半導体装置。
【請求項９】請求項１から８記載の半導体装置におい
て、上記第一導電型はN導電型であり、上記第二導電型
はP導電型であることを特徴とする半導体装置。
【請求項１０】請求項９記載の半導体装置において、上
記第一のゲート電極の電極長は上記第二のゲート電極の
電極長より短いことを特徴とする半導体装置。
【請求項１１】請求項１又は２記載の半導体装置におい
て、対をなす上記第一又は上記第二の領域は上記第一又
は上記第二のゲート電極と該第一又は該第二のゲート電
極の側壁に形成されたゲート側壁絶縁膜を介して一定間
隔で隣接して構成された低抵抗半導体薄膜と接続されて
いることを特徴とする半導体装置。
【請求項１２】請求項１又は２記載の半導体装置におい
て、上記支持基板と上記単結晶半導体層の間に第一の低
抵抗薄膜が形成され、該第一の低抵抗膜は対をなす一方
の上記第一の領域及び第三の領域と電気的に接続されて
いることを特徴とする半導体装置。
【請求項１３】請求項12記載の半導体装置において、上
記第一の低抵抗薄膜は半導体薄膜と高融点金属珪化膜の
重合わせ膜であることを特徴とする半導体装置。
【請求項１４】請求項１及び２記載の半導体装置におい
て、上記支持基板上の上記第一の絶縁膜上に形成された
上記第一のゲート電極と上記第一のゲート絶縁膜、上記
単結晶半導体層、上記第二のゲート絶縁膜及び上記第二
のゲート電極は互いに隣接して横方向に構成されている
ことを特徴とする半導体装置。
【請求項１５】請求項１記載の半導体装置において、対
をなす上記第一の領域は上記第一ゲート電極と略一定の
幅で重畳して構成され、上記第二の領域は上記第二ゲー
ト電極と略一定の幅で重畳して構成され、かつ上記第二
の導電型は上記第一の導電型と同一であることを特徴と
する半導体装置。
【請求項１６】請求項１記載の半導体装置において、対
をなす上記第一の領域又は対をなす上記第二の領域の一
方の領域が構成されていないことを特徴とする半導体装
置。
【請求項１７】同一の支持基板上に絶縁膜で互いに分離
されて、請求項16記載の半導体装置と請求項１又は２記
載の半導体装置とが形成されていることを特徴とする半
導体装置。
【請求項１８】絶縁膜で互いに分離された半導体基板主
表面にゲート絶縁膜を形成する工程と、該絶縁膜上に第
一のゲート電極とその側壁絶縁膜を形成する工程と、該
第一のゲート電極および該側壁絶縁膜をマスクにして第
一の不純物領域を該半導体基板に形成する工程と、該半
導体基板に少くとも絶縁膜を含む薄膜を堆積する工程
と、該薄膜表面を平坦に加工する工程と、主表面が平坦
に加工された支持基板を該半導体基板の該薄膜面に接着
材を介することなく直接貼合せる工程と、該半導体基板
を裏面側から薄化及び平坦化して第二の主表面を形成す
る工程と、該第二の主表面に第二のゲート絶縁膜を形成
する工程と、該第二のゲート絶縁膜上に第二のゲート電
極とその側壁絶縁膜を形成する工程と、該第二のゲート
電極及び該側壁絶縁膜をマスクにして第二の不純物領域
を該半導体基板に導入する工程とを有することを特徴と
する半導体装置の製造方法。
【請求項１９】請求項18記載の半導体装置の製造方法に
おいて、上記第一のゲート電極又はその側壁絶縁膜をマ
スクにして第一導電型の第一の領域と第二導電型の第三
の領域を形成し、かつ上記第二のゲート電極および該側
壁絶縁膜をマスクにして第二導電型の第二の領域と第一
導電型の第三の領域を形成することを特徴とする半導体
装置の製造方法。
【請求項２０】請求項２又は３記載の半導体装置におい
て、上記第一及び上記第二のゲート電極は互いに電気的
に接続されて一基本単位を構成することを特徴とする半
導体装置。
【請求項２１】請求項２又は３記載の半導体装置におい
て、対向する上記第一と上記第二の領域、及び対向する
上記第三と上記第四の領域間に印加される電圧が過渡
的、定常的に一定値以下となるごとく制御する手段を有
することを特徴とする半導体装置。
【請求項２２】請求項20及び21記載の半導体装置におい
て、同一の支持基板上に互いに絶縁膜で分離されて二組
の該基本回路が構成され、一方の該基本回路におけるゲ
ート電極は他方の該基本回路における電気的に接続され
た第一及び第二の導電型領域に電気的に接続されて新た
な基本回路を構成することを特徴とする半導体装置。
【請求項２３】請求項20及び21記載の半導体装置におい
て、上記基本回路が同一の支持基板上に互いに絶縁膜で
分離されて複数組構成され、同一支持基板に構成された
半導体記憶素子群を制御するごとく構成されたことを特
徴とする半導体装置。
【請求項２４】請求項20及び21記載の半導体装置におい
て、上記基本回路が同一の支持基板上に互いに絶縁膜で
分離されて複数組構成され、かつ同一支持基板に構成さ
れたバイポーラ型トランジスタ群により制御されるごと
く構成されたことを特徴とする半導体装置。
【請求項２５】請求項１又は２記載の半導体装置におい
て、対向する一対の上記第一及び第二の領域、及び対向
する一対の上記第三及び第四の領域は電気的に互いに接
続され、かつ該第一のゲート電極はインバータの入力端
に、上記第二のゲート電極はインバータの出力端に接続
されて構成されたことを特徴とする半導体装置。
【請求項２６】請求項20、又は22、又は23、又は24記載
の半導体装置を構成装置とすることを特徴とするプロセ
ッサ。