JPH10242477A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH10242477A JPH10242477A JP33963797A JP33963797A JPH10242477A JP H10242477 A JPH10242477 A JP H10242477A JP 33963797 A JP33963797 A JP 33963797A JP 33963797 A JP33963797 A JP 33963797A JP H10242477 A JPH10242477 A JP H10242477A
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
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Abstract
(57)【要約】
【課題】 SOI基板上に形成された薄膜SOI-MOSFETにお
いて、基板フローテイングを抑制する手段を簡単な構成
で達成する。 【解決手段】 ゲート（電極）が、２層構造を成し、そ
の上部ゲートによりSOI層（基板）の側面部において電
気的に接続されている。 【効果】 ゲート電極が、チャネルとなる基板と電気的
に接続されるため、チヤネルに対して給電できるため、
基板フローテイングの問題を抑えることができる。そし
て、基板コンタクトエリアの占有面積が無く高集積化が
可能となる。
いて、基板フローテイングを抑制する手段を簡単な構成
で達成する。 【解決手段】 ゲート（電極）が、２層構造を成し、そ
の上部ゲートによりSOI層（基板）の側面部において電
気的に接続されている。 【効果】 ゲート電極が、チャネルとなる基板と電気的
に接続されるため、チヤネルに対して給電できるため、
基板フローテイングの問題を抑えることができる。そし
て、基板コンタクトエリアの占有面積が無く高集積化が
可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置、特に
ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）
構造の絶縁ゲ−ト型電界効果トランジスタに関する。
ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）
構造の絶縁ゲ−ト型電界効果トランジスタに関する。
【０００２】
【従来の技術】絶縁基板上の薄い単結晶シリコン層に形
成されたＳＯＩ−ＭＯＳＦＥＴ（Ｓｉｌｉｃｏｎ Ｏｎ
Ｉｎｓｕｌａｔｏｒ − Ｍｅｔａｌ Ｏｘｉｄｅ
Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃ
ｔ Ｔｒａｎｓｉｓｔｏｒ）は、シリコンの微細加工プ
ロセスを用いて、一つの基板上に大集積化できる。ま
た、従来の単結晶シリコン基板を用いた場合に比べ、形
成したトランジスタの持つ寄生容量が小さいことから高
速動作に向くことから注目されてきた。
成されたＳＯＩ−ＭＯＳＦＥＴ（Ｓｉｌｉｃｏｎ Ｏｎ
Ｉｎｓｕｌａｔｏｒ − Ｍｅｔａｌ Ｏｘｉｄｅ
Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃ
ｔ Ｔｒａｎｓｉｓｔｏｒ）は、シリコンの微細加工プ
ロセスを用いて、一つの基板上に大集積化できる。ま
た、従来の単結晶シリコン基板を用いた場合に比べ、形
成したトランジスタの持つ寄生容量が小さいことから高
速動作に向くことから注目されてきた。
【０００３】従来の単結晶シリコン基板を用いた半導体
装置（ ＭＯＳＦＥＴ ）では、基板電極を用いてチャネ
ル部にバイアスしている。これに対し、ＳＯＩ−ＭＯＳ
ＦＥＴでは、薄い単結晶シリコン層の底部には絶縁層
（または絶縁基板）があるためチャネル下部よりバイア
スすることができず、不安定な動作を引き起こす”基板
フロ−ティング”(floating-substrate)と呼ばれる課題
があった。
装置（ ＭＯＳＦＥＴ ）では、基板電極を用いてチャネ
ル部にバイアスしている。これに対し、ＳＯＩ−ＭＯＳ
ＦＥＴでは、薄い単結晶シリコン層の底部には絶縁層
（または絶縁基板）があるためチャネル下部よりバイア
スすることができず、不安定な動作を引き起こす”基板
フロ−ティング”(floating-substrate)と呼ばれる課題
があった。
【０００４】すなわち、ＮＭＯＳ（ＮチャネルＭＯＳ）
では、チャネル部にホ−ルが蓄積されることで、オフ状
態で大きなリ−ク電流を流すこと、また、オン状態で
も、電流特性にキンク(kink effect)を生じること等が
報告されている。この問題は、衝突電離係数(impact io
nization)の大きなＮＭＯＳにおいて顕著に現れること
が知られている。
では、チャネル部にホ−ルが蓄積されることで、オフ状
態で大きなリ−ク電流を流すこと、また、オン状態で
も、電流特性にキンク(kink effect)を生じること等が
報告されている。この問題は、衝突電離係数(impact io
nization)の大きなＮＭＯＳにおいて顕著に現れること
が知られている。
【０００５】この課題を解決するための技術は、例えば
特開平４−３４９８０号公報あるいは特開平７−２７３
３４０号公報に開示されている。
特開平４−３４９８０号公報あるいは特開平７−２７３
３４０号公報に開示されている。
【０００６】また、アイ、イ−、イ−、イ−、エレクト
ロン デバイス レタ−、１９９４年１２月号第５１０
頁から第５１２頁(IEEE Electron Devices Letters, vo
l. 15, No. 12, pp.510-512,December 1994)に記述され
ているように、チャネル部(P-silicon)にゲ−ト電極を
介してバイアスすることが考えられている。この基板と
ゲートを結んだ構造を有するMOSFETは、FETと横型バイ
ポーラデバイス(Lateral Bipolar Transistor)とを共存
させたデバイスとみなすことができる。このようなMOSF
ETによれば、特に低電圧動作（0.6Ｖ以下）において優
れた特性を得ることができることが報告されている。
ロン デバイス レタ−、１９９４年１２月号第５１０
頁から第５１２頁(IEEE Electron Devices Letters, vo
l. 15, No. 12, pp.510-512,December 1994)に記述され
ているように、チャネル部(P-silicon)にゲ−ト電極を
介してバイアスすることが考えられている。この基板と
ゲートを結んだ構造を有するMOSFETは、FETと横型バイ
ポーラデバイス(Lateral Bipolar Transistor)とを共存
させたデバイスとみなすことができる。このようなMOSF
ETによれば、特に低電圧動作（0.6Ｖ以下）において優
れた特性を得ることができることが報告されている。
【０００７】図２２は、上記文献に開示されているデバ
イス構造を示す平面配置図である。平面配置は従来の単
結晶シリコン基板に形成されたＭＯＳＦＥＴと同じ配置
を採用している。この構造の特徴は、薄い単結晶シリコ
ン層より成る活性領域１００の一部がゲ−ト（電極）５
００と同一の形状でパタ−ニングされている。そして、
ゲ−トのコンタクト６００において、そのゲート５００
と同時に活性領域に対して配線によりコンタクトされて
いる。
イス構造を示す平面配置図である。平面配置は従来の単
結晶シリコン基板に形成されたＭＯＳＦＥＴと同じ配置
を採用している。この構造の特徴は、薄い単結晶シリコ
ン層より成る活性領域１００の一部がゲ−ト（電極）５
００と同一の形状でパタ−ニングされている。そして、
ゲ−トのコンタクト６００において、そのゲート５００
と同時に活性領域に対して配線によりコンタクトされて
いる。
【０００８】図２３は、図２２の活性領域１００のみを
示したもので、ゲ−トのコンタクト部では、いわゆるド
ックボ−ンのかたちに活性領域がパタ−ニングされてい
る。コンタクトの断面構造を図２４に示す。図２４に示
した断面構造は、Ａ−Ａ切断断面図である。図２４に示
したように、ゲート５００と活性領域１００とのコンタ
クトは、ゲ−ト５００及びゲート酸化膜９１０を突き抜
いたコンタクトホ−ルを形成し、上記ゲート酸化膜９１
０下の活性領域１００を露出させ、上記コンタクトホー
ル内に形成した金属配線７００によって達成される。
示したもので、ゲ−トのコンタクト部では、いわゆるド
ックボ−ンのかたちに活性領域がパタ−ニングされてい
る。コンタクトの断面構造を図２４に示す。図２４に示
した断面構造は、Ａ−Ａ切断断面図である。図２４に示
したように、ゲート５００と活性領域１００とのコンタ
クトは、ゲ−ト５００及びゲート酸化膜９１０を突き抜
いたコンタクトホ−ルを形成し、上記ゲート酸化膜９１
０下の活性領域１００を露出させ、上記コンタクトホー
ル内に形成した金属配線７００によって達成される。
【０００９】
【発明が解決しようとする課題】上記文献に開示された
技術では、活性領域を加工する際に予めゲ−トに合わせ
た微細なパタ−ニングをする必要がある。コンタクト形
成時には、ゲ−トを突き抜ける加工を行い、かつ、薄膜
シリコン層を突き抜けないように加工を止める必要があ
る。そして、ゲ−トへのコンタクトをゲ−ト層側面（コ
ンタクトホール内壁）で行わなければならない。このた
め、通常のＭＯＳトランジスタプロセス（従来の単結晶
基板にＭＯＳトランジスタを形成するためのプロセス）
と整合性のとれない加工上の問題があり、集積化には適
さない。
技術では、活性領域を加工する際に予めゲ−トに合わせ
た微細なパタ−ニングをする必要がある。コンタクト形
成時には、ゲ−トを突き抜ける加工を行い、かつ、薄膜
シリコン層を突き抜けないように加工を止める必要があ
る。そして、ゲ−トへのコンタクトをゲ−ト層側面（コ
ンタクトホール内壁）で行わなければならない。このた
め、通常のＭＯＳトランジスタプロセス（従来の単結晶
基板にＭＯＳトランジスタを形成するためのプロセス）
と整合性のとれない加工上の問題があり、集積化には適
さない。
【００１０】したがって、特殊な加工を施すことなく、
基板フロ−ティングの問題を解決する必要がある。
基板フロ−ティングの問題を解決する必要がある。
【００１１】本発明の目的は、チャネル形成領域に電位
を与える新規なＳＯＩ構造の半導体装置を提供すること
にある。
を与える新規なＳＯＩ構造の半導体装置を提供すること
にある。
【００１２】本発明の他の目的は、チャネル形成領域に
電位を与える新規なＳＯＩ構造の絶縁ゲード電界効果ト
ランジスタが一つの支持基体に複数構成された半導体集
積回路装置を提供することにある。
電位を与える新規なＳＯＩ構造の絶縁ゲード電界効果ト
ランジスタが一つの支持基体に複数構成された半導体集
積回路装置を提供することにある。
【００１３】さらに、本発明の他の目的は、チャネル形
成領域に電位を与えるための新規なＳＯＩ構造の半導体
装置の製造方法を提供することにある。
成領域に電位を与えるための新規なＳＯＩ構造の半導体
装置の製造方法を提供することにある。
【００１４】
【課題を解決するための手段】本発明の半導体装置によ
れば、絶縁体上に半導体単結晶層(polycrystalline sem
iconductor layer)が設けられ、該半導体単結晶層に形
成されたゲ−ト、ソ−ス、ドレイン電極を有する絶縁ゲ
−ト型電界効果トランジスタを含む半導体装置におい
て、ゲート電極が上部ゲート層及び下部ゲート層の２層
構造からなり、その上部ゲート層が該絶縁ゲ−ト型電界
効果トランジスタのチャネル形成領域と電気的に接続さ
れていることを特徴とする。
れば、絶縁体上に半導体単結晶層(polycrystalline sem
iconductor layer)が設けられ、該半導体単結晶層に形
成されたゲ−ト、ソ−ス、ドレイン電極を有する絶縁ゲ
−ト型電界効果トランジスタを含む半導体装置におい
て、ゲート電極が上部ゲート層及び下部ゲート層の２層
構造からなり、その上部ゲート層が該絶縁ゲ−ト型電界
効果トランジスタのチャネル形成領域と電気的に接続さ
れていることを特徴とする。
【００１５】本発明によれば、ゲート電極を介して基板
バイアスされるため、基板フロ−ティングの問題は回避
できる。
バイアスされるため、基板フロ−ティングの問題は回避
できる。
【００１６】また、後述する形成工程の説明で明らかな
ように本発明構造は自己整合的に実現されるため、従来
技術のような加工上、整合性が取れないなどの問題を生
じることがないのは明らかである。
ように本発明構造は自己整合的に実現されるため、従来
技術のような加工上、整合性が取れないなどの問題を生
じることがないのは明らかである。
【００１７】すなわち、下部ゲート電極の加工時に、SO
I層（半導体単結晶層）まで連続してエッチングにより
加工し、SOI層の側面を露出させる。この加工によりゲ
ートとSOI層（すなわち、チャネル形成領域）とのコン
タクトのための側面部が形成される。そして、下部ゲー
ト層上に上部ゲート層を堆積することで自動的に下部ゲ
ート層とSOI層とがその側面部において接続される。
I層（半導体単結晶層）まで連続してエッチングにより
加工し、SOI層の側面を露出させる。この加工によりゲ
ートとSOI層（すなわち、チャネル形成領域）とのコン
タクトのための側面部が形成される。そして、下部ゲー
ト層上に上部ゲート層を堆積することで自動的に下部ゲ
ート層とSOI層とがその側面部において接続される。
【００１８】
【発明の実施の形態】以下、本発明の詳しい内容を実施
例に基づき説明する。
例に基づき説明する。
【００１９】図１は、本発明における第１の実施例であ
って、SOI構造の半導体装置をマスクレイアウトで示し
た代表的な平面図である。まず、Ｎチャンネル型絶縁ゲ
ート電界効果トランジスタ（以下、簡単に‘ＮＭＯＳ’
として示す）に例をとり、その構造及び形成工程を説明
する。
って、SOI構造の半導体装置をマスクレイアウトで示し
た代表的な平面図である。まず、Ｎチャンネル型絶縁ゲ
ート電界効果トランジスタ（以下、簡単に‘ＮＭＯＳ’
として示す）に例をとり、その構造及び形成工程を説明
する。
【００２０】太線で示した矩形の活性領域（薄い単結晶
シリコン層）１００を跨ようにゲ−トパターン５００が
位置されている。３００Ａは、Ｎ型不純物をイオン打ち
込みしてＮＭＯＳのソ−ス、ドレイン電極を形成すると
きの開口マスクの位置を示す。６００は、ソース領域、
ドレイン領域及びゲート電極それぞれに対する配線のコ
ンタクト部を示す。また、７００は配線の位置を示して
いる。
シリコン層）１００を跨ようにゲ−トパターン５００が
位置されている。３００Ａは、Ｎ型不純物をイオン打ち
込みしてＮＭＯＳのソ−ス、ドレイン電極を形成すると
きの開口マスクの位置を示す。６００は、ソース領域、
ドレイン領域及びゲート電極それぞれに対する配線のコ
ンタクト部を示す。また、７００は配線の位置を示して
いる。
【００２１】上記配置のＮＭＯＳの断面構造を図２、図
３、図４に示す。図２、図３および図４は、それぞれ、
図１におけるA-A線（チャネル垂直方向またはチャネル
幅方向）、B-B線（チャネル長方向）およびC-C線での切
断断面である。それぞれの図において、１２０は例えば
高抵抗単結晶シリコンより成る支持基板(body)である。
１１０は絶縁膜であり、例えばシリコン酸化膜より成
る。１００は絶縁膜１１０上に位置された第１導電型単
結晶シリコン層(すなわち、SOI層)である。９１０はゲ
ート絶縁膜であり、具体的にはシリコン酸化膜より成
る。５５０は下部ゲート層、５００は上部ゲート層であ
る。３５０は第１導電型に対して反対の導電型を示すソ
ース、ドレイン拡散層(source/dorain diffused layer
s)である。チャネル部のシリコン、すなわちSOI層１０
０は、低濃度のＰ導電型を示す。ソース、ドレイン拡散
層はＮ導電型を示す。７００は金属配線層を示し、それ
ぞれの拡散層および電極にコンタクトされている。
３、図４に示す。図２、図３および図４は、それぞれ、
図１におけるA-A線（チャネル垂直方向またはチャネル
幅方向）、B-B線（チャネル長方向）およびC-C線での切
断断面である。それぞれの図において、１２０は例えば
高抵抗単結晶シリコンより成る支持基板(body)である。
１１０は絶縁膜であり、例えばシリコン酸化膜より成
る。１００は絶縁膜１１０上に位置された第１導電型単
結晶シリコン層(すなわち、SOI層)である。９１０はゲ
ート絶縁膜であり、具体的にはシリコン酸化膜より成
る。５５０は下部ゲート層、５００は上部ゲート層であ
る。３５０は第１導電型に対して反対の導電型を示すソ
ース、ドレイン拡散層(source/dorain diffused layer
s)である。チャネル部のシリコン、すなわちSOI層１０
０は、低濃度のＰ導電型を示す。ソース、ドレイン拡散
層はＮ導電型を示す。７００は金属配線層を示し、それ
ぞれの拡散層および電極にコンタクトされている。
【００２２】本発明の特徴を図２に示す。図２におい
て、SOI層１００における互いに対向する両側面は、ゲ
ート絶縁膜９１０がないため、上部ゲート層５００と接
しており電気的導通がとられている。よって、金属配線
７００に印加されたバイアスは、上層ゲート層５００を
介してSOI層１００（ゲート電極下のチャンネル形成領
域）に与えられる。また、下部ゲート層５５０はゲート
絶縁膜９１０を介して電界効果を及ぼし、電界効果トラ
ンジスタ（FET）としての動作を行うことができる。そ
して、図４に示すように、SOI層１００の側面と拡散層
３５０とが離れて配置されている。すなわち、拡散層３
５０とSOI層１００とで構成されるＰＮ接合はSOI層１０
０の側面に到達しないようにそのSOI層１００内に形成
される。ゲートとのコンタクト部と拡散層の間に距離が
あるため、ゲートとドレイン間の耐圧は充分得ることが
できる。
て、SOI層１００における互いに対向する両側面は、ゲ
ート絶縁膜９１０がないため、上部ゲート層５００と接
しており電気的導通がとられている。よって、金属配線
７００に印加されたバイアスは、上層ゲート層５００を
介してSOI層１００（ゲート電極下のチャンネル形成領
域）に与えられる。また、下部ゲート層５５０はゲート
絶縁膜９１０を介して電界効果を及ぼし、電界効果トラ
ンジスタ（FET）としての動作を行うことができる。そ
して、図４に示すように、SOI層１００の側面と拡散層
３５０とが離れて配置されている。すなわち、拡散層３
５０とSOI層１００とで構成されるＰＮ接合はSOI層１０
０の側面に到達しないようにそのSOI層１００内に形成
される。ゲートとのコンタクト部と拡散層の間に距離が
あるため、ゲートとドレイン間の耐圧は充分得ることが
できる。
【００２３】図３に示す断面構造に対応させて、他の実
施例をそれぞれ図５、図６および図７に示す。
施例をそれぞれ図５、図６および図７に示す。
【００２４】図５に示した第２の実施例は、SOI層１０
０を薄膜化した場合を示している。このSOI層１００の
厚さは、例えば１０nmを有し、ゲート絶縁膜９１０の厚
さはそのSOI層１００の厚さの約1/2である。
０を薄膜化した場合を示している。このSOI層１００の
厚さは、例えば１０nmを有し、ゲート絶縁膜９１０の厚
さはそのSOI層１００の厚さの約1/2である。
【００２５】本実施例におけるゲートとチャンネル形成
領域との電気的な接続は、図２に示した構造により達成
される。
領域との電気的な接続は、図２に示した構造により達成
される。
【００２６】本実施例によれば、サブスレショールド動
作領域(subthreshold operation region)での特性改善
が図れる。すなわち、ゲート電極とチャンネル活性領域
とが電気的に接続されているため、トランジスタ（ＮＭ
ＯＳ）のゲート電圧（ＶG）＝０Ｖの時（オフ状態）に
は、そのトランジスタのオフ状態を強くする。つまり、
スレショールド電圧を上げる。したがって、サブスレシ
ョールドリーク電流（subthreshold leakage current)
の低減を図ることが出来る。
作領域(subthreshold operation region)での特性改善
が図れる。すなわち、ゲート電極とチャンネル活性領域
とが電気的に接続されているため、トランジスタ（ＮＭ
ＯＳ）のゲート電圧（ＶG）＝０Ｖの時（オフ状態）に
は、そのトランジスタのオフ状態を強くする。つまり、
スレショールド電圧を上げる。したがって、サブスレシ
ョールドリーク電流（subthreshold leakage current)
の低減を図ることが出来る。
【００２７】また、ＳＯＩ構造の固有の効果であるが、
拡散層の寄生容量を低減することができる。
拡散層の寄生容量を低減することができる。
【００２８】図６に示した第３の実施例は、LDD(Lightl
y Doped Drain)構造として知られる浅い低濃度不純物拡
散層３４０を設けたＳＯＩ構造のＮＭＯＳである。すな
わち、この拡散層金属配線が接続されるソース、ドレイ
ン拡散層よりも低濃度を有し、かつ浅く形成されてい
る。このようにLDD構造を採用したことにより、ホット
エレクトロン効果（hot electron effect）を低減する
ことができ、 ＳＯＩ構造のＮＭＯＳの微細化が図れ
る。
y Doped Drain)構造として知られる浅い低濃度不純物拡
散層３４０を設けたＳＯＩ構造のＮＭＯＳである。すな
わち、この拡散層金属配線が接続されるソース、ドレイ
ン拡散層よりも低濃度を有し、かつ浅く形成されてい
る。このようにLDD構造を採用したことにより、ホット
エレクトロン効果（hot electron effect）を低減する
ことができ、 ＳＯＩ構造のＮＭＯＳの微細化が図れ
る。
【００２９】そして、本実施例におけるゲートとチャン
ネル形成領域との電気的な接続は、図２に示した構造に
より達成される。
ネル形成領域との電気的な接続は、図２に示した構造に
より達成される。
【００３０】なお、図６において、ゲート電極５００、
５５０に対するサイドウオールスペーサ（sidewall spa
cer）は省略されている。
５５０に対するサイドウオールスペーサ（sidewall spa
cer）は省略されている。
【００３１】図７に示した第４の実施例は、DDD(Double
Diffused Drain)構造と呼ばれる低濃度拡散層３４０
で、金属配線７００が接続される高濃度拡散層３５０を
包んだ構造であり、ドレイン耐圧を向上することができ
る。
Diffused Drain)構造と呼ばれる低濃度拡散層３４０
で、金属配線７００が接続される高濃度拡散層３５０を
包んだ構造であり、ドレイン耐圧を向上することができ
る。
【００３２】本実施例においても、ゲートとチャンネル
形成領域との電気的な接続は、図２に示した構造により
達成される。
形成領域との電気的な接続は、図２に示した構造により
達成される。
【００３３】なお、図７において、高濃度拡散層３５０
は、ゲート電極５００、５５０の端部(edge）から離れ
ている。しかし、実際は低濃度拡散層３４０と同様にゲ
ート電極５００、５５０の端部(edge）に対して自己整
合(self align)形成される。このため、ゲート絶縁膜１
０９に接した高濃度拡散層３５０の端部はゲート電極下
に位置する。
は、ゲート電極５００、５５０の端部(edge）から離れ
ている。しかし、実際は低濃度拡散層３４０と同様にゲ
ート電極５００、５５０の端部(edge）に対して自己整
合(self align)形成される。このため、ゲート絶縁膜１
０９に接した高濃度拡散層３５０の端部はゲート電極下
に位置する。
【００３４】次に、図１に示した第１の実施例の製造方
法を説明する。図８から図１１は、第１の実施例の製造
過程を示す断面構造図である。図８から図１１は、図１
に示したゲ−トを含んだ半導体装置のＡ−Ａ線切断断面
での製造過程である。
法を説明する。図８から図１１は、第１の実施例の製造
過程を示す断面構造図である。図８から図１１は、図１
に示したゲ−トを含んだ半導体装置のＡ−Ａ線切断断面
での製造過程である。
【００３５】図８に示すように、支持基板としてのシリ
コン基板１２０上にシリコン酸化膜１１０が形成され
る。シリコン基板１２０は比較的高抵抗の単結晶シリコ
ン(relatively high resistivity single crystalline
silicon)である。そして、そのシリコン酸化膜１１０上
に厚さ１００ｎｍ、Ｐ導電型（P-conductivity type）
の１Ω cmの抵抗率(resistivity)を有する単結晶シリコ
ン層（SOI層）１００が形成される。これにより、スタ
ーテングマテリアル(starting material)としてのＳＯ
Ｉ基板が準備される。そして、このＳＯＩ基板表面に、
熱酸化により１０ｎｍのゲート酸化膜９１０を形成し、
そして、ＣＶＤ法を用いてＰ導電型にドーピングされた
多結晶シリコン層５５０を１００ｎｍ堆積する。
コン基板１２０上にシリコン酸化膜１１０が形成され
る。シリコン基板１２０は比較的高抵抗の単結晶シリコ
ン(relatively high resistivity single crystalline
silicon)である。そして、そのシリコン酸化膜１１０上
に厚さ１００ｎｍ、Ｐ導電型（P-conductivity type）
の１Ω cmの抵抗率(resistivity)を有する単結晶シリコ
ン層（SOI層）１００が形成される。これにより、スタ
ーテングマテリアル(starting material)としてのＳＯ
Ｉ基板が準備される。そして、このＳＯＩ基板表面に、
熱酸化により１０ｎｍのゲート酸化膜９１０を形成し、
そして、ＣＶＤ法を用いてＰ導電型にドーピングされた
多結晶シリコン層５５０を１００ｎｍ堆積する。
【００３６】次に、図９に示すように、ホトレジスト法
を用いて活性領域をパタ−ニングする。すなわち、ホト
レジマスクを用いて下部ゲート層５５０、ゲート絶縁膜
９１０、SOI層１００を順次エッチング加工する。この
とき、SOI層１００側面を活性領域の形に露出させるこ
とができる。
を用いて活性領域をパタ−ニングする。すなわち、ホト
レジマスクを用いて下部ゲート層５５０、ゲート絶縁膜
９１０、SOI層１００を順次エッチング加工する。この
とき、SOI層１００側面を活性領域の形に露出させるこ
とができる。
【００３７】なお、活性領域(active region)は絶縁ゲ
ート電界効果トランジスタが形成される領域を言い、ソ
ース、ドレイン領域(source and drain regions)及びそ
れらの間のチャンネル形成領域を含んでいる。
ート電界効果トランジスタが形成される領域を言い、ソ
ース、ドレイン領域(source and drain regions)及びそ
れらの間のチャンネル形成領域を含んでいる。
【００３８】次に、図１０に示すように、ＣＶＤ法を用
いて、高濃度にボロンをド−ピングした多結晶シリコン
（上部ゲート層）５００を堆積する。これにより、下部
ゲート層５５０とSOI層１００とが露出したSOI層側面で
接続される。多結晶シリコン中にドーピングされたボロ
ンは、以降の熱処理工程（例えばＣＶＤ保護膜形成等の
熱処理）によりSOI層側面から拡散し、SOI層中に高濃度
層を形成する。この高濃度層は、プロセスを低温化（例
えば、６００００℃〜７００℃程度）することで薄くす
ることができるため、図中では、省略する。
いて、高濃度にボロンをド−ピングした多結晶シリコン
（上部ゲート層）５００を堆積する。これにより、下部
ゲート層５５０とSOI層１００とが露出したSOI層側面で
接続される。多結晶シリコン中にドーピングされたボロ
ンは、以降の熱処理工程（例えばＣＶＤ保護膜形成等の
熱処理）によりSOI層側面から拡散し、SOI層中に高濃度
層を形成する。この高濃度層は、プロセスを低温化（例
えば、６００００℃〜７００℃程度）することで薄くす
ることができるため、図中では、省略する。
【００３９】次に、図１１に示すように、ホトレジスト
法により、ゲ−ト電極をパターニングする。具体的に
は、異方性ドライエッチングによりゲ−ト電極加工を行
う。このとき、SOI層１１０上では、上部ゲート層５０
０と下部ゲート層５５０とを一緒に加工することができ
る。すなわち、図１に示したように、ゲート電極（５０
０）は形成される。
法により、ゲ−ト電極をパターニングする。具体的に
は、異方性ドライエッチングによりゲ−ト電極加工を行
う。このとき、SOI層１１０上では、上部ゲート層５０
０と下部ゲート層５５０とを一緒に加工することができ
る。すなわち、図１に示したように、ゲート電極（５０
０）は形成される。
【００４０】一般的に、SOI層１００のような段差があ
ると、そのSOI層側面に上部ゲート層５５０のエッチン
グ残り(etching residue)が生じる。しかしながら、ゲ
ート絶縁膜９１０と上部ゲート層５５０とのエッチング
の選択比の高い条件を用いることで、加工することがで
きる。
ると、そのSOI層側面に上部ゲート層５５０のエッチン
グ残り(etching residue)が生じる。しかしながら、ゲ
ート絶縁膜９１０と上部ゲート層５５０とのエッチング
の選択比の高い条件を用いることで、加工することがで
きる。
【００４１】以下、通常のMOSFETと同様な形成工程のた
め図は省略する。ゲ−ト電極５００および開口マスク３
００Ａ（図１参照）をマスクにヒ素(Arsenic）をイオン
ドーズ量５×１０15cm2、打ち込みエネルギー２５ｋｅ
Ｖで加速したイオン打ち込み(ion-implantation)し、そ
の後アニールすることで、拡散層（ソース、ドレイン領
域）３００を形成する。開口マスク３００Ａを用いるこ
とで、拡散層と、ゲート電極とコンタクトしているSOI
層側面との間を0.３ミクロン(um)離した。これにより、
ゲート５００からSOI層表面に拡散して形成されている
Ｐ型高濃度層（浅い接合のため図示せず）と、拡散層３
００との接合耐圧を上げることができる。そして、ＣＶ
Ｄ法により、ＢＰＳＧ(Boro-Phosho Silicate Glass）
を堆積し、熱処理することで平坦化してからそれぞれの
電極にコンタクトを形成する。金属配線を堆積加工する
ことで、素子（ＮＭＯＳ）が形成される。
め図は省略する。ゲ−ト電極５００および開口マスク３
００Ａ（図１参照）をマスクにヒ素(Arsenic）をイオン
ドーズ量５×１０15cm2、打ち込みエネルギー２５ｋｅ
Ｖで加速したイオン打ち込み(ion-implantation)し、そ
の後アニールすることで、拡散層（ソース、ドレイン領
域）３００を形成する。開口マスク３００Ａを用いるこ
とで、拡散層と、ゲート電極とコンタクトしているSOI
層側面との間を0.３ミクロン(um)離した。これにより、
ゲート５００からSOI層表面に拡散して形成されている
Ｐ型高濃度層（浅い接合のため図示せず）と、拡散層３
００との接合耐圧を上げることができる。そして、ＣＶ
Ｄ法により、ＢＰＳＧ(Boro-Phosho Silicate Glass）
を堆積し、熱処理することで平坦化してからそれぞれの
電極にコンタクトを形成する。金属配線を堆積加工する
ことで、素子（ＮＭＯＳ）が形成される。
【００４２】上記の工程から明らかなように、 SOI層に
はコンタクトパターンを設けることなく、基板１００と
ゲート電極を導通させることができる。
はコンタクトパターンを設けることなく、基板１００と
ゲート電極を導通させることができる。
【００４３】なお、ここで用いた導電型を反対にするこ
とで、ＰＭＯＳ（ＰチャネルＭＯＳ）が形成できる。ま
た、 シリコン酸化膜１１０上にＰ導電型SOI層とＮ導電
型SOI層をそれぞれ設け、ＰＭＯＳ形成用マスクとＮＭ
ＯＳ形成用マスクとを使い分けることでCMOSプロセスが
達成できることは明らかである。
とで、ＰＭＯＳ（ＰチャネルＭＯＳ）が形成できる。ま
た、 シリコン酸化膜１１０上にＰ導電型SOI層とＮ導電
型SOI層をそれぞれ設け、ＰＭＯＳ形成用マスクとＮＭ
ＯＳ形成用マスクとを使い分けることでCMOSプロセスが
達成できることは明らかである。
【００４４】図１２は、第５の実施例を示す。特に、大
きな電流をとるため、複数ゲート（電極）を平行に配置
した、いわゆるデュアルゲート(dual gate)構造を有す
るＳＯＩ−ＮＭＯＳのレイアウトを示している。図１２
において、拡散層３００は、活性領域（SOI層）１００
のパターンよりも小さく形成されている。
きな電流をとるため、複数ゲート（電極）を平行に配置
した、いわゆるデュアルゲート(dual gate)構造を有す
るＳＯＩ−ＮＭＯＳのレイアウトを示している。図１２
において、拡散層３００は、活性領域（SOI層）１００
のパターンよりも小さく形成されている。
【００４５】本実施例においても、それぞれのゲート電
極５００は、図２に示すように、上部ゲート層及び下部
ゲート層より成る２層構造を有し、上部ゲート層と活性
領域の側面にコンタクトしている。
極５００は、図２に示すように、上部ゲート層及び下部
ゲート層より成る２層構造を有し、上部ゲート層と活性
領域の側面にコンタクトしている。
【００４６】本発明構造および形成プロセスを用いる
と、拡散層とは反対導電型を持つ電極（Ｐ導電型ゲート
電極５００）と活性領域とのコンタクトはそれらが同一
導電型であるため容易に達成できる。また、バイポーラ
トランジスタが同時に得られる。
と、拡散層とは反対導電型を持つ電極（Ｐ導電型ゲート
電極５００）と活性領域とのコンタクトはそれらが同一
導電型であるため容易に達成できる。また、バイポーラ
トランジスタが同時に得られる。
【００４７】図１３は、第６の実施例であり、そのバイ
ポーラトランジスタの基本的な配置を示す。例えばPMOS
の場合、そのトランジスタの構成は、ゲート５００が接
続されたＮ導電型SOI層をＮ型ベースとし、Ｐ型ソース
領域およびＰ型ドレイン領域をそれぞれ、エミッタおよ
びコレクタとし、横型ＰＮＰバイポーラトランジスタ(L
ateralＰＮＰ Bipolar Transistor) として動作させる
ことができる。
ポーラトランジスタの基本的な配置を示す。例えばPMOS
の場合、そのトランジスタの構成は、ゲート５００が接
続されたＮ導電型SOI層をＮ型ベースとし、Ｐ型ソース
領域およびＰ型ドレイン領域をそれぞれ、エミッタおよ
びコレクタとし、横型ＰＮＰバイポーラトランジスタ(L
ateralＰＮＰ Bipolar Transistor) として動作させる
ことができる。
【００４８】図１４は本発明の第７の実施例の半導体装
置の平面配置図である。本実施例はMOSFETではなく、横
型バイポーラトランジスタのみを構成している。すなわ
ち、図１４に示すように、電極５００はベース引き出し
電極としてパターンニングされている。前記第６の実施
例と同様に、この電極５００はSOI層１００側面に接続
されている。エミッタ領域及びコレクタ領域は開口マス
クパターン３００、３１０をマスクとして周知のイオン
打ち込みによりSOI層１００内に選択的に形成すること
ができる。
置の平面配置図である。本実施例はMOSFETではなく、横
型バイポーラトランジスタのみを構成している。すなわ
ち、図１４に示すように、電極５００はベース引き出し
電極としてパターンニングされている。前記第６の実施
例と同様に、この電極５００はSOI層１００側面に接続
されている。エミッタ領域及びコレクタ領域は開口マス
クパターン３００、３１０をマスクとして周知のイオン
打ち込みによりSOI層１００内に選択的に形成すること
ができる。
【００４９】図１５は、本発明の第８の実施例の半導体
装置の平面配置図である。図１５に示すように、リング
状に活性領域（SOI層）１００を絶縁膜（図示せず）に
配置させ、デバイスを形成することができる。このデバ
イスは、たとえばＳＯＩ−ＭＯＳＦＥＴの入力保護用ダ
イオード（ＰＮ接合ダイオード）として適用できる。す
なわち、Ｎ導電型SOI層１００にＰ導電型拡散層３００
が上記絶縁膜に達するように選択的に形成されている。
Ｐ導電型高濃度不純物拡散層３００が形成されている
リング状SOI層１００の内側の側壁には電極５００がコ
ンタクトされている。電極５００主面およびSOI層主面
に層間絶縁膜（図示せず）が被覆され、この層間絶縁膜
にはコンタクトホール６００が配置されている。そし
て、点線で示したように、アノード配線ＭAおよび配線
ＭKが接続されている。
装置の平面配置図である。図１５に示すように、リング
状に活性領域（SOI層）１００を絶縁膜（図示せず）に
配置させ、デバイスを形成することができる。このデバ
イスは、たとえばＳＯＩ−ＭＯＳＦＥＴの入力保護用ダ
イオード（ＰＮ接合ダイオード）として適用できる。す
なわち、Ｎ導電型SOI層１００にＰ導電型拡散層３００
が上記絶縁膜に達するように選択的に形成されている。
Ｐ導電型高濃度不純物拡散層３００が形成されている
リング状SOI層１００の内側の側壁には電極５００がコ
ンタクトされている。電極５００主面およびSOI層主面
に層間絶縁膜（図示せず）が被覆され、この層間絶縁膜
にはコンタクトホール６００が配置されている。そし
て、点線で示したように、アノード配線ＭAおよび配線
ＭKが接続されている。
【００５０】本実施例によれば、電極５００がＰＮ接合
(PN junction)全体に対向してリング状SOI層１００の内
側の側壁にコンタクトされているため、サージ電流を均
一に流すことが可能である。
(PN junction)全体に対向してリング状SOI層１００の内
側の側壁にコンタクトされているため、サージ電流を均
一に流すことが可能である。
【００５１】次に、図１６から図１８に第９の実施例で
ある他の半導体装置の製造方法を示す。
ある他の半導体装置の製造方法を示す。
【００５２】なお、図１６から図１８に示した断面図は
図１に示すA-A線切断方向の断面図に対応する。
図１に示すA-A線切断方向の断面図に対応する。
【００５３】図９に示した下部ゲート層５５０を加工す
る時に、下部ゲート層５５０上にシリコン窒化膜９２５
を堆積し、シリコン窒化膜９２５および下部ゲート層５
５０のエッチングし、ゲ−ト絶縁膜９１０で加工を一旦
止める。次に、既知のＣＶＤ法とドライエッチング（異
方性エッチング：anisotropic etching)を組み合わせた
スペーサ形成技術により、下部ゲート層５５０側面にス
ペーサ９２０を形成することができる（図１６）。
る時に、下部ゲート層５５０上にシリコン窒化膜９２５
を堆積し、シリコン窒化膜９２５および下部ゲート層５
５０のエッチングし、ゲ−ト絶縁膜９１０で加工を一旦
止める。次に、既知のＣＶＤ法とドライエッチング（異
方性エッチング：anisotropic etching)を組み合わせた
スペーサ形成技術により、下部ゲート層５５０側面にス
ペーサ９２０を形成することができる（図１６）。
【００５４】次に、シリコン窒化膜９２５およびスペー
サ９２０をマスクにSOI層１００を加工する（図１
７）。
サ９２０をマスクにSOI層１００を加工する（図１
７）。
【００５５】次に、スペーサ９２０およびにシリコン窒
化膜９２５を除去し、下部ゲート層５５０をマスクにイ
オン打ち込みすることで、SOI層１００周辺部に自己整
合的にＰ導電型の高濃度不純物拡散層３３０を設けるこ
とができる。この後、図１０に示した実施例１の形成プ
ロセス （ゲートエッチング）を行うことで素子を
得ることができる（図１８）。このプロセスを行うこと
で、金属材を上部ゲート層５００として用いても、 SOI
層（基板）とショットキーバリア(schottky barrier)を
持つことなく低抵抗で導通を得ることができる。
化膜９２５を除去し、下部ゲート層５５０をマスクにイ
オン打ち込みすることで、SOI層１００周辺部に自己整
合的にＰ導電型の高濃度不純物拡散層３３０を設けるこ
とができる。この後、図１０に示した実施例１の形成プ
ロセス （ゲートエッチング）を行うことで素子を
得ることができる（図１８）。このプロセスを行うこと
で、金属材を上部ゲート層５００として用いても、 SOI
層（基板）とショットキーバリア(schottky barrier)を
持つことなく低抵抗で導通を得ることができる。
【００５６】本発明構造では、異なる材質を積層するこ
とでゲートを形成できることは明らかであり、必要なゲ
ート抵抗を得るように組み合わせを設計することができ
る。これまで、2層のゲート構成を示してきたが、例え
ば、下部ゲートをN型多結晶シリコンとそのN型多結晶シ
リコン上のチタンナイトライド(TiN)との積層膜とし、
上部ゲートをP型多結晶シリコンにすることができる。
すなわち、ゲートの低抵抗化や閥値(threshold voltag
e)設定のため開発されているポリサイドゲート(polysid
e gate)やサリサイドゲート(salicide gate)のような積
層ゲート構造をそのまま用いることができる。
とでゲートを形成できることは明らかであり、必要なゲ
ート抵抗を得るように組み合わせを設計することができ
る。これまで、2層のゲート構成を示してきたが、例え
ば、下部ゲートをN型多結晶シリコンとそのN型多結晶シ
リコン上のチタンナイトライド(TiN)との積層膜とし、
上部ゲートをP型多結晶シリコンにすることができる。
すなわち、ゲートの低抵抗化や閥値(threshold voltag
e)設定のため開発されているポリサイドゲート(polysid
e gate)やサリサイドゲート(salicide gate)のような積
層ゲート構造をそのまま用いることができる。
【００５７】図19は、第１０の実施例であり、上部ゲー
ト500と、下部ゲート550との間に絶縁膜930を置いた場
合を示している。これにより、容易に浮遊ゲート型メモ
リセルを得ることができる。
ト500と、下部ゲート550との間に絶縁膜930を置いた場
合を示している。これにより、容易に浮遊ゲート型メモ
リセルを得ることができる。
【００５８】したがって、 SOI層１００に前記実施例
（例えば第１の実施例）のような上部ゲート層及び下部
ゲート層より成る２層構造を有し、上部ゲート層と活性
領域の側面にコンタクトしているMOSFETと上記浮遊ゲー
ト型メモリセルとが搭載された半導体集積回路装置を形
成することが可能である。
（例えば第１の実施例）のような上部ゲート層及び下部
ゲート層より成る２層構造を有し、上部ゲート層と活性
領域の側面にコンタクトしているMOSFETと上記浮遊ゲー
ト型メモリセルとが搭載された半導体集積回路装置を形
成することが可能である。
【００５９】また、図２０および図２１は、それぞれ第
１１の実施例および第１２の実施例であり、前記実施例
のMOSFETとともにSOI層１００に形成が可能なＰＮ接合
ダイオードの変形例を示す。
１１の実施例および第１２の実施例であり、前記実施例
のMOSFETとともにSOI層１００に形成が可能なＰＮ接合
ダイオードの変形例を示す。
【００６０】図20に示したダイオードは、 Ｐ導電型SOI
層（基板）１００とN型層３７０との間のＰＮ接合で構
成される。このダイオードの形成方法を以下に簡単に述
べる。
層（基板）１００とN型層３７０との間のＰＮ接合で構
成される。このダイオードの形成方法を以下に簡単に述
べる。
【００６１】まず、ゲート絶縁膜を基板１００表面に置
かずに下部ゲート層550および上部ゲート層500を堆積す
る。具体的には、図８に示したゲート絶縁膜910を形成
した後、ダイオドが形成されるべき基板１００表面に形
成されたゲート絶縁膜910の一部を除去する。そして、
下部ゲート層550および上部ゲート層500を堆積する。ゲ
ート電極パターンニング工程で、そのゲート絶縁膜がな
いため、基板100をエッチングすることができる。この
時作られる側面の段差を利用して絶縁膜スペーサ960を
形成する。そして、露出した多結晶シリコン500およ
び、基板100に選択的にタングステン710を堆積する。基
板100にはタングステン堆積前にリンをイオン打ち込み
することにより、上記絶縁膜スペーサ960によって規定
されたN型層370を形成する。360はゲート絶縁膜がない
ため550より拡散してくるP型不純物層を示したものであ
る。
かずに下部ゲート層550および上部ゲート層500を堆積す
る。具体的には、図８に示したゲート絶縁膜910を形成
した後、ダイオドが形成されるべき基板１００表面に形
成されたゲート絶縁膜910の一部を除去する。そして、
下部ゲート層550および上部ゲート層500を堆積する。ゲ
ート電極パターンニング工程で、そのゲート絶縁膜がな
いため、基板100をエッチングすることができる。この
時作られる側面の段差を利用して絶縁膜スペーサ960を
形成する。そして、露出した多結晶シリコン500およ
び、基板100に選択的にタングステン710を堆積する。基
板100にはタングステン堆積前にリンをイオン打ち込み
することにより、上記絶縁膜スペーサ960によって規定
されたN型層370を形成する。360はゲート絶縁膜がない
ため550より拡散してくるP型不純物層を示したものであ
る。
【００６２】本実施例は、２層ゲートパターンエッチン
グを利用して、ＰＮ接合ダイオードを選択的に形成でき
る。
グを利用して、ＰＮ接合ダイオードを選択的に形成でき
る。
【００６３】CM0Sプロセスでは、ゲートの多結晶シリコ
ンにN型およびP型の両者を用いられている。これを利用
することで、ダイオードを形成することができる。図21
に代表的レイアウトを示す。活性領域（Ｐ導電型SOI
層）100の左側面(CNT1)よりN導電型領域へのコンタクト
が行われ、右側面(CNT2)よりP導電型領域へのコンタク
トをとることができる。
ンにN型およびP型の両者を用いられている。これを利用
することで、ダイオードを形成することができる。図21
に代表的レイアウトを示す。活性領域（Ｐ導電型SOI
層）100の左側面(CNT1)よりN導電型領域へのコンタクト
が行われ、右側面(CNT2)よりP導電型領域へのコンタク
トをとることができる。
【００６４】なお、 N導電型領域３００は開口マスク３
００Aを用いたヒ素イオンの打ち込みにより形成され
る。
００Aを用いたヒ素イオンの打ち込みにより形成され
る。
【００６５】本発明によるゲートと基板（SOI層）との
コンタクト（以下、基板コンタクトと言う）は、ゲート
が複数の活性領域に跨るときに有効である。つまり、本
発明は高集積化に適した構造である。図２５、図２６そ
して図２７は、第１３、第１４そして第１５の実施例を
それぞれ示す。ＬＳＩで使用されている代表的な活性領
域１００とゲート５００との配置例をそれぞれ示す。
コンタクト（以下、基板コンタクトと言う）は、ゲート
が複数の活性領域に跨るときに有効である。つまり、本
発明は高集積化に適した構造である。図２５、図２６そ
して図２７は、第１３、第１４そして第１５の実施例を
それぞれ示す。ＬＳＩで使用されている代表的な活性領
域１００とゲート５００との配置例をそれぞれ示す。
【００６６】従来の基板コンタクトでは、複数のコンタ
クト形成領域を設ける必要がある。
クト形成領域を設ける必要がある。
【００６７】しかしながら、本発明によれば、活性領域
１００の側壁で基板コンタクトを達成しているため、図
２５から図２７それぞれ示した配置の活性領域に対する
基板コンタクトが容易に行える。したがって、高集積化
された低電圧駆動の半導体集積回路装置が得られる。
１００の側壁で基板コンタクトを達成しているため、図
２５から図２７それぞれ示した配置の活性領域に対する
基板コンタクトが容易に行える。したがって、高集積化
された低電圧駆動の半導体集積回路装置が得られる。
【００６８】ところで、本発明のデバイス構造は、高い
電圧（Ｖcc＝1.2V〜1.5V）では、リーク電流が増大する
ため、特に低い電圧（ＶDL≦0.6V）での動作において効
果がある。このため、基板コンタクトの無いSOI-MOSFET
と本発明のような基板コンタクトを有するSOI-MOSFETと
を集積化した半導体集積回路装置（以下、ICと言う）の
場合、図２８に示したような電圧リミッタ(voltage lim
itor)をそのIC内に設け、駆動電圧ＶDLによって動作さ
せる内部回路(internal circuit)を上記本発明のSOI-MO
SFETsで構成することができる。
電圧（Ｖcc＝1.2V〜1.5V）では、リーク電流が増大する
ため、特に低い電圧（ＶDL≦0.6V）での動作において効
果がある。このため、基板コンタクトの無いSOI-MOSFET
と本発明のような基板コンタクトを有するSOI-MOSFETと
を集積化した半導体集積回路装置（以下、ICと言う）の
場合、図２８に示したような電圧リミッタ(voltage lim
itor)をそのIC内に設け、駆動電圧ＶDLによって動作さ
せる内部回路(internal circuit)を上記本発明のSOI-MO
SFETsで構成することができる。
【００６９】なお、図２８において、抵抗Ｒ１、Ｒ２は
基準電圧Vref（≦0.6V）が得られるように設定される。
DAは差動アンプ(differntial amplifier)である。
基準電圧Vref（≦0.6V）が得られるように設定される。
DAは差動アンプ(differntial amplifier)である。
【００７０】本発明のSOI-MOSFETsをゲート保護回路素
子として用いた実施例を図２９に示す。本実施例では、
IC内において、ボンデイングパッド(bonding pad)ＢＰ
と内部回路１との間に本発明で構成された大きなインバ
ータ（CMOSインバータ）を接続することで、ゲート保護
素子として動作させることが出来る。すなわち、ゲート
電極は電源Ｖccあるいは接地線Ｖssに対し、それぞれPN
接合を介して接続されている。このため、たとえば、正
のサージ電圧がボンデイングパッドＢＰに印加された場
合、NMOSのＰＮ接合を通して、接地線Ｖssに引き抜かれ
る。一方、負のサージ電圧がボンデイングパッドＢＰに
印加された場合、PMOSのＰＮ接合を通して、接地線Ｖcc
に引き抜かれる。
子として用いた実施例を図２９に示す。本実施例では、
IC内において、ボンデイングパッド(bonding pad)ＢＰ
と内部回路１との間に本発明で構成された大きなインバ
ータ（CMOSインバータ）を接続することで、ゲート保護
素子として動作させることが出来る。すなわち、ゲート
電極は電源Ｖccあるいは接地線Ｖssに対し、それぞれPN
接合を介して接続されている。このため、たとえば、正
のサージ電圧がボンデイングパッドＢＰに印加された場
合、NMOSのＰＮ接合を通して、接地線Ｖssに引き抜かれ
る。一方、負のサージ電圧がボンデイングパッドＢＰに
印加された場合、PMOSのＰＮ接合を通して、接地線Ｖcc
に引き抜かれる。
【００７１】本発明によれば、低電圧で動作する特性を
有する。したがって、電圧の低さが課題であった光起電
力効果(phtovoltaic effect)を利用した受光素子(photo
detector)、例えば太陽電池(solar cell)と本発明のSOI
-MOSFETsとを集積化することができる。たとえば、図３
０に示した電子カードが組み立てられる。図３０におい
て、シリコン基板１２０に設けられたウエル(well)に受
光素子１２２が形成され、その基板１２０の一部に埋め
込み酸化膜１１０が形成されている。埋め込み酸化膜１
１０上には本発明のSOI-MOSFETsが形成されている。そ
して、たとえば、透明な樹脂体１０でシリコン基板１２
０が封止されている。そしてさらに、樹脂体１０のコー
ナには外部端子１１が設けられている。
有する。したがって、電圧の低さが課題であった光起電
力効果(phtovoltaic effect)を利用した受光素子(photo
detector)、例えば太陽電池(solar cell)と本発明のSOI
-MOSFETsとを集積化することができる。たとえば、図３
０に示した電子カードが組み立てられる。図３０におい
て、シリコン基板１２０に設けられたウエル(well)に受
光素子１２２が形成され、その基板１２０の一部に埋め
込み酸化膜１１０が形成されている。埋め込み酸化膜１
１０上には本発明のSOI-MOSFETsが形成されている。そ
して、たとえば、透明な樹脂体１０でシリコン基板１２
０が封止されている。そしてさらに、樹脂体１０のコー
ナには外部端子１１が設けられている。
【００７２】なお、本発明のSOI-MOSFETsを基板１２０
の一方の主面に設け、その一方の主面と反対の他方の主
面に受光素子を設け、一方の主面は不透明の樹脂体で保
護し、そして、他方の主面は透明な樹脂体で保護しても
よい。
の一方の主面に設け、その一方の主面と反対の他方の主
面に受光素子を設け、一方の主面は不透明の樹脂体で保
護し、そして、他方の主面は透明な樹脂体で保護しても
よい。
【００７３】
【発明の効果】本発明によれば、ゲート電極が、チャネ
ルとなる基板と電気的に接続されるため、チヤネルに対
して給電できるため、基板フローテイングの問題を抑え
ることができる。
ルとなる基板と電気的に接続されるため、チヤネルに対
して給電できるため、基板フローテイングの問題を抑え
ることができる。
【００７４】また、ゲート電極とチャネルとなる基板と
の電気的な接続は基板側面部おいて達成するため、基板
コンタクトエリアの占有面積が無く高集積化が可能とな
る。
の電気的な接続は基板側面部おいて達成するため、基板
コンタクトエリアの占有面積が無く高集積化が可能とな
る。
【図１】本発明の第１の実施例である半導体装置を示す
平面図である。
平面図である。
【図２】図１に示した半導体装置のA-A線切断断面であ
る。
る。
【図３】図１に示した半導体装置のＢ-Ｂ線切断断面で
ある。
ある。
【図４】図１に示した半導体装置のC-C線切断断面であ
る。
る。
【図５】本発明の第２の実施例の半導体装置を示す断面
図である。
図である。
【図６】本発明の第３の実施例の半導体装置を示す断面
図である。
図である。
【図７】本発明の第４の実施例の半導体装置を示す断面
図である。
図である。
【図８】図１に示した半導体装置の製造過程を示す断面
図である。
図である。
【図９】図８に続く半導体装置の製造過程を示す断面図
である。
である。
【図１０】図９に続く半導体装置の製造過程を示す断面
図である。
図である。
【図１１】図１０に続く半導体装置の製造過程を示す断
面図である。
面図である。
【図１２】本発明の第５の実施例の半導体装置の平面配
置図である。
置図である。
【図１３】本発明の第６の実施例の半導体装置の平面配
置図である。
置図である。
【図１４】本発明の第７の実施例の半導体装置の平面配
置図である。
置図である。
【図１５】本発明の第８の実施例の半導体装置の平面配
置図である。
置図である。
【図１６】本発明の第９の実施例の半導体装置の製造過
程を示す断面図である。
程を示す断面図である。
【図１７】本発明の第９の実施例の半導体装置の製造過
程を示す断面図である。
程を示す断面図である。
【図１８】本発明の第９の実施例の半導体装置の製造過
程を示す断面図である。
程を示す断面図である。
【図１９】本発明の第１０の実施例の半導体装置を示す
断面図である。
断面図である。
【図２０】本発明の第１１の実施例の半導体装置を示す
断面図である。
断面図である。
【図２１】本発明の第１２の実施例の半導体装置の平面
配置図である。
配置図である。
【図２２】従来のSOI構造の半導体装置の平面図であ
る。
る。
【図２３】図２２に示した従来の半導体装置の薄膜単結
晶シリコン層の平面図である。
晶シリコン層の平面図である。
【図２４】図２２に示した従来の半導体装置のA-A線切
断断面である。
断断面である。
【図２５】本発明の第１３の実施例半導体集積回路装置
の平面図である。
の平面図である。
【図２６】本発明の第１４の実施例である半導体集積回
路装置の平面図である。
路装置の平面図である。
【図２７】本発明の第１５の実施例である半導体集積回
路装置の平面図である。
路装置の平面図である。
【図２８】本発明のそれぞれの実施例の半導体装置（ま
たは半導体集積回路装置）を駆動するための電源回路
（電圧リミッタ）を示す回路図である。
たは半導体集積回路装置）を駆動するための電源回路
（電圧リミッタ）を示す回路図である。
【図２９】本発明の半導体装置を保護素子として用いた
入出力保護回路を示す回路図である。そして、
入出力保護回路を示す回路図である。そして、
【図３０】本発明の半導体装置（または半導体集積回路
装置）が組み込まれた電子カードを示す断面図である。
装置）が組み込まれた電子カードを示す断面図である。
100:SOI活性領域。 110:シリコン酸化膜層。 120:支持基板。 300A:開ロマスク 300,330、340、350、360、370:高濃度不純物拡散層。 500、550:ゲート。 600:コンタクト。 700、710:金属配線。 910:ゲート酸化膜。1 920、930、960:層間絶縁膜 10:電子カード。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/78 ６１７Ｌ ６１７Ｎ ６１８Ｚ
Claims (15)
- 【請求項１】主面が絶縁体より成る支持基板と、上記絶
縁体主面にパターン形成された第１導電型の単結晶半導
体層と、上記単結晶半導体層の主面に形成されたゲート
絶縁膜と、上記ゲート絶縁膜上にパターン形成された第
１のゲート層と、そして上記第１のゲート層に接続され
た第２のゲート層とを含み、上記第２のゲート層は上記
単結晶半導体層の側面部で接続されていることを特徴と
する半導体装置。 - 【請求項２】請求項１において、上記支持基板は単結晶
半導体とその半導体表面に形成されたシリコン酸化膜よ
りなる絶縁体とで構成されていることを特徴とする半導
体装置。 - 【請求項３】主面が絶縁体より成る支持基板と、上記絶
縁体主面に形成された矩形を有する第１導電型の単結晶
半導体層と、上記単結晶半導体層の主面に形成されたゲ
ート絶縁膜と、上記ゲート絶縁膜上にパターン形成され
た第１のゲート層と、そして上記第１のゲート層に接続
された第２のゲート層とを含み、上記第２のゲート層は
上記単結晶半導体層の互いに対向する両側面部で接続さ
れていることを特徴とする半導体装置。 - 【請求項４】請求項３において、上記支持基板は単結晶
半導体とその半導体表面に形成されたシリコン酸化膜よ
りなる絶縁体とで構成されていることを特徴とする半導
体装置。 - 【請求項５】請求項３において、上記下部ゲート層は多
結晶シリコンとチタンナイトライドとの積層膜より成
り、上記上部ゲート層は多結晶シリコンより成ることを
特徴とする半導体装置。 - 【請求項６】主面が絶縁体より成る支持基板と、上記絶
縁体主面に形成された複数の矩形を有する第１導電型の
単結晶半導体層と、上記それぞれの単結晶半導体層の主
面に形成されたゲート絶縁膜と、上記それぞれのゲート
絶縁膜上にパターン形成された第１のゲート層と、そし
て上記複数の単結晶半導体層に跨って形成され上記第１
のゲート層に接続された第２のゲート層とを有し、上記
第２のゲート層は上記それぞれの単結晶半導体層の側面
部で接続されていることを特徴とする半導体集積回路装
置。 - 【請求項７】絶縁物上に半導体単結晶層が設けられ、該
半導体単結晶層に形成されたゲ−ト、ソ−ス、ドレイン
電極を持った絶縁ゲ−ト型電界効果トランジスタを含む
半導体装置において、ゲート電極が２層構造からなり、
上部ゲート層が該絶縁ゲ−ト型電界効果トランジスタの
チャネル形成領域と電気的に接続されていることを特徴
とする半導体装置。 - 【請求項８】請求項７において、該シリコン単結晶層の
側面と該ゲート電極とのコンタクトがされていることを
特徴とする半導体装置。 - 【請求項９】請求項７において、該下部ゲート層と活性
領域が同じパターンにより形成されていることを特徴と
する半導体装置。 - 【請求項１０】絶縁体上にあるシリコン単結晶に、該ゲ
ート絶縁膜を形成する工程と、該ゲート絶縁膜上にゲー
ト層を堆積する工程と、活性領域をパタ−ニングする工
程と該ゲ−ト層と該シリコン単結晶層を加工する工程
と、該ゲート層および該シリコンおよび絶縁膜基板上に
第２のゲート層を堆積する工程と、ゲートをパターニン
グし、該第１および第２のゲート層を加工する工程と、
該活性領域に所定の不純物領域を形成する工程を有する
半導体装置の製造方法。 - 【請求項１１】半導体本体に受光素子が形成され、上記
本体の一主面に絶縁膜を介して半導体層が形成され、上
記半導体層にその半導体層をチャンネル形成領域とする
MISFETが形成され、上記MISFETのゲート電極と上記半導
体層とが電気的に接続され、上記半導体本体は樹脂体に
封止されて成ることを特徴とする電子カード。 - 【請求項１２】請求項１１において、上記受光素子は上
記MISFETを駆動する太陽電池を構成することを特徴とす
る電子カード。 - 【請求項１３】請求項１２において、上記受光素子は透
明な樹脂体で封止されている電子カード。 - 【請求項１４】請求項１１において、上記受光素子は上
記本体の一主面に対し、反対の他の主面に形成されてい
ることを特徴とする電子カード。 - 【請求項１５】絶縁体上の単結晶半導体層に絶縁ゲート
電界効果トランジスタを有する半導体装置を製造する方
法において、 上記単結晶半導体層にゲート絶縁膜を介して第１導体層
を堆積する工程、 上記第１導体層および上記単結晶半導体層に対しゲート
幅方向を規定するパターンニングを行う工程、 パターニングされた上記第１導体層および上記単結晶半
導体層上に上記第１導体層主面及び側面、上記単結晶半
導体層の側面に接する第２導体層を堆積する工程、 上記第２導体層及び上記第１導体層に対しゲート長方向
を規定するパターンニングを行い、第１ゲート層および
第２ゲート層の積層ゲート電極を形成する工程、 上記積層ゲート電極により規定されたソース、ドレイン
領域を形成する工程より成る。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33963797A JP3545583B2 (ja) | 1996-12-26 | 1997-12-10 | 半導体装置およびその製造方法 |
| SG1997004585A SG74035A1 (en) | 1996-12-26 | 1997-12-19 | Semiconductor device and manufacturing method thereof |
| MYPI97006252A MY130168A (en) | 1996-12-26 | 1997-12-23 | Semiconductor device and manufacturing method thereof |
| KR1019970072217A KR100712461B1 (ko) | 1996-12-26 | 1997-12-23 | 반도체장치및그제조방법 |
| TW086119685A TW437004B (en) | 1996-12-26 | 1997-12-24 | Semiconductor device and manufacturing method thereof |
| CN97126000A CN1131567C (zh) | 1996-12-26 | 1997-12-26 | 半导体器件 |
| US08/998,887 US6060750A (en) | 1996-12-26 | 1997-12-29 | Semiconductor device having SOI-MOSFET |
| US09/506,956 US6194763B1 (en) | 1996-12-26 | 2000-02-18 | Semiconductor device having SOI-MOSFET |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34713896 | 1996-12-26 | ||
| JP8-347138 | 1996-12-26 | ||
| JP33963797A JP3545583B2 (ja) | 1996-12-26 | 1997-12-10 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10242477A true JPH10242477A (ja) | 1998-09-11 |
| JP3545583B2 JP3545583B2 (ja) | 2004-07-21 |
Family
ID=26576478
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33963797A Expired - Fee Related JP3545583B2 (ja) | 1996-12-26 | 1997-12-10 | 半導体装置およびその製造方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (2) | US6060750A (ja) |
| JP (1) | JP3545583B2 (ja) |
| KR (1) | KR100712461B1 (ja) |
| CN (1) | CN1131567C (ja) |
| MY (1) | MY130168A (ja) |
| SG (1) | SG74035A1 (ja) |
| TW (1) | TW437004B (ja) |
Cited By (36)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6465823B1 (en) | 1999-06-30 | 2002-10-15 | Kabushiki Kaisha Toshiba | Dynamic threshold voltage metal insulator semiconductor effect transistor |
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