JP2889246B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP2889246B2 JP2889246B2 JP63104861A JP10486188A JP2889246B2 JP 2889246 B2 JP2889246 B2 JP 2889246B2 JP 63104861 A JP63104861 A JP 63104861A JP 10486188 A JP10486188 A JP 10486188A JP 2889246 B2 JP2889246 B2 JP 2889246B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- buried
- epitaxial layer
- type
- well region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 title claims description 17
- 239000012535 impurity Substances 0.000 claims description 13
- 239000000758 substrate Substances 0.000 claims description 13
- 230000002093 peripheral effect Effects 0.000 claims description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 5
- 229910052710 silicon Inorganic materials 0.000 claims description 5
- 239000010703 silicon Substances 0.000 claims description 5
- 239000010410 layer Substances 0.000 description 32
- 238000005468 ion implantation Methods 0.000 description 24
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 16
- 150000002500 ions Chemical class 0.000 description 13
- 230000001133 acceleration Effects 0.000 description 11
- 238000000034 method Methods 0.000 description 11
- 229910004298 SiO 2 Inorganic materials 0.000 description 9
- 238000009826 distribution Methods 0.000 description 7
- 239000011229 interlayer Substances 0.000 description 7
- 238000000206 photolithography Methods 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 230000005260 alpha ray Effects 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- AHKZTVQIVOEVFO-UHFFFAOYSA-N oxide(2-) Chemical compound [O-2] AHKZTVQIVOEVFO-UHFFFAOYSA-N 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 239000007790 solid phase Substances 0.000 description 1
- 238000001771 vacuum deposition Methods 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 [発明の目的] (産業上の利用分野) 本発明はバイポーラ素子とCMOS素子との混載LSIを構
成する半導体装置及びその製造方法に関するもので、特
に、ソフトエラーに強いバイポーラCMOS(以下BiCMOSと
いう)メモリーに使用されるものである。
成する半導体装置及びその製造方法に関するもので、特
に、ソフトエラーに強いバイポーラCMOS(以下BiCMOSと
いう)メモリーに使用されるものである。
(従来の技術) 従来のBiCMOS混載LSIは、P型基板上に埋め込みN+領
域を形成し、その後P型エピタキシャル層を形成してか
ら、通常のBiCMOS工程を経てBiCMOS型LSIを形成する。
域を形成し、その後P型エピタキシャル層を形成してか
ら、通常のBiCMOS工程を経てBiCMOS型LSIを形成する。
第3図はこの種のLSIの従来例で、51はP型基板、52
は埋め込みN+領域、53,57はNウェル領域、54は素子分
離用絶縁膜、55は埋め込みN+取り出し電極、56はメモリ
ーセルまたは周辺回路のNMOSトランジスタを形成するP
ウェル領域、58はゲート酸化膜、59はゲート多結晶シリ
コン膜、60は層間絶縁膜、61はエミッタ多結晶シリコン
膜、62はエミッタN+領域、63は内部ベース領域、64はフ
ィールドP-領域,65はLDD(Lightly Doped Drain)N-領
域、66はN+領域(ソースまたはドレイン)、67はP+領域
(ソースまたはドレイン)、68は外部ベース領域、69は
LDD部側壁、70は層間絶縁膜、71はAl電極である。
は埋め込みN+領域、53,57はNウェル領域、54は素子分
離用絶縁膜、55は埋め込みN+取り出し電極、56はメモリ
ーセルまたは周辺回路のNMOSトランジスタを形成するP
ウェル領域、58はゲート酸化膜、59はゲート多結晶シリ
コン膜、60は層間絶縁膜、61はエミッタ多結晶シリコン
膜、62はエミッタN+領域、63は内部ベース領域、64はフ
ィールドP-領域,65はLDD(Lightly Doped Drain)N-領
域、66はN+領域(ソースまたはドレイン)、67はP+領域
(ソースまたはドレイン)、68は外部ベース領域、69は
LDD部側壁、70は層間絶縁膜、71はAl電極である。
第4図(a)はNウェル53,57付近の不純物濃度分布
図、第4図(b)はPウェル56付近の不純物濃度分布図
である。
図、第4図(b)はPウェル56付近の不純物濃度分布図
である。
(発明が解決しようとする課題) 上記従来技術によれば、メモリーセル特にE/R(エン
ハンスメント/レジスタ)セル型SRAM(スタティックRA
M)に於いては、メモリーセルのPウェル56下には低濃
度のP型領域51しか形成されていないため、α線がセル
内を貫通した時に発生するキャリアを防止することはで
きず、ソフトエラー耐性が悪くなる。これに対して高濃
度の埋め込みP領域をPウェル56下に形成してやれば、
発生したキャリアの易動度は小さくする事ができ、ソフ
トエラーが起きにくくなる。但し、あまり高濃度に埋め
込みP領域を形成すると、埋め込みN+領域52との耐性が
確保できなくなる。
ハンスメント/レジスタ)セル型SRAM(スタティックRA
M)に於いては、メモリーセルのPウェル56下には低濃
度のP型領域51しか形成されていないため、α線がセル
内を貫通した時に発生するキャリアを防止することはで
きず、ソフトエラー耐性が悪くなる。これに対して高濃
度の埋め込みP領域をPウェル56下に形成してやれば、
発生したキャリアの易動度は小さくする事ができ、ソフ
トエラーが起きにくくなる。但し、あまり高濃度に埋め
込みP領域を形成すると、埋め込みN+領域52との耐性が
確保できなくなる。
本発明はPウェル部特にメモリーセル部でのソフトエ
ラーを防止し、かつ良好な電気的特性(特に耐圧特性及
び接合リーク特性)をもつバイポーラ及びCMOS素子を形
成する事を目的とする。
ラーを防止し、かつ良好な電気的特性(特に耐圧特性及
び接合リーク特性)をもつバイポーラ及びCMOS素子を形
成する事を目的とする。
(課題を解決するための手段と作用) 本発明は、バイポーラ素子とCMOS素子の混載LSIを構
成する半導体装置において、2種以上の濃度の埋め込み
P領域を具備したことを特徴とする。また本発明は、前
記LSIにメモリーセル部が設けられ、このメモリーセル
部下にのみ高濃度埋め込みP領域を具備することを特徴
とする。また本発明は、高濃度埋め込みP領域は、近在
する埋込みN+領域からやや離れて設けられることを特徴
とする。また本発明は、バイポーラ素子とCMOS素子との
混載LSIを構成する半導体装置の製造方法において、基
板にP基板を用い、該基板面に埋め込みN+領域を形成
し、また前記基板面に低濃度埋め込みP領域及び高濃度
埋め込みP領域を形成することを特徴とする。
成する半導体装置において、2種以上の濃度の埋め込み
P領域を具備したことを特徴とする。また本発明は、前
記LSIにメモリーセル部が設けられ、このメモリーセル
部下にのみ高濃度埋め込みP領域を具備することを特徴
とする。また本発明は、高濃度埋め込みP領域は、近在
する埋込みN+領域からやや離れて設けられることを特徴
とする。また本発明は、バイポーラ素子とCMOS素子との
混載LSIを構成する半導体装置の製造方法において、基
板にP基板を用い、該基板面に埋め込みN+領域を形成
し、また前記基板面に低濃度埋め込みP領域及び高濃度
埋め込みP領域を形成することを特徴とする。
即ち、本発明は、ソフトエラー耐性をあげるため、例
えばメモリーセル部のみ高濃度の埋め込みP領域を形成
する。但し、接合リーク、耐性の劣化を防ぐため、埋込
みN+領域の接合近傍及び、周辺回路部には低濃度の埋め
込みP領域しか形成しない。この時、低濃度領域はウエ
ハーの全面イオン注入によって形成してもよく、これに
より、製造工程数の増大を防ぐことができる。
えばメモリーセル部のみ高濃度の埋め込みP領域を形成
する。但し、接合リーク、耐性の劣化を防ぐため、埋込
みN+領域の接合近傍及び、周辺回路部には低濃度の埋め
込みP領域しか形成しない。この時、低濃度領域はウエ
ハーの全面イオン注入によって形成してもよく、これに
より、製造工程数の増大を防ぐことができる。
(実施例) 以下図面を参照して本発明の実施例を説明する。第1
図(a)ないし第1図(j)は本発明の半導体装置を得
る方法を工程順に示す断面図である。
図(a)ないし第1図(j)は本発明の半導体装置を得
る方法を工程順に示す断面図である。
まず、P型で(100)結晶面のシリコン半導体基板10
上に絶縁膜11を堆積し、写真蝕刻法により埋め込みコレ
クタ領域の形成予定位置及びPMOS素子の形成予定位置の
みの絶縁膜11を選択的に除去して開口部12を形成する。
続いてこの開口部12からSb(アンチモン)の気相あるい
は固相拡散もしくはAs(ヒ素)またはSbのイオン注入に
よりN+型の埋め込みコレクタ層(及びNウェルを深くす
る層)12を形成する(第1図(a))。
上に絶縁膜11を堆積し、写真蝕刻法により埋め込みコレ
クタ領域の形成予定位置及びPMOS素子の形成予定位置の
みの絶縁膜11を選択的に除去して開口部12を形成する。
続いてこの開口部12からSb(アンチモン)の気相あるい
は固相拡散もしくはAs(ヒ素)またはSbのイオン注入に
よりN+型の埋め込みコレクタ層(及びNウェルを深くす
る層)12を形成する(第1図(a))。
次に、上記絶縁膜11を全面除去した後、ウェハー全面
にB+を加速電圧100KeV、ドーズ量6×1012cm2でイオン
注入する。これによりパンチスルー防止用の第1の低濃
度埋め込みP領域9を形成する。次に写真蝕刻法を用い
てメモリーセルアレー形成予定位置にのみ例えばB+を加
速電圧100KeV、ドーズ量3×1013cm2でイオン注入す
る。これにより第2の高濃度埋め込みP領域8が形成さ
れる(第1図(b))。上記第1〜第2の埋め込みP領
域8,9の形成前に50Å以上の酸化膜を基板全面に形成
し、イオン注入の際の汚染を防ぐようにしてもよい。
又、イオン注入後、この注入による基板ダメージを回復
しかつ注入不純物の活性化を行うため、850℃以上の熱
処理を施してもよい。さらに全面に注入する第1の埋め
込みP領域は選択的に注入形成してもよい。また第2の
埋め込みP領域8は、埋め込みN+領域13から2μm以上
離れるよう注入してもよい。これはN+領域13からの不純
物しみ出しを考慮してのものである。この後エピタキシ
ャル成長法により基板10上に不純物としてP(リン)を
1×1016/cm3程度含むN型エピタキシャル層14を形成
する。このときの成長温度は例えば1130℃であり、層14
の厚みは1.2μmである(第1図(c))。
にB+を加速電圧100KeV、ドーズ量6×1012cm2でイオン
注入する。これによりパンチスルー防止用の第1の低濃
度埋め込みP領域9を形成する。次に写真蝕刻法を用い
てメモリーセルアレー形成予定位置にのみ例えばB+を加
速電圧100KeV、ドーズ量3×1013cm2でイオン注入す
る。これにより第2の高濃度埋め込みP領域8が形成さ
れる(第1図(b))。上記第1〜第2の埋め込みP領
域8,9の形成前に50Å以上の酸化膜を基板全面に形成
し、イオン注入の際の汚染を防ぐようにしてもよい。
又、イオン注入後、この注入による基板ダメージを回復
しかつ注入不純物の活性化を行うため、850℃以上の熱
処理を施してもよい。さらに全面に注入する第1の埋め
込みP領域は選択的に注入形成してもよい。また第2の
埋め込みP領域8は、埋め込みN+領域13から2μm以上
離れるよう注入してもよい。これはN+領域13からの不純
物しみ出しを考慮してのものである。この後エピタキシ
ャル成長法により基板10上に不純物としてP(リン)を
1×1016/cm3程度含むN型エピタキシャル層14を形成
する。このときの成長温度は例えば1130℃であり、層14
の厚みは1.2μmである(第1図(c))。
次に、写真蝕刻法を用いてイオン注入用のマスク(図
示せず)を形成し、このマスクを用いて上記N型エピタ
キシャル層14のPMOS形成領域或いはPMOS,NPNバイポーラ
素子領域両者にPイオンを160KeVの加速エネルギー、5
×1012/cm2のドーズ量でイオン注入することによりN
ウェル領域15を選択的に形成し、続いて別なイオン注入
用のマスクを用いてBイオンを100KeVの加速エネルギ
ー、6×1012/cm2のドーズ量でイオン注入することに
よりPウエル領域16を選択的に形成する(第1図
(d))。なお、この工程では始めにPウェル領域16
を、次にNウェル領域15を形成するようにしてもよい。
示せず)を形成し、このマスクを用いて上記N型エピタ
キシャル層14のPMOS形成領域或いはPMOS,NPNバイポーラ
素子領域両者にPイオンを160KeVの加速エネルギー、5
×1012/cm2のドーズ量でイオン注入することによりN
ウェル領域15を選択的に形成し、続いて別なイオン注入
用のマスクを用いてBイオンを100KeVの加速エネルギ
ー、6×1012/cm2のドーズ量でイオン注入することに
よりPウエル領域16を選択的に形成する(第1図
(d))。なお、この工程では始めにPウェル領域16
を、次にNウェル領域15を形成するようにしてもよい。
続いて、MOSトランジスタどうし及びMOSトランジスタ
とバイポーラトランジスタとを分離するためのフィール
ド酸化膜17を選択酸化法により形成する。このフィール
ド酸化膜17の膜厚は6000Å程度である。なお、このフィ
ールド酸化膜17の形成に先立ち、フィールド反転防止用
のイオン注入領域18を自己整合的に形成する。続いて全
面に膜厚が150Å程度のダミーゲート酸化膜19を熱酸化
法により形成する。この後、上記ダミーゲート酸化膜19
を通して上記Nウェル領域15、Pウェル領域16それぞれ
の表面にPチャネルMOSトランジスタ、NチャネルMOSト
ランジスタの閾値合わせ込み用及びパンチスルー防止用
のチャネルイオン注入領域20,21を形成する。上記Nウ
ェル領域15側のチャネルイオン注入領域20は、Bイオン
を20KeVの加速エネルギー、3×1012/cm2のドーズ量の
イオン注入、Pイオンを240KeVの加速エネルギー、2×
1012/cm2のドーズ量のイオン注入からなる2回のイオ
ン注入により形成する。Pウェル領域16側のチャネルイ
オン注入領域21は、Bイオンを20KeVの加速エネルギ
ー、4×1012/cm2のドーズ量でイオン注入することに
より形成する。さらに上記N型エピタキシャル層14にP
イオンを320KeVの加速エネルギー、1×1016/cm2のド
ーズ量でイオン注入することにより、上記埋め込みコレ
クタ層13に接続されたディープ(Deep)N+型イオン注入
領域22を形成する(第1図(e))。
とバイポーラトランジスタとを分離するためのフィール
ド酸化膜17を選択酸化法により形成する。このフィール
ド酸化膜17の膜厚は6000Å程度である。なお、このフィ
ールド酸化膜17の形成に先立ち、フィールド反転防止用
のイオン注入領域18を自己整合的に形成する。続いて全
面に膜厚が150Å程度のダミーゲート酸化膜19を熱酸化
法により形成する。この後、上記ダミーゲート酸化膜19
を通して上記Nウェル領域15、Pウェル領域16それぞれ
の表面にPチャネルMOSトランジスタ、NチャネルMOSト
ランジスタの閾値合わせ込み用及びパンチスルー防止用
のチャネルイオン注入領域20,21を形成する。上記Nウ
ェル領域15側のチャネルイオン注入領域20は、Bイオン
を20KeVの加速エネルギー、3×1012/cm2のドーズ量の
イオン注入、Pイオンを240KeVの加速エネルギー、2×
1012/cm2のドーズ量のイオン注入からなる2回のイオ
ン注入により形成する。Pウェル領域16側のチャネルイ
オン注入領域21は、Bイオンを20KeVの加速エネルギ
ー、4×1012/cm2のドーズ量でイオン注入することに
より形成する。さらに上記N型エピタキシャル層14にP
イオンを320KeVの加速エネルギー、1×1016/cm2のド
ーズ量でイオン注入することにより、上記埋め込みコレ
クタ層13に接続されたディープ(Deep)N+型イオン注入
領域22を形成する(第1図(e))。
次に、上記ダミーゲート酸化膜19を全面剥離した後、
酸化法により表面に150Å程度の厚みのゲート酸化膜23
を形成する。さらにその上にCVD法(化学的気相成長
法)により多結晶シリコン層23を所定の厚みに堆積す
る。続いて、P拡散によりこの多結晶シリコン層24に不
純物を導入して低抵抗化する(第1図(f))。
酸化法により表面に150Å程度の厚みのゲート酸化膜23
を形成する。さらにその上にCVD法(化学的気相成長
法)により多結晶シリコン層23を所定の厚みに堆積す
る。続いて、P拡散によりこの多結晶シリコン層24に不
純物を導入して低抵抗化する(第1図(f))。
次に、写真蝕刻法を用いて上記多結晶シリコン層24及
びゲート酸化膜23をパターニングし、MOSトランジスタ
のゲート電極をNウェル領域15上及びPウェル領域16上
にそれぞれ残す。続いて900度、O2雰囲気中で30分酸化
を行ない、後酸化膜50を形成する。続いて写真蝕刻法に
よるマスクと前記フィールド酸化膜17と上記ゲート電極
をマスクにしてBF2 +イオンを50KeVの加速エネルギー、
5×1015/cm2のドーズ量でイオン注入を行ない、Nウ
ェル領域15の表面にP+型のソース領域25及びドレイン領
域26を形成する。このとき、同時に前記埋め込みコレク
タ層13上のN型エピタキシャル層14にもイオン注入を行
なって、バイポーラトランジスタの外部ベース領域27を
形成する。次に、写真蝕刻法によるマスクと前記フィー
ルド酸化膜17と上記ゲート電極をマスクにP+イオンを60
KeVの加速エネルギー、4×1013/cm2のドーズ量でイオ
ン注入を行ない、Pウェル領域16の表面にN-型のソース
領域28及びドレイン領域29を形成する(第1図
(g))。
びゲート酸化膜23をパターニングし、MOSトランジスタ
のゲート電極をNウェル領域15上及びPウェル領域16上
にそれぞれ残す。続いて900度、O2雰囲気中で30分酸化
を行ない、後酸化膜50を形成する。続いて写真蝕刻法に
よるマスクと前記フィールド酸化膜17と上記ゲート電極
をマスクにしてBF2 +イオンを50KeVの加速エネルギー、
5×1015/cm2のドーズ量でイオン注入を行ない、Nウ
ェル領域15の表面にP+型のソース領域25及びドレイン領
域26を形成する。このとき、同時に前記埋め込みコレク
タ層13上のN型エピタキシャル層14にもイオン注入を行
なって、バイポーラトランジスタの外部ベース領域27を
形成する。次に、写真蝕刻法によるマスクと前記フィー
ルド酸化膜17と上記ゲート電極をマスクにP+イオンを60
KeVの加速エネルギー、4×1013/cm2のドーズ量でイオ
ン注入を行ない、Pウェル領域16の表面にN-型のソース
領域28及びドレイン領域29を形成する(第1図
(g))。
次に、全面にCVD-SiO2膜30を2000Åの厚みに堆積し、
続いてRIE(反応性イオンエッチング法)等の異方性エ
ッチング技術によりこのCVD-SiO2膜30をエッチングし
て、CVD-SiO2膜30を前記ゲート電極の側面にのみ残す。
そして、上記Pウェル領域16のみが露出するような図示
しないマスクを形成した後、Asイオンを50KeVの加速エ
ネルギー、5×1015/cm2のドーズ量でイオン注入を行
なって、Pウェル領域16の表面にN+型のソース領域31及
びドレイン領域32を形成する。すなわち、このPウェル
領域15にはいわゆるLDD構造のNチャネルMOSトランジス
タが形成されることになる。続いて900℃、O2雰囲気中
で30分間の酸化を行なうことにより後酸化膜33を形成す
る。さらに続いてフォトレジスト等によりPウェル領域
15及びNウェル領域16の表面を覆った後、BF2 +イオンを
30KeVの加速エネルギー、5×1013/cm2のドーズ量でイ
オン注入を行ない、前記埋め込みコレクタ層13上のN型
エピタキシャル層14にP型のベース領域34を形成する
(第1図(h))。
続いてRIE(反応性イオンエッチング法)等の異方性エ
ッチング技術によりこのCVD-SiO2膜30をエッチングし
て、CVD-SiO2膜30を前記ゲート電極の側面にのみ残す。
そして、上記Pウェル領域16のみが露出するような図示
しないマスクを形成した後、Asイオンを50KeVの加速エ
ネルギー、5×1015/cm2のドーズ量でイオン注入を行
なって、Pウェル領域16の表面にN+型のソース領域31及
びドレイン領域32を形成する。すなわち、このPウェル
領域15にはいわゆるLDD構造のNチャネルMOSトランジス
タが形成されることになる。続いて900℃、O2雰囲気中
で30分間の酸化を行なうことにより後酸化膜33を形成す
る。さらに続いてフォトレジスト等によりPウェル領域
15及びNウェル領域16の表面を覆った後、BF2 +イオンを
30KeVの加速エネルギー、5×1013/cm2のドーズ量でイ
オン注入を行ない、前記埋め込みコレクタ層13上のN型
エピタキシャル層14にP型のベース領域34を形成する
(第1図(h))。
次に、全面に層間絶縁膜としてのCVD-SiO2膜35を2000
Åの厚みに堆積し、続いてこのCVD-SiO2膜35に対し、前
記内部ベース領域34の表面に通じるコンタクトホール36
及び前記NチャネルMOSトランヤジスタ側のN+型ドレイ
ン領域32の表面に通じるコンタクトホール37をそれぞれ
開口する。この後、多結晶シリコン層を2000Åの厚さに
堆積し、さらにパターニングを行なってエミッタ電極と
高抵抗素子とすべき位置にのみ多結晶シリコン層38,39
として残す。次に上記多結晶シリコン層39の一部分をフ
ォトレジスト等のマスク40で覆った後、上記多結晶シリ
コン層38,39に対してAsイオンを50KeVの加速エネルギ
ー、5×1015/cm2のドーズ量でイオン注入を行ない、
前記内部ベース領域33内にN型のエミッタ手段41を形成
すると同時に多結晶シリコン層38を低抵抗化してバイポ
ーラトランジスタのエミッタ電極を形成する。また同時
に、多結晶シリコン層39を一部分除いて低抵抗化してN
チャネルMOSトランジスタのドレイン配線と高抵抗素子4
2を形成する(第1図(i))。また、このイオン注入
工程の後に、950℃ないし1100℃の温度で5秒間ないし
1分間熱処理を行なういわゆるラピッドアニールを行な
うことにより、さらに良好なコンタクト特性を得ること
ができる。
Åの厚みに堆積し、続いてこのCVD-SiO2膜35に対し、前
記内部ベース領域34の表面に通じるコンタクトホール36
及び前記NチャネルMOSトランヤジスタ側のN+型ドレイ
ン領域32の表面に通じるコンタクトホール37をそれぞれ
開口する。この後、多結晶シリコン層を2000Åの厚さに
堆積し、さらにパターニングを行なってエミッタ電極と
高抵抗素子とすべき位置にのみ多結晶シリコン層38,39
として残す。次に上記多結晶シリコン層39の一部分をフ
ォトレジスト等のマスク40で覆った後、上記多結晶シリ
コン層38,39に対してAsイオンを50KeVの加速エネルギ
ー、5×1015/cm2のドーズ量でイオン注入を行ない、
前記内部ベース領域33内にN型のエミッタ手段41を形成
すると同時に多結晶シリコン層38を低抵抗化してバイポ
ーラトランジスタのエミッタ電極を形成する。また同時
に、多結晶シリコン層39を一部分除いて低抵抗化してN
チャネルMOSトランジスタのドレイン配線と高抵抗素子4
2を形成する(第1図(i))。また、このイオン注入
工程の後に、950℃ないし1100℃の温度で5秒間ないし
1分間熱処理を行なういわゆるラピッドアニールを行な
うことにより、さらに良好なコンタクト特性を得ること
ができる。
続いて、全面にCVD-SiO2膜とBPSG膜とからなる層間絶
縁膜43を堆積して表面の平坦化を行なった後、この層間
絶縁膜43に対して前記エミッタ電極としての多結晶シリ
コン層38の表面に通じるコンタクトホール44及び前記ド
レイン配線としての多結晶シリコン層39の表面に通じる
コンタクトホール45をそれぞれ開口すると共に、層間絶
縁膜43及びその下部のCVD-SiO2膜35に対してPチャネル
MOSトランジスタのソース領域25の表面に通じるコンタ
クトホール46を開口する。次に全面に配線用のアルミニ
ウムを真空蒸着法等により堆積し、さらにこれをパター
ニングしてアルミニウム配線47,48,49を形成することに
完成する(第1図(j))。
縁膜43を堆積して表面の平坦化を行なった後、この層間
絶縁膜43に対して前記エミッタ電極としての多結晶シリ
コン層38の表面に通じるコンタクトホール44及び前記ド
レイン配線としての多結晶シリコン層39の表面に通じる
コンタクトホール45をそれぞれ開口すると共に、層間絶
縁膜43及びその下部のCVD-SiO2膜35に対してPチャネル
MOSトランジスタのソース領域25の表面に通じるコンタ
クトホール46を開口する。次に全面に配線用のアルミニ
ウムを真空蒸着法等により堆積し、さらにこれをパター
ニングしてアルミニウム配線47,48,49を形成することに
完成する(第1図(j))。
なお、このようにして製造された半導体装置におい
て、多結晶シリコン層39の一部によって高抵抗素子42が
構成されており、この高抵抗素子42はスタティック型メ
モリセルの負荷抵抗として使用される。
て、多結晶シリコン層39の一部によって高抵抗素子42が
構成されており、この高抵抗素子42はスタティック型メ
モリセルの負荷抵抗として使用される。
第2図(a)にPMOSトランジスタ用Nウェル15付近の
不純物濃度分布を、第2図(b)にメモリーセル用Pウ
ェル16付近の濃度分布を、第2図(c)にバイポーラト
ランジスタ部のNウェル14付近の濃度分布を、第2図
(d)に周辺回路のPウェル付近の濃度分布を示す。
不純物濃度分布を、第2図(b)にメモリーセル用Pウ
ェル16付近の濃度分布を、第2図(c)にバイポーラト
ランジスタ部のNウェル14付近の濃度分布を、第2図
(d)に周辺回路のPウェル付近の濃度分布を示す。
本発明により、P層9の低濃度で周辺回路のPウェ
ル、Nウェル耐圧が10V以上有り、かつメモリーセル部
の埋め込みP領域8の濃度をを3×1017cm-3以上にし、
従来技術では、10000FITしか得られなかったのに対して
10FITのソフトエラー耐性をもつスタラックRAMを実現す
る事ができた。
ル、Nウェル耐圧が10V以上有り、かつメモリーセル部
の埋め込みP領域8の濃度をを3×1017cm-3以上にし、
従来技術では、10000FITしか得られなかったのに対して
10FITのソフトエラー耐性をもつスタラックRAMを実現す
る事ができた。
なお本発明は実施例のみに限られず、種々の応用が可
能である。例えば実施例ではNチャネルMOS素子をLDD構
造としたが、それぞれ素子のサイズにより、MOS素子に
ついては最適な構造を用いればよい。また、LDD構造に
用いる側壁はPolysiを用いてもよい。また、PchのP+イ
オン注入はNchのN+イオン注入の後でもよい。また本発
明のLSIが構成されるエピタキシャル層14の厚みは1.5μ
m以下で、このエピタキシャル層中のN型不純物濃度は
5×1015〜2×1016cm-3の範囲が適当である。また本発
明では、低濃度側埋め込みP領域9の濃度は1×1016〜
7×1016cm-3の範囲であり。、高濃度側埋め込みP領域
8の濃度は8×1016cm-3〜1×1018cm-3の範囲が適当で
ある。また本発明では、高濃度埋め込みP領域8を形成
する際、埋め込みN+領域13から2μm以上離して不純物
注入を行なうことが適当である。また本発明では、前記
LSDIが構成されるエピタキシャル層の形成後、1000℃以
下の処理しか行なわず、埋め込みP領域の上方拡散をお
さえることが望ましい。
能である。例えば実施例ではNチャネルMOS素子をLDD構
造としたが、それぞれ素子のサイズにより、MOS素子に
ついては最適な構造を用いればよい。また、LDD構造に
用いる側壁はPolysiを用いてもよい。また、PchのP+イ
オン注入はNchのN+イオン注入の後でもよい。また本発
明のLSIが構成されるエピタキシャル層14の厚みは1.5μ
m以下で、このエピタキシャル層中のN型不純物濃度は
5×1015〜2×1016cm-3の範囲が適当である。また本発
明では、低濃度側埋め込みP領域9の濃度は1×1016〜
7×1016cm-3の範囲であり。、高濃度側埋め込みP領域
8の濃度は8×1016cm-3〜1×1018cm-3の範囲が適当で
ある。また本発明では、高濃度埋め込みP領域8を形成
する際、埋め込みN+領域13から2μm以上離して不純物
注入を行なうことが適当である。また本発明では、前記
LSDIが構成されるエピタキシャル層の形成後、1000℃以
下の処理しか行なわず、埋め込みP領域の上方拡散をお
さえることが望ましい。
[発明の効果] 以上説明した如く本発明によれば、2種以上の埋め込
みP領域を有することにより、ソフトエラー耐性の向上
及び耐圧等の電気的特性の向上が可能な半導体装置が提
供できるものである。
みP領域を有することにより、ソフトエラー耐性の向上
及び耐圧等の電気的特性の向上が可能な半導体装置が提
供できるものである。
第1図は本発明の一実施例を示す工程図、第2図は同工
程で得られた装置の濃度分布図、第3図は従来装置の断
面図、第4図は同装置の濃度分布図である。 8……高濃度埋め込みP領域、9……低濃度埋め込みP
領域、10……シリコン半導体基板、11……絶縁膜、12…
…開口部、13……埋め込みコレクタ層、14……N型エピ
タキシャル層、15……Nウェル領域、16……Pウェル領
域、17……フィールド酸化膜、18……イオン注入領域、
19……ダミーゲート酸化膜、20,21……チャネルイオン
注入領域、22……N+型イオン注入領域、23……ゲート酸
化膜、24……多結晶シリコン層、25……P+型のソース領
域、26……P+型のドレイン領域、27……外部ベース領
域、28……N-型のソース領域、29……N-型のソース領
域、30……CVD-SiO2膜、31……N+型のソース領域、32…
…N+型のドレイン領域、33……後酸化膜、34……内部ベ
ース領域、35……CVD-SiO2膜、36,37,44,45,46……コン
タクトホール、38,39……多結晶シリコン層、40……マ
スク、41……エミッタ領域、42……高抵抗素子、43……
層間絶縁膜、47,48,49……アルミニウム配線、50……後
酸化膜。
程で得られた装置の濃度分布図、第3図は従来装置の断
面図、第4図は同装置の濃度分布図である。 8……高濃度埋め込みP領域、9……低濃度埋め込みP
領域、10……シリコン半導体基板、11……絶縁膜、12…
…開口部、13……埋め込みコレクタ層、14……N型エピ
タキシャル層、15……Nウェル領域、16……Pウェル領
域、17……フィールド酸化膜、18……イオン注入領域、
19……ダミーゲート酸化膜、20,21……チャネルイオン
注入領域、22……N+型イオン注入領域、23……ゲート酸
化膜、24……多結晶シリコン層、25……P+型のソース領
域、26……P+型のドレイン領域、27……外部ベース領
域、28……N-型のソース領域、29……N-型のソース領
域、30……CVD-SiO2膜、31……N+型のソース領域、32…
…N+型のドレイン領域、33……後酸化膜、34……内部ベ
ース領域、35……CVD-SiO2膜、36,37,44,45,46……コン
タクトホール、38,39……多結晶シリコン層、40……マ
スク、41……エミッタ領域、42……高抵抗素子、43……
層間絶縁膜、47,48,49……アルミニウム配線、50……後
酸化膜。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 FI H01L 27/11 29/73
Claims (3)
- 【請求項1】シリコン半導体基板と、前記シリコン半導
体基板上に形成されるN型のエピタキシャル層と、前記
シリコン半導体基板と前記エピタキシャル層の界面付近
に形成されるP型の埋込み領域と、前記埋込み領域上の
エピタキシャル層中に形成され、前記エピタキシャル層
の不純物濃度よりも高い不純物濃度を有するP型の第1
ウェル領域と、前記エピタキシャル層をコレクタとする
バイポーラトランジスタと、前記第1ウェル領域に形成
され、メモリセル部を構成するNチャネルの第1MOSトラ
ンジスタとを具備し、 前記エピタキシャル層の不純物濃度は、5×1015cm-3〜
2×1016cm-3の範囲に設定され、かつ、前記エピタキシ
ャル層の不純物プロファイルは、一定であり、 前記埋込み領域の不純物濃度は、8×1016cm-3〜1×10
18cm-3の範囲に設定されている ことを特徴とする半導体装置。 - 【請求項2】請求項1に記載の半導体装置において、 さらに、前記エピタキシャル層中に形成されるN型の第
2ウェル領域と、前記第2ウェル領域に形成されるPチ
ャネルの第2MOSトランジスタと、前記エピタキシャル層
中に形成されるP型の第3ウェル領域と、前記第3ウェ
ル領域に形成されるNチャネルの第3MOSトランジスタと
を具備することを特徴とする半導体装置。 - 【請求項3】請求項2に記載の半導体装置において、 メモリセル部と周辺回路部を有し、前記バイポーラトラ
ンジスタ並びに第2及び第3MOSトランジスタは、共に、
周辺回路部に形成されていることを特徴とする半導体装
置。
Priority Applications (7)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63104861A JP2889246B2 (ja) | 1988-04-27 | 1988-04-27 | 半導体装置 |
US07/343,302 US5093707A (en) | 1988-04-27 | 1989-04-26 | Semiconductor device with bipolar and cmos transistors |
EP89107639A EP0339637B1 (en) | 1988-04-27 | 1989-04-27 | LSI semiconductor device |
KR1019890005546A KR920005511B1 (ko) | 1988-04-27 | 1989-04-27 | 반도체장치와 그 제조방법 |
DE68929131T DE68929131T2 (de) | 1988-04-27 | 1989-04-27 | LSI-Halbleiteranordnung |
EP96105283A EP0723295B1 (en) | 1988-04-27 | 1989-04-27 | Method of making a BICMOS semiconductor device with buried layer |
DE68929415T DE68929415T2 (de) | 1988-04-27 | 1989-04-27 | Verfahren zur Herstellung eines BiCMOS-Halbleiterbauteils mit vergrabener Schicht |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63104861A JP2889246B2 (ja) | 1988-04-27 | 1988-04-27 | 半導体装置 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1031326A Division JP2937338B2 (ja) | 1989-02-10 | 1989-02-10 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH01276661A JPH01276661A (ja) | 1989-11-07 |
JP2889246B2 true JP2889246B2 (ja) | 1999-05-10 |
Family
ID=14392033
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63104861A Expired - Lifetime JP2889246B2 (ja) | 1988-04-27 | 1988-04-27 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2889246B2 (ja) |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH073811B2 (ja) * | 1985-04-12 | 1995-01-18 | 株式会社日立製作所 | 半導体記憶装置 |
-
1988
- 1988-04-27 JP JP63104861A patent/JP2889246B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH01276661A (ja) | 1989-11-07 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5082796A (en) | Use of polysilicon layer for local interconnect in a CMOS or BiCMOS technology incorporating sidewall spacers | |
US4931407A (en) | Method for manufacturing integrated bipolar and MOS transistors | |
KR100196483B1 (ko) | 고 성능 bicmos 회로를 제조하는 방법 | |
JPH0348457A (ja) | 半導体装置およびその製造方法 | |
US5001081A (en) | Method of manufacturing a polysilicon emitter and a polysilicon gate using the same etch of polysilicon on a thin gate oxide | |
EP0384396B1 (en) | Bi-CMOS semiconductor device having memory cells formed in isolated wells | |
US5010034A (en) | CMOS and bipolar fabrication process using selective epitaxial growth scalable to below 0.5 micron | |
US5081518A (en) | Use of a polysilicon layer for local interconnect in a CMOS or BICMOS technology incorporating sidewall spacers | |
JP2745228B2 (ja) | 半導体装置およびその製造方法 | |
KR930006735B1 (ko) | 바이씨모스장치의 제조방법 | |
US5227654A (en) | Semiconductor device with improved collector structure | |
US5158900A (en) | Method of separately fabricating a base/emitter structure of a BiCMOS device | |
US5124817A (en) | Polysilicon emitter and a polysilicon gate using the same etch of polysilicon on a thin gate oxide | |
US5093707A (en) | Semiconductor device with bipolar and cmos transistors | |
JP2889246B2 (ja) | 半導体装置 | |
JP2573319B2 (ja) | 半導体装置の製造方法 | |
JP2751853B2 (ja) | 半導体装置及びその製造方法 | |
JP2575876B2 (ja) | 半導体装置 | |
US6337252B1 (en) | Semiconductor device manufacturing method | |
JP2550691B2 (ja) | 半導体装置の製造方法 | |
JP2937338B2 (ja) | 半導体装置 | |
JP3013784B2 (ja) | BiCMOS集積回路の製造方法 | |
JPH063808B2 (ja) | Mos型半導体装置の製造方法 | |
JP3253712B2 (ja) | 半導体装置の製造方法 | |
KR950009798B1 (ko) | Bi-CMOS 반도체장치의 제조방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080219 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090219 Year of fee payment: 10 |
|
EXPY | Cancellation because of completion of term | ||
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090219 Year of fee payment: 10 |