JP2550691B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2550691B2 JP2550691B2 JP1010508A JP1050889A JP2550691B2 JP 2550691 B2 JP2550691 B2 JP 2550691B2 JP 1010508 A JP1010508 A JP 1010508A JP 1050889 A JP1050889 A JP 1050889A JP 2550691 B2 JP2550691 B2 JP 2550691B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に関し、特にCMOS集積
回路装置のウェル形成方法に関する。
回路装置のウェル形成方法に関する。
従来、CMOS集積回路装置のウェル形成は一般的に第３
図に示す工程により形成されている。すなわち、まずＰ
型シリコン基板101の表面に酸化膜201を500Å形成し、
フォトレジスト202を写真食刻法により形成し、これを
マスクにリンをイオン注入してリンイオン注入層106を
形成する（第２図（ａ））。
図に示す工程により形成されている。すなわち、まずＰ
型シリコン基板101の表面に酸化膜201を500Å形成し、
フォトレジスト202を写真食刻法により形成し、これを
マスクにリンをイオン注入してリンイオン注入層106を
形成する（第２図（ａ））。
次に、フォトレジスト202を除去し、リンイオン注入
層103を覆うようにフォトレジスト203を写真食刻法によ
り形成し、これをマスクにボロンをイオン注入し、ボロ
ンイオン注入層109を形成する（第２図（ｂ））。
層103を覆うようにフォトレジスト203を写真食刻法によ
り形成し、これをマスクにボロンをイオン注入し、ボロ
ンイオン注入層109を形成する（第２図（ｂ））。
次に熱処理によりリンイオン注入層106及びボロンイ
オン注入層109を拡散し、Ｎウェル110及びＰウェル111
を形成する（第２図（ｃ））。
オン注入層109を拡散し、Ｎウェル110及びＰウェル111
を形成する（第２図（ｃ））。
その後通常の工程に従ってＮウェル110上にＰチャネ
ルMOSトランジスタを、Ｐウェル111上にＮチャネルMOS
トランジスタをそれぞれ形成してCMOS集積回路装置は完
成する。
ルMOSトランジスタを、Ｐウェル111上にＮチャネルMOS
トランジスタをそれぞれ形成してCMOS集積回路装置は完
成する。
上述した従来のCMOS集積回路装置のウェル形成方法で
は、２種類のウェル、つまりＮウェルとＰウェルを形成
するために２回のフォトレジスト工程が必要である。
は、２種類のウェル、つまりＮウェルとＰウェルを形成
するために２回のフォトレジスト工程が必要である。
このフォトレジスト工程は、最も工数のかかる工程の
ため、２回のフォトレジスト工程はコストの面また保留
りの面から考えて好ましいものではないと言う問題点が
あった。
ため、２回のフォトレジスト工程はコストの面また保留
りの面から考えて好ましいものではないと言う問題点が
あった。
また、ＮウェルとＰウェルの接する部分での両ウェル
の不純物濃度は、目合せのずれによって異なってくるた
め、各製造ロッドごとにウェル耐圧やラッチアップ耐性
が異なり、十分なラッチアップ耐性を確保するためには
ＰチャネルMOSトランジスタとＮチャネルMOSトランジス
タの間隔を大きくしなくてはならず集積度を向上させる
ことができないと言う問題点があった。
の不純物濃度は、目合せのずれによって異なってくるた
め、各製造ロッドごとにウェル耐圧やラッチアップ耐性
が異なり、十分なラッチアップ耐性を確保するためには
ＰチャネルMOSトランジスタとＮチャネルMOSトランジス
タの間隔を大きくしなくてはならず集積度を向上させる
ことができないと言う問題点があった。
本発明は、半導体装置の製造方法において一導電型の
半導体基板主表面に第１の絶縁膜を形成しその上に多結
晶シリコンを形成し、さらにその上に第２の絶縁膜を形
成する工程と、第２の絶縁膜上に写真食刻法により選択
的にフォトレジストを形成し、このフォトレジストをマ
スクに第２の絶縁膜を選択的に除去する工程と、このフ
ォトレジストと選択的に残された第２の絶縁膜をマスク
に第１の不純物を一導電型の半導体基板に選択的に注入
する工程と、選択的に残された第２の絶縁膜をマスクに
多結晶シリコンを選択的に酸化して酸化膜を形成する工
程と、選択的に残された第２の絶縁膜と、多結晶シリコ
ンの酸化されていない部分を除去する工程と、多結晶シ
リコンの酸化膜をマスクに一導電型の半導体基板に選択
的に第２の不純物を注入する工程を有することを特徴と
する。
半導体基板主表面に第１の絶縁膜を形成しその上に多結
晶シリコンを形成し、さらにその上に第２の絶縁膜を形
成する工程と、第２の絶縁膜上に写真食刻法により選択
的にフォトレジストを形成し、このフォトレジストをマ
スクに第２の絶縁膜を選択的に除去する工程と、このフ
ォトレジストと選択的に残された第２の絶縁膜をマスク
に第１の不純物を一導電型の半導体基板に選択的に注入
する工程と、選択的に残された第２の絶縁膜をマスクに
多結晶シリコンを選択的に酸化して酸化膜を形成する工
程と、選択的に残された第２の絶縁膜と、多結晶シリコ
ンの酸化されていない部分を除去する工程と、多結晶シ
リコンの酸化膜をマスクに一導電型の半導体基板に選択
的に第２の不純物を注入する工程を有することを特徴と
する。
第１の絶縁膜としては、窒化膜が望ましく、窒化膜と
酸化膜の多層膜を用いることもできる。
酸化膜の多層膜を用いることもできる。
また、第２の絶縁膜としては窒化膜あるいは窒化膜と
酸化膜の多層膜を用いることができる。
酸化膜の多層膜を用いることができる。
上述した従来のCMOS集積回路装置のウェル形成法は２
種類のウェルを形成するために２回のフォトレジスト工
程を必要とするのに対し、本発明においては同様の２種
類のウェルを形成するのに１回のフォトレジスト工程で
行なえ、また２種類のウェルが自己整合的に形成され
る。
種類のウェルを形成するために２回のフォトレジスト工
程を必要とするのに対し、本発明においては同様の２種
類のウェルを形成するのに１回のフォトレジスト工程で
行なえ、また２種類のウェルが自己整合的に形成され
る。
次に、本発明について図面を参照して説明する。
第１図（ａ）〜（ｆ）は本発明の一実施例の工程断面
図である。
図である。
第１図（ａ）:P型シリコン基板101に窒化膜102を500
Å程成長する。次に多結晶シリコン103を1500〜2000Å
程成長し、その上に窒化膜104を1000Å程成長する。
Å程成長する。次に多結晶シリコン103を1500〜2000Å
程成長し、その上に窒化膜104を1000Å程成長する。
第１図（ｂ）：次に写真食刻法によりフォトレジスト
105を形成し、リアクティブイオンエッチにより窒化膜1
04を選択的にエッチングする。次にリンを200〜300KeV
のエネルギー，ドーズ量１×10-3〜1014cm-2でＰ型シリ
コン基板101にイオン注入しリンイオン注入層106を形成
する。
105を形成し、リアクティブイオンエッチにより窒化膜1
04を選択的にエッチングする。次にリンを200〜300KeV
のエネルギー，ドーズ量１×10-3〜1014cm-2でＰ型シリ
コン基板101にイオン注入しリンイオン注入層106を形成
する。
第１図（ｃ）：次にフォトレジスト105を除去し、窒
化膜104をマスクに熱酸化法により多結晶シリコン103を
酸化し3000〜4000Åの酸化膜107を形成する。この時の
熱処理によりリンイオン注入層106はリンが活性化さ
れ、Ｎ型拡散層108となる。
化膜104をマスクに熱酸化法により多結晶シリコン103を
酸化し3000〜4000Åの酸化膜107を形成する。この時の
熱処理によりリンイオン注入層106はリンが活性化さ
れ、Ｎ型拡散層108となる。
第１図（ｄ）：次に窒化膜104及び多結晶シリコン103
を除去する。次に残った酸化膜107をマスクにボロンを3
0〜50KeVのエネルギーでドーズ量１×1013〜１×1014cm
-2程イオン注入し、Ｐ型シリコン基板101にボロンイオ
ン注入層109を形成する。
を除去する。次に残った酸化膜107をマスクにボロンを3
0〜50KeVのエネルギーでドーズ量１×1013〜１×1014cm
-2程イオン注入し、Ｐ型シリコン基板101にボロンイオ
ン注入層109を形成する。
第１図（ｅ）：次に酸化膜107を除去し、窒素雰囲気
中で1100℃,6時間の熱処理をしてＮ型拡散層108及びボ
ロンイオン注入層109の不純物を拡散してＮウェル110及
びＰウェル111をそれぞれ形成する。
中で1100℃,6時間の熱処理をしてＮ型拡散層108及びボ
ロンイオン注入層109の不純物を拡散してＮウェル110及
びＰウェル111をそれぞれ形成する。
第１図（ｆ）：その後通常の工程に従ってMOSトラン
ジスタを形成する。すなわちP+チャネルストッパー112
及びフィールド酸化膜113を形成した後、ゲート酸化膜1
14を成長する。次にゲート電極115を写真食刻法により
形成し、N+拡散層116,P+拡散層117を形成し、次に層間
絶縁膜118を成長し、アルミニウム電極119を形成して、
CMOS集積回路装置は完成する。
ジスタを形成する。すなわちP+チャネルストッパー112
及びフィールド酸化膜113を形成した後、ゲート酸化膜1
14を成長する。次にゲート電極115を写真食刻法により
形成し、N+拡散層116,P+拡散層117を形成し、次に層間
絶縁膜118を成長し、アルミニウム電極119を形成して、
CMOS集積回路装置は完成する。
なお本実施例ではＮ型の不純物であるリンを最初にイ
オン注入し、次にＰ型の不純物であるボロンをイオン注
入して、ウェルを形成しているが、イオン注入の順序を
逆にしても注入エネルギーを適当に選べば、何ら問題は
なく本実施例と同様のウェルを形成することができる。
オン注入し、次にＰ型の不純物であるボロンをイオン注
入して、ウェルを形成しているが、イオン注入の順序を
逆にしても注入エネルギーを適当に選べば、何ら問題は
なく本実施例と同様のウェルを形成することができる。
第２図（ａ）〜（ｄ）は本発明の他の実施例の工程断
面図である。
面図である。
第２図（ａ）:P型シリコン基板101に深さ５μの溝を
形成し、そこに酸化膜301を埋設する。次に酸化膜302を
500Å程形成し、引き続いて多結晶シリコン103を1000〜
1500Å程形成し、次に窒化膜104を1000〜1500Å程形成
する。
形成し、そこに酸化膜301を埋設する。次に酸化膜302を
500Å程形成し、引き続いて多結晶シリコン103を1000〜
1500Å程形成し、次に窒化膜104を1000〜1500Å程形成
する。
第２図（ｂ）：次に写真食刻法によりフォトレジスト
105を形成し、窒化膜104をフォトレジスト105をマスク
にエッチングして除去する。次にボロンをエネルギー50
〜150KeVでドーズ量１×1013〜１×1014cm-2程イオン注
入しボロンイオン注入層109を形成する。
105を形成し、窒化膜104をフォトレジスト105をマスク
にエッチングして除去する。次にボロンをエネルギー50
〜150KeVでドーズ量１×1013〜１×1014cm-2程イオン注
入しボロンイオン注入層109を形成する。
第２図（ｃ）：次にフォトレジスト105を除去し、残
っている窒化膜104をマスクに多結晶シリコン103を酸化
し、酸化膜107を2000Å〜3000Å形成する。この時の熱
工程により注入されたボロンが活性化され、Ｐ型拡散層
303となる。次に酸化膜107をマスクにリンをエネルギー
100〜200KeVでドーズ量１×1013〜１×1014cm-2程イオ
ン注入し、リンイオン注入層106を形成する。
っている窒化膜104をマスクに多結晶シリコン103を酸化
し、酸化膜107を2000Å〜3000Å形成する。この時の熱
工程により注入されたボロンが活性化され、Ｐ型拡散層
303となる。次に酸化膜107をマスクにリンをエネルギー
100〜200KeVでドーズ量１×1013〜１×1014cm-2程イオ
ン注入し、リンイオン注入層106を形成する。
第２図（ｄ）：次に窒素雰囲気中で1100℃６時間の熱
処理により不純物を拡散し、Ｎウェル110,Pウェル111を
形成する。その後、通常の工程に従ってＮウェル110上
にＰチャネルMOSトランジスタ、Ｐウェル111上にＮチャ
ネルMOSトランジスタを形成して完成する。
処理により不純物を拡散し、Ｎウェル110,Pウェル111を
形成する。その後、通常の工程に従ってＮウェル110上
にＰチャネルMOSトランジスタ、Ｐウェル111上にＮチャ
ネルMOSトランジスタを形成して完成する。
この実施例では、ＮウェルとＰウェルの間に溝が形成
されているためウェルの耐圧を向上させることができ、
またラッチアップ耐性も向上でき、より集積度を向上で
きるという利点がある。
されているためウェルの耐圧を向上させることができ、
またラッチアップ耐性も向上でき、より集積度を向上で
きるという利点がある。
以上説明したように本発明は、ＮウェルとＰウェルの
２種類のウェルを形成する際に、多結晶シリコンの選択
酸化を利用することにより、１回のフォトレジスト工程
だけで、２種類のウェルを形成することができるため、
従来のウェル形成法に比べ大幅な工程数を削減でき、従
って製造コストを低減でき、また保留を向上させること
ができる効果がある。
２種類のウェルを形成する際に、多結晶シリコンの選択
酸化を利用することにより、１回のフォトレジスト工程
だけで、２種類のウェルを形成することができるため、
従来のウェル形成法に比べ大幅な工程数を削減でき、従
って製造コストを低減でき、また保留を向上させること
ができる効果がある。
また不純物のイオン注入のマスクとして用いる酸化膜
は多結晶シリコンの選択酸化によって形成されるため、
シリコン基板を選択酸化する場合に比べ、基板に与える
ストレスが少なく結晶欠陥の発生を抑えることができる
効果がある。
は多結晶シリコンの選択酸化によって形成されるため、
シリコン基板を選択酸化する場合に比べ、基板に与える
ストレスが少なく結晶欠陥の発生を抑えることができる
効果がある。
また、多結晶シリコンの選択酸化時にイオン注入した
不純物の再分布が生じるが、多結晶シリコンとシリコン
基板との間に絶縁膜があるため、不純物の多結晶シリコ
ンへの拡散を抑えることが出来、MOSトランジスタの特
性に大きな影響を与えるシリコン基板表面の不純物濃度
の変動が大きくならない。従って、MOSトランジスタの
特性変動が少ない信頼性の高い集積回路を得ることがで
きる。
不純物の再分布が生じるが、多結晶シリコンとシリコン
基板との間に絶縁膜があるため、不純物の多結晶シリコ
ンへの拡散を抑えることが出来、MOSトランジスタの特
性に大きな影響を与えるシリコン基板表面の不純物濃度
の変動が大きくならない。従って、MOSトランジスタの
特性変動が少ない信頼性の高い集積回路を得ることがで
きる。
また、２種類のウェルが自己整合的に形成されるた
め、従来の２回のフォトレジスト工程で必要であった目
合マージンが必要でなくなり、ＰチャネルMOSトランジ
スタとＮチャネルMOSトランジスタの間隔を小さくする
ことができ、集積度を向上させることができる効果があ
る。
め、従来の２回のフォトレジスト工程で必要であった目
合マージンが必要でなくなり、ＰチャネルMOSトランジ
スタとＮチャネルMOSトランジスタの間隔を小さくする
ことができ、集積度を向上させることができる効果があ
る。
また、２種類のウェルが自己整合的に形成されるため
２種類のウェル、つまりＰウェルとＮウェルの接してい
る部分の両ウェルの不純物濃度が常に同じに保たれ、ウ
ェルの耐圧やCMOS特有のラッチアップ耐性の変動が小さ
くなる。従って、ＰチャネルMOSトランジスタとＮチャ
ネルMOSトランジスタの間隔を小さくした場合でも、ラ
ッチアップ耐性を確保でき、信頼性の高い集積回路を得
ることができる。
２種類のウェル、つまりＰウェルとＮウェルの接してい
る部分の両ウェルの不純物濃度が常に同じに保たれ、ウ
ェルの耐圧やCMOS特有のラッチアップ耐性の変動が小さ
くなる。従って、ＰチャネルMOSトランジスタとＮチャ
ネルMOSトランジスタの間隔を小さくした場合でも、ラ
ッチアップ耐性を確保でき、信頼性の高い集積回路を得
ることができる。
第１図（ａ）〜（ｆ）は本発明の一実施例１の工程断面
図、第２図（ａ）〜（ｄ）は本発明の他の実施例２の工
程断面図、第３図（ａ）〜（ｃ）は従来のウェル形成の
工程断面図である。 101……Ｐ型シリコン基板、102,104……窒化膜、103…
…多結晶シリコン、105,202,203……フォトレジスト、1
06……リンイオン注入層、107,201,302……酸化膜、108
……Ｎ型拡散層、109……ボロンイオン注入層、110……
Ｎウェル、111……Ｐウェル、112……P+チャネルストッ
パー、113……フィールド酸化膜、114……ゲート酸化
膜、115……ゲート電極、116……N+拡散層、117……P+
拡散層、118……層間絶縁膜、119……アルミ電極、303
……Ｐ型拡散層。
図、第２図（ａ）〜（ｄ）は本発明の他の実施例２の工
程断面図、第３図（ａ）〜（ｃ）は従来のウェル形成の
工程断面図である。 101……Ｐ型シリコン基板、102,104……窒化膜、103…
…多結晶シリコン、105,202,203……フォトレジスト、1
06……リンイオン注入層、107,201,302……酸化膜、108
……Ｎ型拡散層、109……ボロンイオン注入層、110……
Ｎウェル、111……Ｐウェル、112……P+チャネルストッ
パー、113……フィールド酸化膜、114……ゲート酸化
膜、115……ゲート電極、116……N+拡散層、117……P+
拡散層、118……層間絶縁膜、119……アルミ電極、303
……Ｐ型拡散層。
Claims (1)
- 【請求項１】半導体装置の製造方法において、半導体基
板主表面上に窒化膜を形成する工程と、前記窒化膜上に
多結晶シリコン層を形成する工程と、前記多結晶シリコ
ン層の上に絶縁膜を形成する工程と、前記絶縁膜上に選
択的にフォトレジストを形成し、前記フォトレジストを
マスクに前記絶縁膜を選択的に除去する工程と前記フォ
トレジストと前記絶縁膜の選択的に残された部分をマス
クに一導電型の不純物を前記半導体基板に選択的に注入
する工程と、前記絶縁膜の選択的に残された部分をマス
クに前記多結晶シリコン層を選択的に酸化し酸化膜を形
成する工程と、前記絶縁膜の選択的に残された部分と、
前記多結晶シリコン層の酸化されていない部分を除去す
る工程と、前記多結晶シリコン層を選択的に酸化して形
成された酸化膜をマスクに他の導電型の不純物を前記半
導体基板に選択的に注入する工程とを有することを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1010508A JP2550691B2 (ja) | 1989-01-18 | 1989-01-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1010508A JP2550691B2 (ja) | 1989-01-18 | 1989-01-18 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02189965A JPH02189965A (ja) | 1990-07-25 |
| JP2550691B2 true JP2550691B2 (ja) | 1996-11-06 |
Family
ID=11752158
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1010508A Expired - Lifetime JP2550691B2 (ja) | 1989-01-18 | 1989-01-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2550691B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69021998T2 (de) * | 1989-05-10 | 1996-04-18 | Oki Electric Ind Co Ltd | Verfahren zur herstellung von komplementären, integrierten halbleiterschaltungen. |
| JP2953897B2 (ja) * | 1992-08-10 | 1999-09-27 | シャープ株式会社 | 半導体装置の製造方法 |
| KR0146080B1 (ko) * | 1995-07-26 | 1998-08-01 | 문정환 | 반도체 소자의 트윈 웰 형성방법 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60167440A (ja) * | 1984-02-10 | 1985-08-30 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS61290754A (ja) * | 1985-06-19 | 1986-12-20 | Toshiba Corp | 半導体装置の製造方法 |
-
1989
- 1989-01-18 JP JP1010508A patent/JP2550691B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02189965A (ja) | 1990-07-25 |
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