JPH05315617A - 絶縁形電界効果トランジスタの製造方法 - Google Patents

絶縁形電界効果トランジスタの製造方法

Info

Publication number
JPH05315617A
JPH05315617A JP4114395A JP11439592A JPH05315617A JP H05315617 A JPH05315617 A JP H05315617A JP 4114395 A JP4114395 A JP 4114395A JP 11439592 A JP11439592 A JP 11439592A JP H05315617 A JPH05315617 A JP H05315617A
Authority
JP
Japan
Prior art keywords
type
polysilicon film
film
back gate
boron
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP4114395A
Other languages
English (en)
Other versions
JP2900698B2 (ja
Inventor
Nobuyuki Yonetani
伸之 米谷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP4114395A priority Critical patent/JP2900698B2/ja
Priority to US08/007,251 priority patent/US5306654A/en
Publication of JPH05315617A publication Critical patent/JPH05315617A/ja
Application granted granted Critical
Publication of JP2900698B2 publication Critical patent/JP2900698B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0856—Source regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/126—Power FETs

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

(57)【要約】 【目的】ゲート電極用のポリシリコン膜のＰ型化におけ
るボロンの基板への突き抜けを防止する。 【構成】従来Ｐ型ソース６の形成後に行なわれていたバ
ックゲート部８の形成を、Ｐ型ソース形成の前におこな
う。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は絶縁形電界効果トランジ
スタの製造方法に関し、特にゲート電極を形成するポリ
シリコン膜がＰ型であるＰチャネルの絶縁形電界効果ト
ランジスタの製造方法に関する。
【０００２】
【従来の技術】従来のＰチャンネルの絶縁形電界効果ト
ランジスタの製造方法を図２（Ａ）〜（Ｃ）の断面図を
用いて説明する。
【０００３】まず図２（Ａ）に示す様に、Ｐ形シリコン
基板１上に積まれたＰ型エピタキシャル層２上に、ゲー
ト酸化膜３およびゲート電極用のポリシリコン膜４を形
成する。次でホトリソグラフィ技術を用いて開口部１１
を形成した後、Ｎ型不純物を導入しＮ型ベース層５を形
成する。
【０００４】次に図２（Ｂ）に示す様に、ホトリソグラ
フィ技術を用いてＰ型ソース６Ａを形成し更にホトリソ
グラフィ技術を用いてフォトレジスト膜７Ａをマスクと
してバックゲート部８Ａの形成を行う。この際押込を約
１０００℃で行う。次に図３（Ｃ）に示す様に、フォト
レジスト膜７Ａを除去後層間絶縁膜９および電極１０を
形成する。
【０００５】ゲート電極用のポリシリコン膜について
は、Ｎ型とする場合はＮ型ベース層５の形成前に、また
Ｐ型とする場合はＰ型ソース６Ａの形成と同時に行って
いた。バックゲート部は、Ｎ型コンタクトであるため、
例えばリンを導入して形成した場合はアルミとのコンタ
クト性があまりよくないため、十分な不純物濃度と接合
面積を必要とするため、ソース形成後に行っていた。
【０００６】
【発明が解決しようとする課題】この従来の絶縁形電界
効果トランジスタの製造方法では、ゲート電極用のポリ
シリコン膜をＰ型とする場合、例えばＰ型ソース形成に
ボロンを使用すると、ソース形成時に同時にイオン注入
されてＰ型となり、その後の熱処理で拡散される。しか
し、ボロンの拡散が早いため、ソース形成後の熱処理に
よってポリシリコン膜中のボロンは容易にゲート酸化膜
を付き抜けてシリコン基板側，特にベースのチャネル部
分に拡散するため、チャネル濃度の変化による特性の劣
化や信頼性の低下といった問題点があった。
【０００７】
【課題を解決するための手段】本発明の絶縁形電界効果
トランジスタの製造方法では、バックゲート部形成をソ
ース形成の前に行うことにより、ソース形成後の熱処理
を低温化することが可能となるため、ゲート電極用のポ
リシリコン膜中のボロンの基板への突き抜けを抑止する
ことが可能となる。
【０００８】
【実施例】次に本発明について図面を参照して説明す
る。図１（Ａ）〜（Ｃ）は本発明の第１の実施例を説明
するための主な工程毎の半導体チップの断面図である。
【０００９】まず図１（Ａ）に示す様に、Ｐ型シリコン
基板１上に積まれたＰ型エピタキシャル層２上にゲート
酸化膜３とポリシリコン膜４からなるゲート電極を形成
する。次にホトリソグラフィ技術によって開口部を形成
したのち、ゲート電極をマスクとしてドーズ量５×１０
13〜５×１０14の条件でＮ型ベース層５を形成する。
【００１０】次に図１（Ｂ）に示す様に、ホトリソグラ
フィ技術によって窓開けし、リンを５×１０15イオン注
入し、１０００℃３０分の押込を行ってバックゲート部
８を形成する。再度ホトリソグラフィ技術によってフォ
トレジスト膜７をマスクとしてボロンを５×１０15イオ
ン注入し、９００℃の押込みを行いＰ型ソース６を形成
すると共に、ポリシリコン膜４をＰ型にする。
【００１１】最後に図１（Ｃ）に示す様に、層間絶縁膜
９および電極１０の形成を行う。
【００１２】このように第１の実施例によれば、Ｐ型ソ
ース６形成後、従来のようにバックゲート部形成のため
の１０００℃の熱処理工程がないため、ボロンのシリコ
ン基板への拡散を防止できる。従来の方法では、しきい
値電圧が１．８〜−１．４Ｖと大きくばらつき、しかも
チャネルが反転しノーマリーオンとなっていたが、本実
施例によれば、しきい値電圧は−２．１〜−３．１と安
定した値が得られた。
【００１３】第２の実施例ではバックゲート部８の形成
を拡散で行うものである。例えば、ＰＣｌ3 等のガスを
用い、１０００℃３０分程度によりバックゲート部８を
形成する。これにより、従来イオン注入を行った後に押
込をしていた工程が一度で行なわれるため工程が簡単に
なるという利点がある。
【００１４】
【発明の効果】以上説明したように本発明は、コンタク
ト用のバックゲート部の形成をソース形成前とすること
により、ゲート電極用のポリシリコン膜へのボロン注入
後の熱処理を低温化することができるため、ポリシリコ
ン膜のボロンの基板への拡散を抑止することができる。
このためトランジスタの特性の劣化及び信頼性の低下を
防ぐことができるという効果を有する。
【図面の簡単な説明】
【図１】本発明の第１の実施例を説明するための半導体
チップの断面図。
【図２】従来例を説明するための半導体チップの断面
図。
【符号の説明】
１ Ｐ型シリコン基板 ２ Ｐ型エピタキシャル層 ３ ゲート酸化膜 ４ ポリシリコン膜 ５ Ｎ型ベース層 ６，６Ａ Ｐ型ソース ７，７Ａ フォトレジスト膜 ８，８Ａ バックゲート部 ９ 層間絶縁膜 １０ 電極

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上にＰ型エピタキシャル層と
    ゲート酸化膜とポリシリコン膜を順次形成したのちポリ
    シリコン膜とゲート酸化膜をパターニングし開口部を形
    成する工程と、この開口部より不純物を導入し前記エピ
    タキシャル層にＮ型ベース層を形成する工程と、このＮ
    型ベース層の中央部に不純物を導入しＮ型バックゲート
    部を形成する工程と、このバックゲート部を除く全面に
    Ｐ型不純物をイオン注入し前記バックゲート部の両側に
    Ｐ型ソースを形成すると共に前記ポリシリコン膜をＰ型
    とする工程とを含むことを特徴する絶縁形電界効果トラ
    ンジスタの製造方法。
JP4114395A 1992-05-07 1992-05-07 絶縁形電界効果トランジスタの製造方法 Expired - Fee Related JP2900698B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP4114395A JP2900698B2 (ja) 1992-05-07 1992-05-07 絶縁形電界効果トランジスタの製造方法
US08/007,251 US5306654A (en) 1992-05-07 1993-01-21 Method for manufacturing insulated gate field effect transistor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP4114395A JP2900698B2 (ja) 1992-05-07 1992-05-07 絶縁形電界効果トランジスタの製造方法

Publications (2)

Publication Number Publication Date
JPH05315617A true JPH05315617A (ja) 1993-11-26
JP2900698B2 JP2900698B2 (ja) 1999-06-02

Family

ID=14636609

Family Applications (1)

Application Number Title Priority Date Filing Date
JP4114395A Expired - Fee Related JP2900698B2 (ja) 1992-05-07 1992-05-07 絶縁形電界効果トランジスタの製造方法

Country Status (2)

Country Link
US (1) US5306654A (ja)
JP (1) JP2900698B2 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06342914A (ja) * 1993-06-01 1994-12-13 Nec Corp 半導体装置の製造方法
US5595918A (en) * 1995-03-23 1997-01-21 International Rectifier Corporation Process for manufacture of P channel MOS-gated device
JP3279151B2 (ja) * 1995-10-23 2002-04-30 トヨタ自動車株式会社 半導体装置及びその製造方法
DE19600780B4 (de) * 1996-01-11 2006-04-13 Micronas Gmbh Verfahren zum Kontaktieren von Bereichen mit verschiedener Dotierung in einem Halbleiterbauelement und Halbleiterbauelement

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59167066A (ja) * 1983-03-14 1984-09-20 Nissan Motor Co Ltd 縦形ｍｏｓｆｅｔ

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4974059A (en) * 1982-12-21 1990-11-27 International Rectifier Corporation Semiconductor high-power mosfet device
IT1213234B (it) * 1984-10-25 1989-12-14 Sgs Thomson Microelectronics Procedimento perfezionato per la fabbricazione di dispositivi a semiconduttore dmos.
JPS63229141A (ja) * 1987-03-18 1988-09-26 Seiko Instr & Electronics Ltd 成膜方法
JPH02163974A (ja) * 1988-12-16 1990-06-25 Mitsubishi Electric Corp 絶縁ゲート型バイポーラトランジスタおよびその製造方法
EP0606114A1 (en) * 1989-08-11 1994-07-13 Seiko Instruments Inc. Method of producing field effect transistor
US5171705A (en) * 1991-11-22 1992-12-15 Supertex, Inc. Self-aligned structure and process for DMOS transistor

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59167066A (ja) * 1983-03-14 1984-09-20 Nissan Motor Co Ltd 縦形ｍｏｓｆｅｔ

Also Published As

Publication number Publication date
US5306654A (en) 1994-04-26
JP2900698B2 (ja) 1999-06-02

Similar Documents

Publication Publication Date Title
US6362038B1 (en) Low and high voltage CMOS devices and process for fabricating same
JPH0666329B2 (ja) 半導体装置の製造方法
JP2802263B2 (ja) 半導体素子の製造方法
JP2509690B2 (ja) 半導体装置
JP2900698B2 (ja) 絶縁形電界効果トランジスタの製造方法
JPH0330470A (ja) 半導体装置
JPH05110003A (ja) 半導体集積回路装置およびその製造方法
JPH05226593A (ja) 半導体装置の製造方法
JP2550691B2 (ja) 半導体装置の製造方法
JPH0548110A (ja) 半導体素子の製造方法
JPH0485968A (ja) Ｍｏｓ型半導体装置およびその製造方法
JPH04255233A (ja) 半導体装置及びその製造方法
JP3376305B2 (ja) 半導体装置の製造方法
JPS60180158A (ja) 半導体装置の製造方法
JP2988067B2 (ja) 絶縁型電界効果トランジスタの製造方法
JPS6074663A (ja) 相補型半導体装置の製造方法
JP3253712B2 (ja) 半導体装置の製造方法
JPS6039868A (ja) 半導体装置の製造方法
JPH06132523A (ja) Ｍｏｓトランジスタの製造方法
JP2828264B2 (ja) 半導体装置の製造方法
JPH07202191A (ja) 縦型パワーｍｏｓ半導体装置とその製造方法
JPS6281051A (ja) 半導体装置とその製造方法
JPH11224945A (ja) 半導体装置
JPH0226034A (ja) 半導体装置の製造方法
JPH0410547A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 19980901

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 19990216

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080319

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090319

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100319

Year of fee payment: 11

LAPS Cancellation because of no payment of annual fees