JPS60180158A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS60180158A JPS60180158A JP59035576A JP3557684A JPS60180158A JP S60180158 A JPS60180158 A JP S60180158A JP 59035576 A JP59035576 A JP 59035576A JP 3557684 A JP3557684 A JP 3557684A JP S60180158 A JPS60180158 A JP S60180158A
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- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
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- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
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- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は、相補型ＭＯ８半導体装置（０ＭＯ８）の製造
方法に関するものである。
方法に関するものである。
第１図は、従来の０ＭＯ８の製造方法の一例を示す説明
図である。
図である。
第１図に示す製造方法は、まず（、）に示す如く、ｎ型
シリコン基板１にＰウェル領域２を形成した後、基板１
上の全面にシリコン酸化膜３及び耐酸化性絶縁膜として
のシリコン窒化膜４を順次形成する。この後、ｎチャン
ネル、Ｐチャンネルトランジスタ形成予定部を覆ったレ
ジスト・くターン５１゜５２を光蝕刻法（ホトリソグラ
フィ技術）により形成する。次に、（ｂ）に示すように
レジスト・くターン５１、５２をマスクとして、−シリ
コン窒化膜４を選択工、テングし、シリコン窒化膜ノく
ターン４１．４２を形成する。続いて、（Ｃ）に示すよ
うに、光蝕刻法によって、Ｐウェル領域２を覆ったレジ
ストパターン６を形成した後、このレジストパターン６
及びシリコン窒化膜４２をマスクとして、基板１と同じ
導電型の不純物、例えばリンをイオン注入し、基板１内
に破線で示すようなｎ型イオン注入層７を形成させる。
シリコン基板１にＰウェル領域２を形成した後、基板１
上の全面にシリコン酸化膜３及び耐酸化性絶縁膜として
のシリコン窒化膜４を順次形成する。この後、ｎチャン
ネル、Ｐチャンネルトランジスタ形成予定部を覆ったレ
ジスト・くターン５１゜５２を光蝕刻法（ホトリソグラ
フィ技術）により形成する。次に、（ｂ）に示すように
レジスト・くターン５１、５２をマスクとして、−シリ
コン窒化膜４を選択工、テングし、シリコン窒化膜ノく
ターン４１．４２を形成する。続いて、（Ｃ）に示すよ
うに、光蝕刻法によって、Ｐウェル領域２を覆ったレジ
ストパターン６を形成した後、このレジストパターン６
及びシリコン窒化膜４２をマスクとして、基板１と同じ
導電型の不純物、例えばリンをイオン注入し、基板１内
に破線で示すようなｎ型イオン注入層７を形成させる。
次いで、（ｄ）に示すように、レジストパターン６を除
去した後、再度光蝕刻法によりｎ型シリコン基板１を覆
ったレジストパターン８を形成し、この後、レジストノ
（ターン８及びＰウェル領域２上のシリコン窒化膜）々
ターン４１をマスクとして、ウェル領域と同じ導電型の
不純物、例えばボロンをイオン注入して、ウェル領域に
破線で示すようにＰ型イオン注入層９を形成する。そ□
の後、レジストパターン８を除去し、シリコン窒化膜パ
ターン４１．４２をマスクとして高温ウェット酸素雰囲
気中で熱酸化処理を行なって、（ｅｌに示すようにＰウ
ェル領域２側の下部にＰ型反転防止層１０．ｎ型基板１
側の下部にｎ型反転防止層１１がそれぞれ設けられたフ
ィールド酸化膜１２を形成する。また、この後、順次、
ウェル領域２及び基板１にそれぞれゲート酸化膜１３．
１３’ｌ を、その上にポリシリコンゲート電極１４．
１４１を形成し、更に、ウェル領域２にリンを選択的に
拡散してｎ＋型ソースドレイン領域１５．１５１を、ｎ
型基板１にボロンを選択的に拡散して、Ｐ型ンースドレ
イン領域１６．１６１を形成して、ｎチャンネルＭＯ８
）ランジスタと、ＰチャンネルＭＯ８’ ）ランジスタ
とを作製し、ＣＭＯ８を製造する。
去した後、再度光蝕刻法によりｎ型シリコン基板１を覆
ったレジストパターン８を形成し、この後、レジストノ
（ターン８及びＰウェル領域２上のシリコン窒化膜）々
ターン４１をマスクとして、ウェル領域と同じ導電型の
不純物、例えばボロンをイオン注入して、ウェル領域に
破線で示すようにＰ型イオン注入層９を形成する。そ□
の後、レジストパターン８を除去し、シリコン窒化膜パ
ターン４１．４２をマスクとして高温ウェット酸素雰囲
気中で熱酸化処理を行なって、（ｅｌに示すようにＰウ
ェル領域２側の下部にＰ型反転防止層１０．ｎ型基板１
側の下部にｎ型反転防止層１１がそれぞれ設けられたフ
ィールド酸化膜１２を形成する。また、この後、順次、
ウェル領域２及び基板１にそれぞれゲート酸化膜１３．
１３’ｌ を、その上にポリシリコンゲート電極１４．
１４１を形成し、更に、ウェル領域２にリンを選択的に
拡散してｎ＋型ソースドレイン領域１５．１５１を、ｎ
型基板１にボロンを選択的に拡散して、Ｐ型ンースドレ
イン領域１６．１６１を形成して、ｎチャンネルＭＯ８
）ランジスタと、ＰチャンネルＭＯ８’ ）ランジスタ
とを作製し、ＣＭＯ８を製造する。
この様な従来の製造方法は、次のような欠点がある。
（１） フィールド酸化膜１２を形成するまでに、煩雑
な光蝕刻工程が３回存在し、製造プロセスが複雑である
。
な光蝕刻工程が３回存在し、製造プロセスが複雑である
。
（５）
（１１） 反転防止層形成のためのイオン注入に際し、
窒化膜パターンをマスクとして用いているが、この窒化
膜が薄いと、イオン注入時に不純物が窒化膜を通過して
しまう。これを防止するには、窒化膜の厚さを厚くすれ
ばよいが、厚くすると、クラックや熱酸化時の反シによ
り、基板にストレスが加わって結晶欠陥が生じる。
窒化膜パターンをマスクとして用いているが、この窒化
膜が薄いと、イオン注入時に不純物が窒化膜を通過して
しまう。これを防止するには、窒化膜の厚さを厚くすれ
ばよいが、厚くすると、クラックや熱酸化時の反シによ
り、基板にストレスが加わって結晶欠陥が生じる。
また、イオン注入時の加速電圧を低くしても防止できる
が、この場合、良好な反転防止層を形成できなくなる恐
れがある。特にＰ型のボロンイオン注入の場合、熱酸化
時に多量のボロンが酸化膜中に吸い上げられるため、大
量のボロン注入をせざるえ得ないが、そのため、熱酸化
中に結晶欠陥や転位の核等が発生し、良好な反転防止層
が形成できない。
が、この場合、良好な反転防止層を形成できなくなる恐
れがある。特にＰ型のボロンイオン注入の場合、熱酸化
時に多量のボロンが酸化膜中に吸い上げられるため、大
量のボロン注入をせざるえ得ないが、そのため、熱酸化
中に結晶欠陥や転位の核等が発生し、良好な反転防止層
が形成できない。
本発明は、この様な従来技術における欠点に鑑みてなさ
れたもので、光蝕刻工程を１回少なくし、簡単なプロセ
スで、かつ高い生産性でＣＭＯ８半導体装置を製造でき
る方法を提供しようとするもので（４） ある０ 〔本発明の概要〕 本発明に係る方法は、はじめに形成させたレジストパタ
ーンを残したまま、その上に再びレジストパターンを形
成させるようにした点に特徴があシ、フィールド酸化膜
形成工程において、２回の光蝕刻で済み、かつレジスト
パターンをマスクとして反転防止層形成のためのイオン
注入を行なうことができるようにしたものである。
れたもので、光蝕刻工程を１回少なくし、簡単なプロセ
スで、かつ高い生産性でＣＭＯ８半導体装置を製造でき
る方法を提供しようとするもので（４） ある０ 〔本発明の概要〕 本発明に係る方法は、はじめに形成させたレジストパタ
ーンを残したまま、その上に再びレジストパターンを形
成させるようにした点に特徴があシ、フィールド酸化膜
形成工程において、２回の光蝕刻で済み、かつレジスト
パターンをマスクとして反転防止層形成のためのイオン
注入を行なうことができるようにしたものである。
第２図は、本発明の製造方法を示すフローチャートであ
る。
る。
本発明に係る製造方法は、第２図に示すように、第１導
電型の半導体基板に第２導電型のウェル領域を形成する
工程と、前記基板全面に耐酸化性絶縁膜を堆積する工程
と、この絶縁膜上に光蝕刻法によシ反転防止層形成予定
領域が開口するようにレジストパターンを形成する工程
と、このレジストパターンをマスクとして前記絶縁膜を
選択的にエル領域と同じ導電型の不純物をイオン注入し
てイオン注入層を形成する工程と、前記レジストパター
ンを残した′！！ま当該レジストパターン上にレジスト
層を設け、光蝕刻法によってウェル領域若しくは基板の
反転防止層形成予定領域が開口するようにレジストパタ
ーンを形成する工程と、このレジストパターンをマスク
としてウェル領域若しくは基板にウェル領域若しくは基
板と同じ導電型の不純物をイオン注入してイオン注入層
を形成する工程と、前記各レジストパターンを除去した
後前記絶縁膜パターンをマスクとして熱酸化処理を行な
い、ウェル領域及び基板と接する部分に反転防止層を有
するフィールド酸化膜を形成する工程とを経て製造する
方法である。
電型の半導体基板に第２導電型のウェル領域を形成する
工程と、前記基板全面に耐酸化性絶縁膜を堆積する工程
と、この絶縁膜上に光蝕刻法によシ反転防止層形成予定
領域が開口するようにレジストパターンを形成する工程
と、このレジストパターンをマスクとして前記絶縁膜を
選択的にエル領域と同じ導電型の不純物をイオン注入し
てイオン注入層を形成する工程と、前記レジストパター
ンを残した′！！ま当該レジストパターン上にレジスト
層を設け、光蝕刻法によってウェル領域若しくは基板の
反転防止層形成予定領域が開口するようにレジストパタ
ーンを形成する工程と、このレジストパターンをマスク
としてウェル領域若しくは基板にウェル領域若しくは基
板と同じ導電型の不純物をイオン注入してイオン注入層
を形成する工程と、前記各レジストパターンを除去した
後前記絶縁膜パターンをマスクとして熱酸化処理を行な
い、ウェル領域及び基板と接する部分に反転防止層を有
するフィールド酸化膜を形成する工程とを経て製造する
方法である。
第３図は本発明に係る方法の一例を示す説明図である。
ここでは、まず（、）に示すように、ｎ型シリコン基板
１に選択的なボロン拡散によって、Ｐウェル領域２を形
成し、熱酸化を行なって全面に５００Ａのシリコン酸化
膜３を成長させる。この後、通常の気相成長法により１
０００ Ａのシリコン窒化膜４を堆積させる。その後、
ｎチャンネル、Ｐチャンネルトランジスタ形成予定領域
を覆ったレジストパターン５１．５２を光蝕刻法により
形成し、これらのレジストパターン５１．５２をマスク
としてシリコン窒化膜４を選択工、テングする。
１に選択的なボロン拡散によって、Ｐウェル領域２を形
成し、熱酸化を行なって全面に５００Ａのシリコン酸化
膜３を成長させる。この後、通常の気相成長法により１
０００ Ａのシリコン窒化膜４を堆積させる。その後、
ｎチャンネル、Ｐチャンネルトランジスタ形成予定領域
を覆ったレジストパターン５１．５２を光蝕刻法により
形成し、これらのレジストパターン５１．５２をマスク
としてシリコン窒化膜４を選択工、テングする。
この後、（ｂ）に示すように、レジストパターン５１゜
５２をマスクとして、基板１と同じ導電型の不純物２ であるリンを加速電圧１００ Ｋｅｖ、ドーズ量１ｘｌ
Ｏ７０ｍ２の条件でイオン注入を行ない、破線で示すよ
うにｎ型イオン注入層７を形成する。
５２をマスクとして、基板１と同じ導電型の不純物２ であるリンを加速電圧１００ Ｋｅｖ、ドーズ量１ｘｌ
Ｏ７０ｍ２の条件でイオン注入を行ない、破線で示すよ
うにｎ型イオン注入層７を形成する。
この後、レジストパターン５１．５２を、レジストの溶
媒や現像液に溶けない程度に、例えば１４０℃で焼き固
め、再度レジスト膜６ｏを（ｃ） Ｋ示すように、全面
にわたって、例えば塗布するなどして設ける。
媒や現像液に溶けない程度に、例えば１４０℃で焼き固
め、再度レジスト膜６ｏを（ｃ） Ｋ示すように、全面
にわたって、例えば塗布するなどして設ける。
続いて、このレジスト膜６０を光蝕刻法によって、イオ
ン注入されていないウェル領域の反転防止層形成予定領
域が開口するようにレジストパターン８を、（ｄ）に示
すように形成する。この時、前のしく ７ ） シストパターン５１．５２はそのまま残っている。この
後、レジストパターン５１及びレジストパターン８をマ
スクとして、ウェルと同じ導電型の不純物であるボロン
を加速電圧１００ＫｅＶ 、ドーズ量２ｘ１０１）０ｍ
２の条件でイオン注入を行ない、（ｄ）の破線に示すよ
うにＰ型イオン注入層９を形成する。この時、（ｄ）に
示されるように、ウェル内のイオン注入層は、リンとボ
ロンが混在することとなるが、ボロンの方が濃度が高い
ので、Ｐ型のイオン注入層となる。
ン注入されていないウェル領域の反転防止層形成予定領
域が開口するようにレジストパターン８を、（ｄ）に示
すように形成する。この時、前のしく ７ ） シストパターン５１．５２はそのまま残っている。この
後、レジストパターン５１及びレジストパターン８をマ
スクとして、ウェルと同じ導電型の不純物であるボロン
を加速電圧１００ＫｅＶ 、ドーズ量２ｘ１０１）０ｍ
２の条件でイオン注入を行ない、（ｄ）の破線に示すよ
うにＰ型イオン注入層９を形成する。この時、（ｄ）に
示されるように、ウェル内のイオン注入層は、リンとボ
ロンが混在することとなるが、ボロンの方が濃度が高い
ので、Ｐ型のイオン注入層となる。
続、いて、レジストパターン５１．５２及び８を除去し
、シリコン窒化膜４１．４２をマスクとして、１０００
℃ウェット酸素雰囲気中で熱酸化処理を行ない、（、）
に示すように、Ｐウェル領域２側の下部にＰ型反転防止
層１０． ｎ型基板１側の下部にｎ型反転防止層１１が
設けられたフィールド酸化膜１２を形成する。
、シリコン窒化膜４１．４２をマスクとして、１０００
℃ウェット酸素雰囲気中で熱酸化処理を行ない、（、）
に示すように、Ｐウェル領域２側の下部にＰ型反転防止
層１０． ｎ型基板１側の下部にｎ型反転防止層１１が
設けられたフィールド酸化膜１２を形成する。
この後、通常の手法によって、順次ウェル領域２及び基
板１に夫々ゲート酸化膜１３．１３１ 、その上にポリ
シリコンゲート電極１４．１４１ を形成し、更にウェ
ル領域２にリンを選択的に拡散してｎ型（８） ソースドレイン領域１５．１５１を、また、基板１にボ
ロンを選択的に拡散してｐ型ソースドレイン領域１６．
１６１をそれぞれ（ｓ）に示すように形成してｎチャン
ネルＭＯ８）ランジスタと、ＰチャンネルＭＯ８）ラン
ジスタを作Ｊ） 、０ＭＯ８が生産される。
板１に夫々ゲート酸化膜１３．１３１ 、その上にポリ
シリコンゲート電極１４．１４１ を形成し、更にウェ
ル領域２にリンを選択的に拡散してｎ型（８） ソースドレイン領域１５．１５１を、また、基板１にボ
ロンを選択的に拡散してｐ型ソースドレイン領域１６．
１６１をそれぞれ（ｓ）に示すように形成してｎチャン
ネルＭＯ８）ランジスタと、ＰチャンネルＭＯ８）ラン
ジスタを作Ｊ） 、０ＭＯ８が生産される。
この様な手法によれば、フィールド酸化膜１２を形成す
るための光蝕刻が、２回で済み、全体としてプロセスが
簡単になシ、かつ生産性を向上させることができる。ま
た、レジストパターン５１．５２をマスクとして反転防
止用のイオン注入ができるため、（ｉ）窒化膜を薄くす
ることができ、クラックや基板へのストレス発生を抑え
ることができる。
るための光蝕刻が、２回で済み、全体としてプロセスが
簡単になシ、かつ生産性を向上させることができる。ま
た、レジストパターン５１．５２をマスクとして反転防
止用のイオン注入ができるため、（ｉ）窒化膜を薄くす
ることができ、クラックや基板へのストレス発生を抑え
ることができる。
また、（ｉｆ）イオン注入時の加速電圧を充分に高くす
ることができるため、特にボロン注入の場合、熱酸化処
理時に酸化膜に吸い込まれるボロンの量が少なくなシ、
従来より少ないドーズ量で良好な反転防止層が形成でき
るとともに、従来の手法によるボロンの大量注入に伴う
結晶欠陥や転位等の発生を防止することができる。従っ
て、特性の良好な半導体装置を製造できる。
ることができるため、特にボロン注入の場合、熱酸化処
理時に酸化膜に吸い込まれるボロンの量が少なくなシ、
従来より少ないドーズ量で良好な反転防止層が形成でき
るとともに、従来の手法によるボロンの大量注入に伴う
結晶欠陥や転位等の発生を防止することができる。従っ
て、特性の良好な半導体装置を製造できる。
第１図は従来の方法の一例を示す説明図、第２図は本発
明に係る方法を示すフローチャート、第３図は本発明の
方法の一例を示す説明図である。 １・・・ｎ型シリコン基板、２・・・Ｐウェル領域、３
・・・シリコン酸化膜、４・・・シリコン窒化膜、４１
．４２・・・シリコン窒化膜ハターン、５１．５２．６
．８ ・・・レジスト膜パターン、６０・・・レジスト
膜、７・・・ｎ型イオン注入層、９・・・Ｐ型イオン注
入層、１０．１１・・・反転１６・・・ソース領域、１
５１．１６１・・・ドレイン領域〇特開昭ＧＯ−１８０
１５８（６） ３図 （ｂ） （ｄ） （ｅ） １２ １４ １２ １４１ １２
明に係る方法を示すフローチャート、第３図は本発明の
方法の一例を示す説明図である。 １・・・ｎ型シリコン基板、２・・・Ｐウェル領域、３
・・・シリコン酸化膜、４・・・シリコン窒化膜、４１
．４２・・・シリコン窒化膜ハターン、５１．５２．６
．８ ・・・レジスト膜パターン、６０・・・レジスト
膜、７・・・ｎ型イオン注入層、９・・・Ｐ型イオン注
入層、１０．１１・・・反転１６・・・ソース領域、１
５１．１６１・・・ドレイン領域〇特開昭ＧＯ−１８０
１５８（６） ３図 （ｂ） （ｄ） （ｅ） １２ １４ １２ １４１ １２
Claims (1)
- （１）第１導電型の半導体基板に第２導電型のウェル領
域を形成する工程と、前記基板全面に耐酸化性絶縁膜を
堆積する工程と、この絶縁膜上に光蝕刻法によシ反転防
止層形成予定領域が開口するようにレジストパターンを
形成する工程と、このレジストパターンをマスクとして
前記絶縁膜を選択的に工、テングする工程と、このレジ
ストパターンをマスクとして前記基板とウェル領域に前
記基板若しくけウェル領域と同じ導電型の不純物をイオ
ン注入してイオン注入層を形成する工程と、前記レジス
トパターンを残したまま当該レジストパターン上にレジ
スト膜を設け、光蝕刻法によってウェル領域若しくは基
板の反転防止層形成予定領域が開口するようにレジスト
パターンを形成する工程と、このレジストパターンをマ
スクとしてウェル領域若しくは基板にウェル領域若しく
は基板と同じ導電型の不純物をイオン注入してイオン注
入層を形成する工程と、前記各レジストパターンを除去
した後前記絶縁膜パターンをマスクとして熱酸化処理を
行ないウェル領域及び基板と接する部分に反転防止層を
有するフィールド酸化膜を形成する工程とを経て製造す
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59035576A JPS60180158A (ja) | 1984-02-27 | 1984-02-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59035576A JPS60180158A (ja) | 1984-02-27 | 1984-02-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60180158A true JPS60180158A (ja) | 1985-09-13 |
Family
ID=12445587
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59035576A Pending JPS60180158A (ja) | 1984-02-27 | 1984-02-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60180158A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6298743A (ja) * | 1985-10-25 | 1987-05-08 | Sony Corp | 半導体装置の製造方法 |
| US5399895A (en) * | 1993-03-23 | 1995-03-21 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of manufacturing thereof |
| JP2006261487A (ja) * | 2005-03-18 | 2006-09-28 | Yamaha Corp | フィールド酸化膜形成法 |
| US7687367B2 (en) | 2005-02-04 | 2010-03-30 | Yamaha Corporation | Manufacture method for semiconductor device having field oxide film |
-
1984
- 1984-02-27 JP JP59035576A patent/JPS60180158A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6298743A (ja) * | 1985-10-25 | 1987-05-08 | Sony Corp | 半導体装置の製造方法 |
| US5399895A (en) * | 1993-03-23 | 1995-03-21 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of manufacturing thereof |
| US7687367B2 (en) | 2005-02-04 | 2010-03-30 | Yamaha Corporation | Manufacture method for semiconductor device having field oxide film |
| JP2006261487A (ja) * | 2005-03-18 | 2006-09-28 | Yamaha Corp | フィールド酸化膜形成法 |
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