JPH01272161A - Mos型fetの製造方法 - Google Patents
Mos型fetの製造方法Info
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- JPH01272161A JPH01272161A JP17393787A JP17393787A JPH01272161A JP H01272161 A JPH01272161 A JP H01272161A JP 17393787 A JP17393787 A JP 17393787A JP 17393787 A JP17393787 A JP 17393787A JP H01272161 A JPH01272161 A JP H01272161A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野)
この発明は、多結晶シリコン(ポリシリコン)をゲート
電極に利用したMOS型FETの製造方法に関するもの
である。
電極に利用したMOS型FETの製造方法に関するもの
である。
(従来の技術)
第2図(a) 〜同図(e)は従来のMOS型FETの
製造方法を示す。第2図(&)において、シリコン基板
21上にゲート酸化膜22.多結晶シリコン膜23を成
長させ、電極とする九め多結晶シリコン膜23の全面に
N型(又はP型)不純物を拡散して導電性をもたせる。
製造方法を示す。第2図(&)において、シリコン基板
21上にゲート酸化膜22.多結晶シリコン膜23を成
長させ、電極とする九め多結晶シリコン膜23の全面に
N型(又はP型)不純物を拡散して導電性をもたせる。
次に第2図(b)に示すように、多結晶シリコン膜23
を通常のホトリソ・エツチングによりエツチングし、多
結晶シリコンゲート電極23′を形成し、その後、レジ
ス)24t−除去する。
を通常のホトリソ・エツチングによりエツチングし、多
結晶シリコンゲート電極23′を形成し、その後、レジ
ス)24t−除去する。
次に第2図(C)に示すように、ソース・ドレイン領域
26上のゲート酸化膜22t−エツチング除去し、イオ
ン注入の際のダメージを柔らげるマスク酸化膜25を形
成した後、多結晶シリコンP−123’をマスクに不純
物を打込む。次に第2図(d)に示すように1熱処理を
行い所望の深さのソース・ドレイン拡散層27を形成す
る。以後は図示していないが中間絶縁膜を成長させ、ソ
ース・ドレイン・ゲートの電極取出しのコンタクト孔を
開孔した後、アルミ配線を形成し、MO8WFET素子
が出来上る。
26上のゲート酸化膜22t−エツチング除去し、イオ
ン注入の際のダメージを柔らげるマスク酸化膜25を形
成した後、多結晶シリコンP−123’をマスクに不純
物を打込む。次に第2図(d)に示すように1熱処理を
行い所望の深さのソース・ドレイン拡散層27を形成す
る。以後は図示していないが中間絶縁膜を成長させ、ソ
ース・ドレイン・ゲートの電極取出しのコンタクト孔を
開孔した後、アルミ配線を形成し、MO8WFET素子
が出来上る。
(発明が解決しようとする問題点)
しかし、以上述べた製造方法であっても第2図(d)の
矢印部分を拡大し次第2図(・)に示すようにソース・
ドレイン拡散層271.多結晶シリコンr −上電極2
3′ヲマスクとして不純物をイオン注入し。
矢印部分を拡大し次第2図(・)に示すようにソース・
ドレイン拡散層271.多結晶シリコンr −上電極2
3′ヲマスクとして不純物をイオン注入し。
熱処理にて形成することから多結晶シリコンr −計電
極23′端部よF)xだけ横方向に拡散が進み、MO8
型FETが多結晶シリコンr−)電極23′とソース・
ドレイン拡散層27との間で大きな容量を持つ丸めに動
作させた時にMO8型FETのスイッチング速度を低減
させ、また、第2図(c)において、ソース・ドレイン
領域上のゲート酸化膜22を除去する際に第2図(6)
に示すようにP−ト酸化膜22が等号エツチングされる
ため、多結晶シリコンゲート電極23′端部下までサイ
ドエツチングされ、後の中間絶縁膜のカバレージが悪く
なり、時には断線となることも多ると云う問題点があっ
た。
極23′端部よF)xだけ横方向に拡散が進み、MO8
型FETが多結晶シリコンr−)電極23′とソース・
ドレイン拡散層27との間で大きな容量を持つ丸めに動
作させた時にMO8型FETのスイッチング速度を低減
させ、また、第2図(c)において、ソース・ドレイン
領域上のゲート酸化膜22を除去する際に第2図(6)
に示すようにP−ト酸化膜22が等号エツチングされる
ため、多結晶シリコンゲート電極23′端部下までサイ
ドエツチングされ、後の中間絶縁膜のカバレージが悪く
なり、時には断線となることも多ると云う問題点があっ
た。
この< 1j)(は1以上述べたゲート電極とソース・
ドレイン拡散層との間の大きな容量と中間絶縁膜のカバ
レージの問題点を除去し、スイッチング動作速度の速い
且つカバレージの良好なMO8WFET素子を得ること
のできるMO8型FITの製造方法を提供することを目
的とする。
ドレイン拡散層との間の大きな容量と中間絶縁膜のカバ
レージの問題点を除去し、スイッチング動作速度の速い
且つカバレージの良好なMO8WFET素子を得ること
のできるMO8型FITの製造方法を提供することを目
的とする。
(問題点を解決するための手段)
この発明に係るMO8型FETの製造方法は、MO8型
FETの製造方法において、f−)電極下の酸化膜のソ
ース・ドレイン領域への延長部分に窒素イオンを注入し
て窒化膜化し、多結晶膜部のP−1電極と窒化膜をマス
クとしてソース・ドレイン領域に不純物を注入してソー
ス・ドレイン拡散層を形成するようにし九ものである。
FETの製造方法において、f−)電極下の酸化膜のソ
ース・ドレイン領域への延長部分に窒素イオンを注入し
て窒化膜化し、多結晶膜部のP−1電極と窒化膜をマス
クとしてソース・ドレイン領域に不純物を注入してソー
ス・ドレイン拡散層を形成するようにし九ものである。
(作用)
この発明におけるMO8型FETの製造方法は。
窒化膜によるマスク作用によシ拡散後のr−)電極下へ
のソース・ドレイン拡散層の入り込みを小さくできる。
のソース・ドレイン拡散層の入り込みを小さくできる。
(実施例)
以下、この発明の一実施例を図面に基づいて詳細に説明
する。第1図(a)〜同図(ロ)はこの発明の一実施例
を示すMO8型FETの製造工程図でおる。
する。第1図(a)〜同図(ロ)はこの発明の一実施例
を示すMO8型FETの製造工程図でおる。
第1図(a)に示すように、シリコン基板lの表面上に
P−ト酸化膜2を形成し、さらに、その上に多結晶シリ
コン膜3を形成し、電極とするため多結晶シリコン膜3
の全面にN型(又はP減)不純物を拡散し、導電性をも
たせる。次に第1図(b)に示すように1通常のホトリ
ン・エツチングによシ多結晶シリコン膜3をエツチング
して開孔部5を形成し、f−上電極3&を形成する。開
孔部50幅Wは、後のソース・ドレイン拡散層を形成す
る際の横方向拡散距離に見合ったもので横方向拡散距離
よりわずかに小さい幅とする。次に第1図(c)K示す
ように、開孔部5を形成する際に形成したレジスト4を
マスクにイオン注入法により窒素イオン全開孔部57′
のy−ト酸化膜2に注入する。その後、レジスト4を除
去した後に熱処理を行ない、第1図(d)に示すように
、窒化膜6を形成する。次に通常のホトリソによシ多結
晶シリコンから成るr−計電極3a上にレジストアのノ
(ターンを形成する。その後第1図(e)に示すように
、レジストアをマスクとして窒化膜6と選択比の異なる
ガスを用いて多結晶シリコン膜部3b、3cをエツチン
グする。そして、レソス)7yk除去し、次に窒化膜6
を残したま\、ゲート酸化膜2を除去する。
P−ト酸化膜2を形成し、さらに、その上に多結晶シリ
コン膜3を形成し、電極とするため多結晶シリコン膜3
の全面にN型(又はP減)不純物を拡散し、導電性をも
たせる。次に第1図(b)に示すように1通常のホトリ
ン・エツチングによシ多結晶シリコン膜3をエツチング
して開孔部5を形成し、f−上電極3&を形成する。開
孔部50幅Wは、後のソース・ドレイン拡散層を形成す
る際の横方向拡散距離に見合ったもので横方向拡散距離
よりわずかに小さい幅とする。次に第1図(c)K示す
ように、開孔部5を形成する際に形成したレジスト4を
マスクにイオン注入法により窒素イオン全開孔部57′
のy−ト酸化膜2に注入する。その後、レジスト4を除
去した後に熱処理を行ない、第1図(d)に示すように
、窒化膜6を形成する。次に通常のホトリソによシ多結
晶シリコンから成るr−計電極3a上にレジストアのノ
(ターンを形成する。その後第1図(e)に示すように
、レジストアをマスクとして窒化膜6と選択比の異なる
ガスを用いて多結晶シリコン膜部3b、3cをエツチン
グする。そして、レソス)7yk除去し、次に窒化膜6
を残したま\、ゲート酸化膜2を除去する。
次に第1図(f)に示すように、イオン注入の際のダメ
ージを柔らげるマスク酸化膜9を形成した後。
ージを柔らげるマスク酸化膜9を形成した後。
ソース・ドレイン領域10上にゲート電極3aと窒化膜
6をマスクとしてイオン注入法によシ所望の不純物を注
入する。その後、熱処理を行ない、第1図(g)に示す
ように、ソース・ドレイン拡散層11を所望の閑さに形
成する。最後に中間絶縁膜l2を形成し、通常のホトリ
ソ・エツチングによりソース拳ドレイン・P−1電極の
取出しのフンタクト孔を開孔した後、アルミ配線13を
形成し、シリフンゲートMOSトランジスタ素子が製造
される・ (発明の効果) 以上のようにこの発明の製造方法によれば、ゲート電極
端部にソース・ドレイン拡散時の横方向拡散距離に見合
った幅をもつ窒素イオン注入により窒化膜化された膜を
形成し、ソース・ドレイン領域へのイオン注入の際のマ
スクとして働くようにしたので、拡散後のr−計電極下
へのソース・ドレイン拡散層の入シ込みが従来に比べて
小さくすることができ、従ってs ’r −計電極とソ
ース・ドレイン拡散層とで有する容量が小さくなり、M
O3屋FgTのスイッチング動作の高速化が出来る。又
、窒化膜化された膜は、エツチング除去Jル することがないため、ゲート電極部におけるゲート酸化
膜のサイドエッチの心配がなく、中間絶縁膜のカバレー
ジも向上し、同時にアルミ配線のカバレージの向上が期
待できるのである。
6をマスクとしてイオン注入法によシ所望の不純物を注
入する。その後、熱処理を行ない、第1図(g)に示す
ように、ソース・ドレイン拡散層11を所望の閑さに形
成する。最後に中間絶縁膜l2を形成し、通常のホトリ
ソ・エツチングによりソース拳ドレイン・P−1電極の
取出しのフンタクト孔を開孔した後、アルミ配線13を
形成し、シリフンゲートMOSトランジスタ素子が製造
される・ (発明の効果) 以上のようにこの発明の製造方法によれば、ゲート電極
端部にソース・ドレイン拡散時の横方向拡散距離に見合
った幅をもつ窒素イオン注入により窒化膜化された膜を
形成し、ソース・ドレイン領域へのイオン注入の際のマ
スクとして働くようにしたので、拡散後のr−計電極下
へのソース・ドレイン拡散層の入シ込みが従来に比べて
小さくすることができ、従ってs ’r −計電極とソ
ース・ドレイン拡散層とで有する容量が小さくなり、M
O3屋FgTのスイッチング動作の高速化が出来る。又
、窒化膜化された膜は、エツチング除去Jル することがないため、ゲート電極部におけるゲート酸化
膜のサイドエッチの心配がなく、中間絶縁膜のカバレー
ジも向上し、同時にアルミ配線のカバレージの向上が期
待できるのである。
第1図(a)〜同図(3)はこの発明の一実施例による
MO8WFE:Tの製造工程図、第2図(a) 〜同図
(6)は従来例のMO8型FETの製造工程図である。 図中、l・・・シリコン基板、2・・・r−)酸化a。 3・・・多結晶シリコン膜、4・・・レジスト、5・・
・R孔部、6・・・窒化膜、7・・・レジスト、9・・
・マスク酸化[,10・・・ソース・ドレイン領域、1
1・・・ソース・ドレイン拡散層、12・・・中間絶縁
層、13・・・アルミ配線。 一袋犯介゛ s 1m モ 第 2 闘改工程図 図
MO8WFE:Tの製造工程図、第2図(a) 〜同図
(6)は従来例のMO8型FETの製造工程図である。 図中、l・・・シリコン基板、2・・・r−)酸化a。 3・・・多結晶シリコン膜、4・・・レジスト、5・・
・R孔部、6・・・窒化膜、7・・・レジスト、9・・
・マスク酸化[,10・・・ソース・ドレイン領域、1
1・・・ソース・ドレイン拡散層、12・・・中間絶縁
層、13・・・アルミ配線。 一袋犯介゛ s 1m モ 第 2 闘改工程図 図
Claims (1)
- 【特許請求の範囲】 半導体基板上に酸化膜と多結晶膜を順次に形成する工
程と、 上記多結晶膜に不純物を拡散し、導電性をもたせた後に
所望のソース・ドレイン領域上に上記多結晶膜の開孔部
を形成する工程と、 上記開孔部により露出された上記酸化膜の部分に窒素イ
オンを注入し、熱処理して窒化膜化する工程と、 上記開孔部間の多結晶膜部の内でゲート電極となる以外
の多結晶膜部を除去する工程と、 上記ソース・ドレイン領域上の酸化膜を除去する工程と
、 上記ソース・ドレイン領域に、上記残存する窒化膜とゲ
ート電極をマスクにして所望の不純物イオンをイオン注
入し、熱処理して所定のソース・ドレイン拡散層を形成
する工程と、 上記ソース・ドレイン拡散層とゲート電極に各各通じる
金属配線を形成する工程とを備えたことを特徴とするM
OS型FETの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17393787A JPH01272161A (ja) | 1987-07-14 | 1987-07-14 | Mos型fetの製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17393787A JPH01272161A (ja) | 1987-07-14 | 1987-07-14 | Mos型fetの製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01272161A true JPH01272161A (ja) | 1989-10-31 |
Family
ID=15969831
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP17393787A Pending JPH01272161A (ja) | 1987-07-14 | 1987-07-14 | Mos型fetの製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01272161A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0821405A2 (en) * | 1996-07-25 | 1998-01-28 | Nec Corporation | MOSFET gate insulation and process for production thereof |
EP0789400A3 (en) * | 1996-02-07 | 1998-11-11 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
WO1999031732A3 (en) * | 1997-12-18 | 1999-07-29 | Micron Technology Inc | Semiconductor processing method and field effect transistor |
US7105411B1 (en) | 1997-12-18 | 2006-09-12 | Micron Technology, Inc. | Methods of forming a transistor gate |
CN100426525C (zh) * | 1996-02-07 | 2008-10-15 | 松下电器产业株式会社 | 半导体器件及其制造方法 |
-
1987
- 1987-07-14 JP JP17393787A patent/JPH01272161A/ja active Pending
Cited By (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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US5972783A (en) * | 1996-02-07 | 1999-10-26 | Matsushita Electric Industrial Co., Ltd. | Method for fabricating a semiconductor device having a nitrogen diffusion layer |
CN100426525C (zh) * | 1996-02-07 | 2008-10-15 | 松下电器产业株式会社 | 半导体器件及其制造方法 |
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US7105411B1 (en) | 1997-12-18 | 2006-09-12 | Micron Technology, Inc. | Methods of forming a transistor gate |
US7189623B2 (en) | 1997-12-18 | 2007-03-13 | Micron Technology, Inc. | Semiconductor processing method and field effect transistor |
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