JP3432307B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JP3432307B2
JP3432307B2 JP27884794A JP27884794A JP3432307B2 JP 3432307 B2 JP3432307 B2 JP 3432307B2 JP 27884794 A JP27884794 A JP 27884794A JP 27884794 A JP27884794 A JP 27884794A JP 3432307 B2 JP3432307 B2 JP 3432307B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、とくに半導体基板のゲート酸化膜上に形成するポ
リサイド構造あるいはシリサイド構造を有するゲート電
極配線の形成方法に関する。
【０００２】
【従来の技術】ゲート電極配線は、半導体基板に形成す
る素子を駆動させるための電圧を印加する、ゲート酸化
膜上に形成した電極配線である。
【０００３】ポリサイド構造は多結晶シリコン膜と高融
点金属シリサイド膜との積層構造であり、シリサイド構
造は多結晶シリコン膜と高融点金属膜との積層構造であ
る。
【０００４】これらポリサイド構造やシリサイド構造を
有するゲート電極配線は、多結晶シリコン膜の上層に抵
抗値が低い高融点金属シリサイド膜または高融点金属膜
を構成している。
【０００５】このことから同一の半導体基板上に、Ｎ型
ゲートを有するＮチャネル型ＭＯＳトランジスタ（以下
Ｎ型ＭＯＳトランジスタと記載する）と、Ｐ型ゲートを
有するＰチャネル型ＭＯＳトランジスタ（以下Ｐ型ＭＯ
Ｓトランジスタと記載する）とを混在させることが可能
である。そして、トランジスタの閾値電圧を精度よく制
御するという点では、有用性が高い。
【０００６】しかしながら、同一の半導体基板上にてＮ
型ゲートとＰ型ゲートをポリサイド構造またはシリサイ
ド構造を有する形にて混在して形成するとき、Ｐ型ＭＯ
Ｓトランジスタの閾値電圧はゲート電極配線のＰ／Ｎ接
合部付近にて大きく増大する方向にシフトし、しかもゲ
ート電極配線のＰ／Ｎ接合部からの距離に対し減少して
いくような依存性を示す。
【０００７】従来例における、同一半導体基板上にＮ型
ＭＯＳトランジスタとＰ型ＭＯＳトランジスタとが混在
するときのポリサイド構造を有するゲート電極配線の形
成方法を、図２３〜図２９と図３１を用いて説明する。
さらに図３２に従来の技術を用いて形成したＭＯＳトラ
ンジスタの代表的な特性を示す。
【０００８】図２３〜図２９は従来例における同一の半
導体基板上にＮ型ＭＯＳトランジスタとＰ型ＭＯＳトラ
ンジスタが混在するときのポリサイドゲート構造を有す
るゲート電極配線の形成方法を工程順に示す断面図であ
る。図３１は同一半導体基板上にてトランジスタのゲー
ト電極配線部をＰ／Ｎ接合を有する形で形成したＮ型Ｍ
ＯＳトランジスタとＰ型ＭＯＳトランジスタとを示す平
面図である。さらに図３２は従来の技術を用いて形成し
たＰ型ＭＯＳトランジスタについて、閾値電圧をゲート
Ｐ／Ｎ接合部からの距離に対して測定した結果を示すグ
ラフである。
【０００９】なお、以下の説明はポリサイドゲート構造
を有するゲート電極配線の製造方法を中心に説明する。
【００１０】まず図２３に示すように、薄い不純物濃度
のＰ型拡散層２（以下Ｐウェルと記載する）と、薄い不
純物濃度のＮ型拡散層３（以下Ｎウェルと記載する）
と、フィールド酸化膜４とを半導体基板１に形成する。
【００１１】その後、半導体基板１表面にゲート酸化膜
５を形成し、さらに化学気相成長法（以下ＣＶＤ法と記
載する）によって、多結晶シリコン膜６を全面に所定の
膜厚で形成する。
【００１２】つぎに図２４に示すように、ホトレジスト
７を回転塗布法によって全面に形成する。その後、所定
のホトマスクを用いて露光し、現像処理を行い、Ｎ型不
純物を添加した多結晶シリコン膜８（以下Ｎ型多結晶シ
リコン膜８と記載する）を形成する領域のホトレジスト
７を除去するようにパターニングする。
【００１３】その後、このホトレジスト７をイオン注入
時の不純物の阻止膜として用いて、多結晶シリコン膜６
のホトレジスト７に被覆されていない領域に、リンに代
表されるＮ型不純物をイオン注入法により添加して、Ｎ
型多結晶シリコン膜８を形成する。その後、ホトレジス
ト７を除去する。
【００１４】つぎに図２５に示すように、ホトレジスト
７を回転塗布法によって全面に形成し、所定のホトマス
クを用いて露光し、現像処理を行い、Ｐ型不純物を添加
した多結晶シリコン膜９（以下Ｐ型多結晶シリコン膜９
と記載する）を形成する領域のホトレジスト７を除去す
る。
【００１５】その後、このホトレジスト７をイオン注入
時の不純物の阻止膜として多結晶シリコン膜６のホトレ
ジスト７に被覆されていない領域に、ボロンに代表され
るＰ型不純物をイオン注入法により添加して、Ｐ型多結
晶シリコン膜９を形成する。その後、ホトレジスト７を
除去する。
【００１６】つぎに図２６に示すように、スパッタリン
グ法により高融点金属シリサイド膜１０を全面に形成す
る。
【００１７】その後、この高融点金属シリサイド膜１０
上の全面にホトレジスト７を回転塗布法により形成し、
所定のホトマスクを用いて露光し、現像処理を行い、ホ
トレジスト７をゲート電極配線の形状にパターニングす
る。
【００１８】つぎに図２７に示すように、ホトレジスト
７をエッチングマスクとして異方性エッチングにより、
高融点金属シリサイド膜１０とＰ型多結晶シリコン膜９
とＮ型多結晶シリコン膜８とをエッチングして、ゲート
電極配線とする。すなわちフォトエッチング処理によ
り、ゲート電極配線を形成している。
【００１９】この結果、Ｐウェル２領域上にＮ型多結晶
シリコン膜８と高融点金属シリサイド膜１０からなるゲ
ート電極配線を形成し、Ｎウェル３領域上にＰ型多結晶
シリコン膜９と高融点金属シリサイド膜１０からなるゲ
ート電極配線を形成することができる。その後、ホトレ
ジスト７を除去する。
【００２０】つぎに図２８に示すように、酸化拡散炉を
用い、酸素雰囲気中での９００℃の温度で、時間３０分
間の熱処理を行うことによりマスク酸化膜１１を形成す
る。
【００２１】さらにゲート電極配線とフィールド酸化膜
４との整合する領域のＮ型ＭＯＳトランジスタのソース
・ドレイン形成領域にＮ型不純物１２を添加し、さらに
Ｐ型ＭＯＳトランジスタのソース・ドレイン形成領域に
Ｐ型不純物１３を、それぞれ選択的に添加する。
【００２２】つぎに図２９に示すように、化学気相成長
法により、シリコン酸化膜系の層間絶縁膜１４を形成す
る。
【００２３】その後、窒素雰囲気中にてアニール処理を
行い、図２８に示す工程にてＮ型、Ｐ型それぞれのＭＯ
Ｓトランジスタのソース・ドレイン領域に添加したＮ型
不純物１２とＰ型不純物１３を半導体基板１中に拡散さ
せる。
【００２４】この結果、Ｎ型ＭＯＳトランジスタのソー
ス・ドレインである高濃度Ｎ型拡散層１５と、Ｐ型ＭＯ
Ｓトランジスタのソース・ドレインである高濃度Ｐ型拡
散層１６とを形成する。
【００２５】そして図示はしないがその後の工程は、所
定の箇所にコンタクトホールを開口するように形成し、
さらにアルミニウム配線を形成することによりＮ型ＭＯ
ＳトランジスタとＰ型ＭＯＳトランジスタを完成する。
【００２６】
【発明が解決しようとする課題】図３１に同一半導体基
板上にてトランジスタのゲート電極配線部をＰ／Ｎ接合
を有する形で形成したＮ型ＭＯＳトランジスタとＰ型Ｍ
ＯＳトランジスタの平面図を示す。図中、Ｘに相当する
値が、同一半導体基板上にＮ型ＭＯＳトランジスタとＰ
型ＭＯＳトランジスタが混在するときにおけるゲート電
極配線のＰ／Ｎ接合部からの距離を示す。なお、図３１
に付けた符号については、図２３〜図２９の説明と同一
箇所には同一の符号を付けてある。
【００２７】図３２のグラフに、上記従来の技術を用い
て形成したＰ型ＭＯＳトランジスタに関し、ゲート電極
配線のＰ／Ｎ接合部からの距離に対する閾値電圧の変化
を示す。
【００２８】この図３２は、横軸が同一半導体基板上に
Ｎ型ＭＯＳトランジスタとＰ型トランジスタが混在する
ときにおけるゲート電極配線のＰ／Ｎ接合部からの距
離、すなわち図３１の距離Ｘに相当する値を示し、縦軸
がＰ型ＭＯＳトランジスタの閾値電圧をそれぞれ示す。
【００２９】Ｐ型ＭＯＳトランジスタの閾値電圧は、図
３２に示すように、ゲート電極配線のＰ／Ｎ接合部付近
にて大きく増大する方向にシフトし、さらにゲート電極
配線のＰ／Ｎ接合部からの距離に対し減少するような依
存性を示す。
【００３０】図２３〜図２９を用いて説明した従来の方
法で形成したゲート電極配線が、ポリサイド構造を有す
る同一半導体基板上のＮ型ＭＯＳトランジスタとＰ型Ｍ
ＯＳトランジスタでは、図３２に示すように、Ｐ型ＭＯ
Ｓトランジスタの閾値電圧がゲート電極配線のＰ／Ｎ接
合部付近にて大きく増大する方向にシフトし、ゲート電
極配線のＰ／Ｎ接合部からの距離に対し減少していくよ
うな依存性を示す。
【００３１】なお、この閾値電圧が変化する現象は、Ｎ
型ＭＯＳトランジスタでもわずかに見られるが、とくに
問題とはならない程度のものである。
【００３２】このようにＰ型ＭＯＳトランジスタの閾値
電圧がシフトする原因の詳細は明らかでないが、ゲート
電極配線を形成した後のマスク酸化膜の形成、およびソ
ース・ドレインである高濃度拡散層形成のための窒素雰
囲気中でのアニール処理に際し、Ｎ型多結晶シリコン膜
中のＮ型不純物が、ゲート電極配線のＰ／Ｎ接合部にて
高融点金属シリサイド膜を介しＰ型ゲート電極配線中に
拡散することがこの原因として考えられる。
【００３３】このために、ゲート電極配線がポリサイド
構造やシリサイド構造を有するＮ型ＭＯＳトランジスタ
とＰ型ＭＯＳトランジスタが同一半導体基板上に混在す
るとき、半導体基板上のＰ型ＭＯＳトランジスタでの閾
値電圧を精度よく制御することは、非常に困難となる。
【００３４】本発明の目的は、上記課題を解決して、同
一の半導体基板上にゲート電極配線としてポリサイド構
造あるいはシリサイド構造を有するＮ型ＭＯＳトランジ
スタとＰ型ＭＯＳトランジスタとが混在するときにおい
て、Ｐ型ＭＯＳトランジスタでの閾値電圧を精度よく制
御することが可能な半導体装置の製造方法を提供するこ
とにある。
【００３５】
【課題を解決するための手段】上記目的を達成するため
に本発明の半導体装置の製造方法においては、下記記載
の工程を採用する。
【００３６】本発明の半導体装置の製造方法において
は、導電型がＮ型またはＰ型の半導体基板にＰウェルと
Ｎウェルとを形成する工程と、フィールド酸化膜とゲー
ト酸化膜を形成した後、ゲート電極配線材料である多結
晶シリコン膜を全面に形成する工程と、多結晶シリコン
膜にＮ型とＰ型の不純物をそれぞれ選択的に添加し、Ｎ
型多結晶シリコン膜とＰ型多結晶シリコン膜を形成する
工程と、酸化拡散炉を用いて不活性気体雰囲気中にてア
ニール処理を行う工程と、ゲート電極配線材料である高
融点金属シリサイド膜を全面に形成する工程と、フォト
エッチング処理によりゲート電極配線を形成する工程
と、全面にマスク酸化膜を形成する工程と、ゲート電極
配線とフィールド酸化膜の整合した領域にＮ型とＰ型の
ソース・ドレイン領域を形成するためにＮ型とＰ型の不
純物をそれぞれ選択的に添加しＮ型不純物層とＰ型不純
物層を形成する工程と、層間絶縁膜を形成し、さらに窒
素雰囲気中にてアニール処理を行い、Ｎ型とＰ型のソー
ス・ドレイン領域である高濃度Ｎ型拡散層と高濃度Ｐ型
拡散層を形成する工程とを有することを特徴とする。
【００３７】本発明の半導体装置の製造方法は、導電型
がＮ型またはＰ型の半導体基板上にＰウェルとＮウェル
とを形成し、フィールド酸化膜を形成する工程と、ゲー
ト酸化膜を形成し、ゲート電極配線材料である多結晶シ
リコン膜を全面に形成する工程と、多結晶シリコン膜に
Ｎ型の不純物とＰ型の不純物をそれぞれ選択的に添加
し、Ｎ型多結晶シリコン膜とＰ型多結晶シリコン膜とを
形成する工程と、ゲート電極配線材料である高融点金属
シリサイド膜を全面に形成する工程と、フォトエッチン
グ処理によりゲート電極配線を形成する工程と、ランプ
アニール装置を用いて酸素雰囲気中にてマスク酸化膜を
形成する工程と、ゲート電極配線とフィールド酸化膜の
整合した領域にＮ型とＰ型のソース・ドレイン領域を形
成するためにＮ型不純物とＰ型不純物をそれぞれ選択的
に添加しＮ型不純物層とＰ型不純物層を形成する工程
と、層間絶縁膜を形成し、さらに窒素雰囲気中にてアニ
ール処理を行い、Ｎ型とＰ型のソース・ドレイン領域で
ある高濃度Ｎ型拡散層と高濃度Ｐ型拡散層を形成する工
程とを有することを特徴とする。
【００３８】
【作用】同一半導体基板上に、ゲート電極配線がポリサ
イド構造を有するＮ型ＭＯＳトランジスタとＰ型ＭＯＳ
トランジスタとが混在するとき、ＭＯＳトランジスタ、
とくにＰ型ＭＯＳトランジスタの閾値電圧は、ゲート電
極配線のＰ／Ｎ接合部付近にて大きく増大する方向にシ
フトし、ゲート電極配線のＰ／Ｎ接合部からの距離に対
して減少していくような依存性を示す。
【００３９】この閾値電圧の変化する現象は、異方性エ
ッチングによるゲート電極配線加工後のマスク酸化膜の
形成、およびソース・ドレインである高濃度拡散層形成
のための窒素雰囲気中でのアニール処理の熱履歴に依存
する。
【００４０】本発明の製造方法である多結晶シリコン膜
にイオン注入法によってＮ型不純物とＰ型不純物とを添
加し、Ｎ型多結晶シリコン膜の領域とＰ型多結晶シリコ
ン膜の領域とを分割して形成した後に行う酸化拡散炉ま
たはランプアニール装置を用いた不活性気体雰囲気中で
のアニール処理は、ＭＯＳトランジスタの閾値電圧がゲ
ート電極配線のＰ／Ｎ接合部付近にて大きく増大する方
向にシフトし、ゲート電極配線のＰ／Ｎ接合部からの距
離に対し減少していく形で依存性を示すのを抑制する効
果を有する。
【００４１】さらに本発明の別の製造方法としては、ゲ
ート電極配線を形成後のマスク酸化膜の形成を、ランプ
アニール装置を用いて行う。
【００４２】本発明の製造方法で使用するランプアニー
ル装置は、短時間で熱酸化膜を形成することが可能であ
る。このことから、必然的にマスク酸化膜形成時の熱履
歴を短縮することができる。
【００４３】このために、ランプアニール装置を用いた
本発明における酸素雰囲気中にて短時間でマスク酸化膜
を形成する工程は、ＭＯＳトランジスタの閾値電圧がゲ
ート電極配線のＰ／Ｎ接合部付近にて大きく増大する方
向にシフトし、ゲート電極配線のＰ／Ｎ接合部からの距
離に対し減少していく形で依存性を示すのを抑制する効
果を有する。
【００４４】このように、これらの本発明によるゲート
電極配線の形成方法においては、同一半導体基板上に、
ゲート電極配線がポリサイド構造やシリサイド構造を有
するＮ型ＭＯＳトランジスタとＰ型ＭＯＳトランジスタ
が混在するとき、Ｐ型ＭＯＳトランジスタの閾値電圧が
ゲート電極配線のＰ／Ｎ接合部付近にて大きく増大する
ことなく、さらにゲート電極配線のＰ／Ｎ接合部からの
距離に対し依存性を示さない特性を得ることができる。
【００４５】このため従来のゲート電極配線の形成方法
を用いたときに較べ、Ｐ型ＭＯＳトランジスタの閾値電
圧を精度よく制御することができる。
【００４６】
【実施例】以下、図面を使用して本発明の実施例におけ
る半導体装置の製造方法を説明する。まずはじめに、図
１から図１１を用いて本発明の第１の実施例における半
導体装置の製造方法を説明する。さらに図３０に本発明
の実施例を用いて形成したＭＯＳトランジスタの代表的
な特性を示す。
【００４７】図１〜図１１は、本発明におけるゲート電
極配線の形成方法を工程順に示す断面図である。さらに
図３０は、本発明におけるゲート電極配線の形成方法に
より形成したＰ型ＭＯＳトランジスタについて、閾値電
圧をゲートＰ／Ｎ接合部からの距離に対して評価した結
果を示すグラフである。
【００４８】まず図１に示すように、半導体基板１のＰ
ウェル２形成領域にＰ型不純物であるボロンを１０13ａ
ｔｏｍｓ／ｃｍ2 程度、さらにＮウェル３形成領域にＮ
型不純物であるリンを１０12ａｔｏｍｓ／ｃｍ2 程度の
イオン注入量で、それぞれの領域にイオン注入法により
選択的に添加する。
【００４９】その後、窒素雰囲気中における温度１１４
０℃の熱拡散処理を行うことによって、Ｐウェル２とＮ
ウェル３とを半導体基板１に形成する。
【００５０】さらに温度１０００℃の酸素雰囲気中にて
酸化処理を行い、膜厚４０ｎｍのパッド酸化膜１７を形
成する。
【００５１】つぎに図２に示すように、パッド酸化膜１
７上に、反応ガスにジクロロシラン（ＳｉＨ2 Ｃｌ2 ）
とアンモニア（ＮＨ3 ）とを用いたＣＶＤ法により、シ
リコン窒化膜１８を膜厚１５０ｎｍ形成する。
【００５２】つぎにホトレジスト７を回転塗布法によっ
て、シリコン窒化膜１８上の全面に形成する。
【００５３】その後、所定のホトマスクを用いて露光
し、現像処理を行いホトレジスト７を素子領域上に残存
するようにパターニングする。
【００５４】その後、このパターニングしたホトレジス
ト７をエッチングマスクとして用いて、反応ガスに三フ
ッ化メタン（ＣＨＦ3 ）と六フッ化イオウ（ＳＦ6 ）と
ヘリウム（Ｈｅ）との混合ガスを用いたドライエッチン
グ法により、シリコン窒化膜１８を素子領域に形成す
る。
【００５５】つぎに図３に示すように、エッチングマス
クとして用いたホトレジスト７を除去する。
【００５６】その後、シリコン窒化膜１８を耐酸化膜と
して用い、温度１０００℃の酸素雰囲気中における選択
酸化処理により、フィールド酸化膜４を膜厚７００ｎｍ
で形成する。
【００５７】つぎに図４に示すように、シリコン窒化膜
１８を温度１６０℃に加熱した熱リン酸（Ｈ3 ＰＯ4 ）
により除去する。
【００５８】さらに引き続いてシリコン窒化膜１８下層
のパッド酸化膜１７を、バッファードフッ酸（ＮＨ4 Ｆ
＋ＨＦ）溶液により除去する。
【００５９】つぎに図５に示すように、フィールド酸化
膜４を形成した半導体基板１上に、温度１０００℃の熱
酸化法によりゲート酸化膜５を膜厚３０ｎｍで形成す
る。
【００６０】さらにその後、反応ガスにモノシラン（Ｓ
ｉＨ4 ）を用いたＣＶＤ法により多結晶シリコン膜６を
膜厚２００ｎｍでゲート酸化膜５上に形成する。
【００６１】つぎに図６に示すように、ホトレジスト７
を回転塗布法により多結晶シリコン膜６上の全面に形成
する。
【００６２】その後、所定のホトマスクを用いて露光
し、現像処理を行い、ホトレジスト７をＮ型ＭＯＳトラ
ンジスタ形成領域が開口するようにパターニングする。
【００６３】そしてこのホトレジスト７を不純物のイオ
ン注入時の阻止膜として使用して、多結晶シリコン膜６
のＮ型ＭＯＳトランジスタ形成領域にＮ型不純物である
リンをイオン注入量１０15ａｔｏｍｓ／ｃｍ2 程度イオ
ン注入法により添加し、Ｎ型ＭＯＳトランジスタ形成領
域にＮ型多結晶シリコン膜８を形成する。その後、イオ
ン注入の阻止膜として使用したホトレジスト７を除去す
る。
【００６４】つぎに図７に示すように、ホトレジスト７
を回転塗布法によって、全面に形成する。
【００６５】その後、所定のホトマスクを用いて露光
し、現像処理を行いホトレジスト７をＰ型ＭＯＳトラン
ジスタ形成領域が開口するようにパターニングする。
【００６６】そして、このホトレジスト７を不純物のイ
オン注入時の阻止膜として用い、多結晶シリコン膜６の
Ｐ型ＭＯＳトランジスタ形成領域にＰ型不純物であるボ
ロンをイオン注入量１０15ａｔｏｍｓ／ｃｍ2 程度イオ
ン注入法により添加し、Ｐ型ＭＯＳトランジスタ形成領
域にＰ型多結晶シリコン膜９を形成する。その後、イオ
ン注入時の阻止膜として用いたホトレジスト７を除去す
る。
【００６７】つぎに、酸化拡散炉を用い、温度１０００
℃の窒素雰囲気中にてアニール処理を行う。
【００６８】従来の技術において問題となっているＰ型
ＭＯＳトランジスタに関する閾値電圧のゲート電極配線
のＰ／Ｎ接合部付近での大きな増大、さらにゲートＰ／
Ｎ接合部からの距離に対する依存性は、酸化拡散炉を用
いた温度１０００℃の窒素雰囲気中におけるアニール処
理により大幅に改善することができる。
【００６９】酸化拡散炉を用い、温度１０００℃の窒素
雰囲気中にてアニール処理を行った場合、Ｐ型多結晶シ
リコン膜９中のボロンは、Ｐ型多結晶シリコン膜９の下
部、すなわちゲート酸化膜５近傍に偏析する傾向があ
る。
【００７０】発明者はこの偏析現象によって上記の問題
点が解決できたものと考えており、さらにこの再現性も
得られている。アニール処理の温度に関しては、９００
℃〜１０００℃の温度範囲においても、その効果を確認
している。
【００７１】その後、図８に示すように、スパッタリン
グ法により全面に高融点金属シリサイド膜１０であるタ
ングステンシリサイド膜を膜厚２００ｎｍ形成する。
【００７２】その後、ホトレジスト７を回転塗布法によ
り高融点金属シリサイド膜１０上の全面に形成する。
【００７３】その後、所定のホトマスクを用いて露光
し、現像処理を行い、ホトレジスト７をゲート電極配線
の形状にパターニングする。
【００７４】つぎに図９に示すように、ホトレジスト７
をエッチングマスクとし使用して、エッチングガスとし
て六フッ化イオウ（ＳＦ6 ）と塩素（Ｃｌ2 ）と二フッ
化メタン（ＣＨ2 Ｆ2 ）との混合ガスを用いて、異方性
エッチングにより高融点金属シリサイド膜１０と多結晶
シリコン膜６とを一括してゲート電極配線として加工す
る。その後、エッチングマスクとし使用したホトレジス
ト７を除去する。
【００７５】つぎに図１０に示すように、酸化拡散炉を
用い、温度８００℃の酸素雰囲気中にて３０分処理を行
い、膜厚２０ｎｍのマスク酸化膜１１を形成する。
【００７６】その後、Ｎ型ＭＯＳトランジスタのソース
・ドレイン形成領域に、Ｎ型不純物１２であるリンをイ
オン注入量１０15ａｔｏｍｓ／ｃｍ2 程度を添加し、さ
らにＰ型ＭＯＳトランジスタのソース・ドレイン形成領
域にＰ型不純物１３であるボロンを１０15ａｔｏｍｓ／
ｃｍ2 程度それぞれイオン注入法により添加する。
【００７７】つぎに図１１に示すように、反応ガスとし
てモノシラン（ＳｉＨ4 ）とジボラン（Ｂ2 Ｈ6 ）とフ
ォスフィン（ＰＨ3 ）とを用い、ＣＶＤ法によりシリコ
ン酸化膜系の層間絶縁膜１４を膜厚５００ｎｍ形成す
る。
【００７８】その後、温度９００℃の窒素雰囲気中にて
アニールを行い、図１０の工程にてＮ型、Ｐ型それぞれ
のＭＯＳトランジスタのソース・ドレイン領域に添加し
たＮ型不純物１２であるリン、およびＰ型不純物１３で
あるボロンを拡散させる。
【００７９】この結果、Ｎ型ＭＯＳトランジスタのソー
ス・ドレインである高濃度Ｎ型拡散層１５と、Ｐ型ＭＯ
Ｓトランジスタのソース・ドレインである高濃度Ｐ型拡
散層１６とを形成する。
【００８０】そして図示はしないが所定の箇所にコンタ
クトホールを開口し、アルミニウム合金を形成すること
により、Ｎ型ＭＯＳトランジスタとＰ型ＭＯＳトランジ
スタを完成することができる。
【００８１】図３０のグラフに、以上説明した本発明の
実施例を用いて形成したＰ型ＭＯＳトランジスタに関
し、ゲート電極配線のＰ／Ｎ接合部からの距離に対する
閾値電圧の変化を示す。
【００８２】図３０に示すように、従来の技術において
問題となっているＰ型ＭＯＳトランジスタに関する閾値
電圧のゲート電極配線部付近での増大する現象は発生せ
ず、さらにゲートＰ／Ｎ接合部からの距離に対する依存
性は発生していない。
【００８３】これは、本発明の第１の実施例における製
造方法で採用した、窒素雰囲気中におけるアニール処理
により大幅に改善することが確認できる。
【００８４】なお以上説明した本発明の第１の実施例で
は、半導体基板１上にＰウェル２とＮウェル３との両方
を形成し、Ｎ型ＭＯＳトランジスタとＰ型ＭＯＳトラン
ジスタをそれぞれ形成しているが、Ｎ型半導体基板上に
Ｐウェル２のみを形成し、Ｎ型ＭＯＳトランジスタとＰ
型ＭＯＳトランジスタをそれぞれ製造する場合でも、本
発明の第１の実施例と同様の効果が得られる。
【００８５】さらに以上説明した本発明の第１の実施例
においては、半導体基板１上にＰウェル２とＮウェル３
との両方を形成し、Ｎ型ＭＯＳトランジスタとＰ型ＭＯ
Ｓトランジスタとをそれぞれ形成しているが、Ｐ型半導
体基板上にＮウェル３のみを形成し、Ｎ型ＭＯＳトラン
ジスタとＰ型ＭＯＳトランジスタをそれぞれ製造する場
合でも、第１の実施例と同様の効果が得られる。
【００８６】またさらに以上説明した本発明の第１の実
施例では、ゲート電極配線として多結晶シリコン膜と高
融点金属シリサイド膜との積層構造であるポリサイド構
造としているが、高融点金属シリサイド膜を高融点金属
膜に代替し、ゲート電極配線をシリサイド構造とする場
合でも、以上説明した第１の実施例と同様の効果が得ら
れる。この高融点金属膜としては、タングステン膜や、
モリブデン膜や、チタン膜や、タンタル膜が適用可能で
ある。
【００８７】さらにまた以上説明した本発明の第１の実
施例では、ホトエッチング処理によりゲート電極配線を
形成した後、酸素雰囲気中の熱処理によりマスク酸化膜
を形成しているが、このマスク酸化膜形成工程を削除し
た場合でも、以上説明した第１の実施例と同様の効果が
得られる。
【００８８】さらにまた以上説明した本発明の第１の実
施例では、Ｎ型多結晶シリコン膜とＰ型多結晶シリコン
膜を形成した後、酸化拡散炉を用いて温度１０００℃の
窒素雰囲気中にてアニール処理を行っているが、ランプ
アニール装置を用い、アニール処理を行った場合でも、
以上説明した第１の実施例と同様の効果が得られる。な
お、このときの処理温度は多結晶シリコン膜に添加する
Ｎ型不純物とＰ型不純物の濃度により異なるが、９００
℃〜１０００℃程度の温度で行うとよい。
【００８９】さらに以上の本発明の実施例の説明では、
高融点金属シリサイド膜としてタングステンシリサイド
膜を用いる例で説明したが、モリブデンシリサイド膜
や、チタンシリサイド膜や、タンタルシリサイド膜も適
用可能である。
【００９０】以下、図１２から図２２を用いて本発明の
第２の実施例における半導体装置の製造方法を説明す
る。さらに図３０に本発明の実施例を用いて形成したＭ
ＯＳトランジスタの代表的な特性を示す。
【００９１】図１２〜図２２は、本発明の第２の実施例
におけるゲート電極配線の形成方法を工程順に示す断面
図である。さらに図３０は、本発明におけるゲート電極
配線の形成方法により形成したＰ型ＭＯＳトランジスタ
について、閾値電圧をゲートＰ／Ｎ接合部からの距離に
対して評価した結果である。なお、以下の第２の実施例
の説明はポリサイドゲート構造を有するゲート電極配線
の製造方法を中心に説明する。
【００９２】まず図１２に示すように、半導体基板１の
Ｐウェル２形成領域にＰ型不純物であるボロンを１０13
ａｔｏｍｓ／ｃｍ2 程度、さらにＮウェル３形成領域に
Ｎ型不純物であるリンを１０12ａｔｏｍｓ／ｃｍ2 程度
所定の領域にイオン注入法によりそれぞれ選択的に添加
する。
【００９３】その後、窒素雰囲気中における温度１１４
０℃の熱拡散処理を行うことによって、Ｐウェル２とＮ
ウェル３とを半導体基板１に形成する。
【００９４】さらに温度１０００℃の酸素雰囲気中にて
酸化処理を行い、膜厚４０ｎｍのパッド酸化膜１７を形
成する。
【００９５】つぎに図１３に示すように、パッド酸化膜
１７上に、反応ガスとしてジクロルシラン（ＳｉＨ2 Ｃ
ｌ2 ）とアンモニア（ＮＨ3 ）とを用いるＣＶＤ法によ
り、シリコン窒化膜１８を膜厚１５０ｎｍ形成する。
【００９６】つぎに、回転塗布法によりシリコン窒化膜
１８上の全面にホトレジスト７を形成する。その後、所
定のホトマスクを用いて露光し、現像処理を行いホトレ
ジスト７が素子領域上に残存するようにパターニングす
る。
【００９７】その後、このホトレジスト７をエッチング
マスクとして用いて、反応ガスに三フッ化メタン（ＣＨ
Ｆ3 ）と六フッ化イオウ（ＳＦ6 ）とヘリウム（Ｈｅ）
とを用いたドライエッチング法により、シリコン窒化膜
１８を素子領域上に形成するようにパターニングする。
【００９８】つぎに図１４に示すように、ホトレジスト
７を除去する。その後、シリコン窒化膜１８を耐酸化膜
とする温度１０００℃の酸素雰囲気中における選択酸化
処理により、フィールド酸化膜４を膜厚７００ｎｍで素
子分離領域に形成する。
【００９９】つぎに図１５に示すように、シリコン窒化
膜１８を温度１６０℃に加熱した熱リン酸（Ｈ3 ＰＯ
4 ）を使用して除去する。さらに引き続いて、シリコン
窒化膜１８下層のパッド酸化膜１７を、バッファードフ
ッ酸（ＮＨ4 Ｆ＋ＨＦ）溶液を用いて除去する。
【０１００】つぎに図１６に示すように、フィールド酸
化膜４を形成した半導体基板１に、温度１０００℃の熱
酸化処理によって、ゲート酸化膜５を膜厚３０ｎｍで形
成する。
【０１０１】その後、反応ガスとしてモノシラン（Ｓｉ
Ｈ4 ）を用いたＣＶＤ法により、多結晶シリコン膜６を
膜厚２００ｎｍで全面に形成する。
【０１０２】つぎに図１７に示すように、ホトレジスト
７を回転塗布法により、多結晶シリコン膜６上の全面に
形成する。その後、所定のホトマスクを用いて露光し、
現像処理を行い、ホトレジスト７をＮ型ＭＯＳトランジ
スタ形成領域が開口するようにパターニングする。
【０１０３】そしてこのホトレジスト７をイオン注入時
の不純物の阻止膜として用いて、多結晶シリコン膜６の
Ｎ型ＭＯＳトランジスタ形成領域に、Ｎ型不純物である
リンをイオン注入量１０15ａｔｏｍｓ／ｃｍ2 程度の条
件でイオン注入法により添加する。
【０１０４】この結果、Ｎ型ＭＯＳトランジスタ形成領
域にＮ型多結晶シリコン膜８を形成することができる。
その後、ホトレジスト７を除去する。
【０１０５】つぎに図１８に示すように、ホトレジスト
７を回転塗布法によって全面に形成する。その後、所定
のホトマスクを用いて露光し、現像処理を行いホトレジ
スト７をＰ型ＭＯＳトランジスタ形成領域が開口するよ
うにパターニングする。
【０１０６】そして、このホトレジスト７をイオン注入
時の不純物の阻止膜として用いて、多結晶シリコン膜６
のＰ型ＭＯＳトランジスタ形成領域に、Ｐ型不純物であ
るボロンをイオン注入量１０15ａｔｏｍｓ／ｃｍ2 程度
の条件でイオン注入法により添加する。
【０１０７】この結果、Ｐ型ＭＯＳトランジスタ形成領
域にＰ型多結晶シリコン膜９を形成することができる。
その後、ホトレジスト７を除去する。
【０１０８】つぎに図１９に示すように、スパッタリン
グ法により、全面に高融点金属シリサイド膜１０である
タングステンシリサイド膜を膜厚２００ｎｍで形成す
る。
【０１０９】その後、ホトレジスト７を回転塗布法によ
って、高融点金属シリサイド膜１０上の全面に形成す
る。その後、所定のホトマスクを用いて露光し、現像処
理を行い、ホトレジスト７をゲート電極配線の形状にパ
ターニングする。
【０１１０】つぎに図２０に示すように、ホトレジスト
７をエッチングマスクとして用い、エッチングガスとし
て六フッ化イオウ（ＳＦ6 ）と、塩素（Ｃｌ2 ）と、二
フッ化メタン（ＣＨ2 Ｆ2 ）とを用いて、異方性エッチ
ングによって、高融点金属シリサイド膜１０とＰ型多結
晶シリコン膜９とＮ型多結晶シリコン膜８とをエッチン
グして、ゲート電極配線として形成する。その後、エッ
チングマスクとして使用したホトレジスト７を除去す
る。
【０１１１】つぎに図２１に示すように、ランプアニー
ル装置を用いて、温度９００℃の酸素雰囲気中にて１２
０秒間の処理を行い、膜厚５ｎｍのマスク酸化膜１１を
形成する。
【０１１２】その後、ゲート電極配線とフィールド酸化
膜４との整合する領域のＮ型ＭＯＳトランジスタのソー
ス・ドレイン形成領域に、Ｎ型不純物１２であるリンを
イオン注入量１０15ａｔｏｍｓ／ｃｍ2 程度注入し、さ
らにＰ型ＭＯＳトランジスタのソース・ドレイン形成領
域にＰ型不純物１３であるボロンを１０15ａｔｏｍｓ／
ｃｍ2 程度、それぞれイオン注入法により半導体基板１
に添加する。
【０１１３】つぎに図２２に示すように、反応ガスにモ
ノシラン（ＳｉＨ4 ）と、ジボラン（Ｂ2 Ｈ6 ）と、フ
ォスフィン（ＰＨ3 ）とを用い、ＣＶＤ法によりシリコ
ン酸化膜系の層間絶縁膜１４を、膜厚５００ｎｍで全面
に形成する。
【０１１４】その後、温度９００℃の窒素雰囲気中にて
アニール処理を行い、図２１に示す工程にてＮ型、Ｐ型
それぞれのＭＯＳトランジスタのソース・ドレイン領域
に添加したＮ型不純物１２であるリンと、Ｐ型不純物１
３であるボロンとを拡散させる。
【０１１５】この結果、Ｎ型ＭＯＳトランジスタのソー
ス・ドレインである高濃度Ｎ型拡散層１５と、Ｐ型ＭＯ
Ｓトランジスタのソース・ドレインである高濃度Ｐ型拡
散層１６とを形成する。
【０１１６】そしてその後の処理工程は図示はしない
が、所定の箇所にコンタクトホールを開口し、アルミニ
ウム合金からなる配線を形成することによりＮ型ＭＯＳ
トランジスタとＰ型ＭＯＳトランジスタとを完成するこ
とができる。
【０１１７】図３０のグラフに、上記の本発明の実施例
を用いて形成したＰ型ＭＯＳトランジスタに関し、ゲー
ト電極配線のＰ／Ｎ接合部からの距離に対する閾値電圧
の変化を示す。
【０１１８】図３０は、横軸が同一半導体基板上にＮ型
ＭＯＳトランジスタとＰ型ＭＯＳトランジスタが混在す
るときにおけるＰ型ＭＯＳトランジスタの閾値電圧を示
し、縦軸がゲート電極配線のＰ／Ｎ接合部からの距離を
それぞれ示す。
【０１１９】図３０に示すように、従来の技術において
問題となっているＰ型ＭＯＳトランジスタに関する閾値
電圧のゲート電極配線部付近での増大、さらにゲートＰ
／Ｎ接合部からの距離に対する依存性は、発生していな
い。
【０１２０】これは、本発明の製造方法においては、ラ
ンプアニール装置を用いて、マスク酸化膜の形成を酸素
雰囲気中にて短時間で行っている。このことにより、閾
値電圧の変化を大幅に改善しているためである。
【０１２１】以上説明した本発明の第２の実施例では、
半導体基板１上にＰウェル２とＮウェル３の両方を形成
し、Ｎ型ＭＯＳトランジスタとＰ型ＭＯＳトランジスタ
をそれぞれ形成している第２の実施例で説明したが、Ｎ
型の半導体基板上にＰウェル２のみを形成し、Ｎ型ＭＯ
ＳトランジスタとＰ型ＭＯＳトランジスタとをそれぞれ
製造するときでも、以上説明した第２の実施例と同様の
効果が得られる。
【０１２２】さらに本発明の第２の実施例では、半導体
基板１上にＰウェル２とＮウェル３の両方を形成し、Ｎ
型ＭＯＳトランジスタとＰ型ＭＯＳトランジスタをそれ
ぞれ形成しているが、Ｐ型の半導体基板上にＮウェル３
のみを形成し、Ｎ型ＭＯＳトランジスタとＰ型ＭＯＳト
ランジスタをそれぞれ製造するときでも、以上説明した
第２の実施例と同様の効果が得られる。
【０１２３】さらにまた本発明の第２の実施例では、ゲ
ート電極配線を多結晶シリコン膜と高融点金属シリサイ
ド膜との積層構造であるポリサイド構造としているが、
高融点金属シリサイド膜の代わりに高融点金属膜を用
い、ゲート電極配線をシリサイド構造とするときでも、
以上説明した第２の実施例と同様の効果が得られる。こ
の高融点金属膜としては、タングステン膜や、モリブデ
ン膜や、チタン膜や、タンタル膜が適用可能である。
【０１２４】またさらに本発明の第２の実施例では、多
結晶シリコン膜にＮ型の不純物とＰ型の不純物をそれぞ
れ選択的に添加し、Ｎ型多結晶シリコン膜とＰ型多結晶
シリコン膜を形成後、ただちに高融点金属シリサイド膜
を形成しているが、高融点金属シリサイド膜を形成する
前にＰ型多結晶シリコン膜中のボロンをＰ型多結晶シリ
コン膜下部、すなわちゲート酸化膜近傍に偏析させるこ
とを目的とした不活性気体雰囲気中でのアニール処理を
行ったときは、以上説明した第２の実施例と同様あるい
はそれ以上の効果が得られる。
【０１２５】発明者は、同一半導体基板上にＮ型ＭＯＳ
トランジスタとＰ型ＭＯＳトランジスタが混在すると
き、高融点金属シリサイドを形成する前の不活性気体雰
囲気中でのアニール処理が、Ｐ型ＭＯＳトランジスタに
おける閾値電圧のゲート電極配線のＰ／Ｎ接合部からの
距離に対する依存性を改善する効果を有していることを
確認している。
【０１２６】本発明の実施例は、高融点金属シリサイド
膜としてタングステンシリサイド膜を用いる例で説明し
たが、モリブデンシリサイド膜や、チタンシリサイド膜
や、タンタルシリサイド膜も適用可能である。
【０１２７】
【発明の効果】以上の説明で明らかなように、本発明に
よるゲート電極配線の形成方法は、同一の半導体基板上
にＮ型トランジスタとＰ型トランジスタとが混在し、し
かもゲート電極配線がポリサイド構造またはシリサイド
構造を有するときにおいて、Ｐ型ＭＯＳトランジスタの
閾値電圧がゲート電極配線のＰ／Ｎ接合部付近にて大き
く増大する方向にシフトし、ゲート電極配線のＰ／Ｎ接
合部からの距離に対し減少していくような依存性を示す
ことを抑制することができる。このため従来のゲート電
極配線の形成方法を用いたときに較べて、ＭＯＳトラン
ジスタの閾値電圧について高い制御性を得ることができ
る。
【図面の簡単な説明】
【図１】本発明の実施例における半導体装置の製造方法
を示す断面図である。
【図２】本発明の実施例における半導体装置の製造方法
を示す断面図である。
【図３】本発明の実施例における半導体装置の製造方法
を示す断面図である。
【図４】本発明の実施例における半導体装置の製造方法
を示す断面図である。
【図５】本発明の実施例における半導体装置の製造方法
を示す断面図である。
【図６】本発明の実施例における半導体装置の製造方法
を示す断面図である。
【図７】本発明の実施例における半導体装置の製造方法
を示す断面図である。
【図８】本発明の実施例における半導体装置の製造方法
を示す断面図である。
【図９】本発明の実施例における半導体装置の製造方法
を示す断面図である。
【図１０】本発明の実施例における半導体装置の製造方
法を示す断面図である。
【図１１】本発明の実施例における半導体装置の製造方
法を示す断面図である。
【図１２】本発明の実施例における半導体装置の製造方
法を示す断面図である。
【図１３】本発明の実施例における半導体装置の製造方
法を示す断面図である。
【図１４】本発明の実施例における半導体装置の製造方
法を示す断面図である。
【図１５】本発明の実施例における半導体装置の製造方
法を示す断面図である。
【図１６】本発明の実施例における半導体装置の製造方
法を示す断面図である。
【図１７】本発明の実施例における半導体装置の製造方
法を示す断面図である。
【図１８】本発明の実施例における半導体装置の製造方
法を示す断面図である。
【図１９】本発明の実施例における半導体装置の製造方
法を示す断面図である。
【図２０】本発明の実施例における半導体装置の製造方
法を示す断面図である。
【図２１】本発明の実施例における半導体装置の製造方
法を示す断面図である。
【図２２】本発明の実施例における半導体装置の製造方
法を示す断面図である。
【図２３】従来例における半導体装置の製造方法を示す
断面図である。
【図２４】従来例における半導体装置の製造方法を示す
断面図である。
【図２５】従来例における半導体装置の製造方法を示す
断面図である。
【図２６】従来例における半導体装置の製造方法を示す
断面図である。
【図２７】従来例における半導体装置の製造方法を示す
断面図である。
【図２８】従来例における半導体装置の製造方法を示す
断面図である。
【図２９】従来例における半導体装置の製造方法を示す
断面図である。
【図３０】本発明の実施例における半導体装置の製造方
法により製造した半導体装置の特性の代表例を示すグラ
フである。
【図３１】本発明と従来例における半導体装置の製造方
法を用いて製造した半導体装置を示す平面図である。
【図３２】従来例における半導体装置の製造方法により
製造した半導体装置の特性の代表例を示すグラフであ
る。
【符号の説明】
１ 半導体基板 ２ Ｐウェル ３ Ｎウェル ４ フィールド酸化膜 ５ ゲート酸化膜 ６ 多結晶シリコン膜 ７ ホトレジスト ８ Ｎ型多結晶シリコン膜 ９ Ｐ型多結晶シリコン膜 １０ 高融点金属シリサイド膜 １１ マスク酸化膜 １２ Ｎ型不純物 １３ Ｐ型不純物 １４ 層間絶縁膜 １５ 高濃度Ｎ型拡散層 １６ 高濃度Ｐ型拡散層
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/092 H01L 21/8238 H01L 29/78 H01L 21/336 H01L 21/324 H01L 21/316

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】 導電型がＮ型またはＰ型の半導体基板に
    ＰウエルとＮウエルを形成するか、あるいは導電型がＮ
    型の半導体基板にＰウエルを形成するか、あるいは導電
    型がＰ型の半導体基板にＮウエルを形成するかした半導
    体基板にフィールド酸化膜を形成し、ゲート酸化膜を形
    成する工程と、 ゲート電極配線材料である多結晶シリコン膜を全面に形
    成する工程と、 前記多結晶シリコン膜にＮ型とＰ型の不純物をそれぞれ
    選択的に添加し、Ｎ型多結晶シリコン膜とＰ型多結晶シ
    リコン膜を形成する工程と、 酸化拡散炉またはランプアニール装置を用いて不活性気
    体雰囲気中にてアニール処理を行う工程と、 ゲート電極配線材料である高融点金属シリサイド膜また
    は高融点金属膜を全面に形成する工程と、 フォトエッチング処理によりゲート電極配線を形成する
    工程と、酸化拡散炉を用い酸素雰囲気中にて全面にマスク酸化膜
    を形成する工程と、 前記ゲート電極配線と前記フィールド酸化膜の整合した
    領域にＮ型とＰ型のソース・ドレイン領域を形成するた
    めに、Ｎ型とＰ型の不純物をそれぞれ選択的に添加しＮ
    型不純物層とＰ型不純物層を形成する工程と、 層間絶縁膜を形成し、さらに窒素雰囲気中にてアニール
    処理を行い、Ｎ型とＰ型のソース・ドレイン領域である
    高濃度Ｎ型拡散層と高濃度Ｐ型拡散層を形成する工程と
    を有することを特徴とする半導体装置の製造方法。
  2. 【請求項２】 導電型がＮ型またはＰ型の半導体基板に
    ＰウエルとＮウエルを形成するか、あるいは導電型がＮ
    型の半導体基板にＰウエルを形成するか、あるいは導電
    型がＰ型の半導体基板にＮウエルを形成するかした半導
    体基板にフィールド酸化膜を形成し、ゲート酸化膜を形
    成する工程と、 ゲート電極配線材料である多結晶シリコン膜を全面に形
    成する工程と、 前記多結晶シリコン膜にＮ型の不純物とＰ型の不純物を
    それぞれ選択的に添加し、Ｎ型多結晶シリコン膜とＰ型
    多結晶シリコン膜を形成する工程と、 ゲート電極配線材料である高融点金属シリサイド膜また
    は高融点金属膜を全面に形成する工程と、 フォトエッチング処理によりゲート電極配線を形成する
    工程と、 ランプアニール装置を用いて酸素雰囲気中にて全面にマ
    スク酸化膜を形成する工程と、 前記ゲート電極配線と前記フィールド酸化膜の整合した
    領域にＮ型とＰ型のソース・ドレイン領域を形成するた
    めに、Ｎ型不純物とＰ型不純物をそれぞれ選択的に添加
    しＮ型不純物層とＰ型不純物層を形成する工程と、 層間絶縁膜を形成し、さらに窒素雰囲気中にてアニール
    処理を行い、Ｎ型とＰ型のソース・ドレイン領域である
    高濃度Ｎ型拡散層と高濃度Ｐ型拡散層を形成する工程と
    を有することを特徴とする半導体装置の製造方法。
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