JPH08204023A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH08204023A
JPH08204023A JP7007030A JP703095A JPH08204023A JP H08204023 A JPH08204023 A JP H08204023A JP 7007030 A JP7007030 A JP 7007030A JP 703095 A JP703095 A JP 703095A JP H08204023 A JPH08204023 A JP H08204023A
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JP
Japan
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type
forming
source
conductivity
gate electrode
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JP7007030A
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Inventor
Toshihiro Satou
年洋 佐藤
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Citizen Watch Co Ltd
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Citizen Watch Co Ltd
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Publication date
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Abstract

(57)【要約】 【構成】 同じ半導体基板１にＮ型ＭＯＳトランジスタ
とＰ型ＭＯＳトランジスタを混在して形成するとき、Ｎ
型不純物層を形成後、第１のアニール処理にて導電型が
Ｎ型のソース・ドレインである高濃度Ｎ型拡散層１３を
形成する工程と、Ｐ型不純物層形成後、第２のアニール
処理にて導電型がＰ型のソース・ドレインである高濃度
Ｐ型拡散層を形成する工程とを有する。 【効果】 ソース・ドレインである高濃度拡散層に用い
る２つの導電型の不純物が電気的に充分に活性化し、両
導電型のトランジスタのドレイン耐圧が大きく異なる現
象を是正することから、高い駆動電圧での使用に際して
も片方の導電型のＭＯＳトランジスタ部にて不必要なリ
ーク電流が流れることを抑制し、ＭＯＳトランジスタの
正常な動作を制御することが可能となる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、とくに同一の半導体基板に混在して形成するＮチ
ャネル型のＭＯＳトランジスタ（以下Ｎ型ＭＯＳトラン
ジスタと記載する）とＰチャネル型のＭＯＳトランジス
タ（以下Ｐ型ＭＯＳトランジスタと記載する）のソース
・ドレインである高濃度拡散層の形成方法に関する。
【０００２】
【従来の技術】ＭＯＳトランジスタにおけるドレイン領
域の耐圧（以下ドレイン耐圧と記載する）は、ソース・
ドレインである高濃度拡散層の形成に用いる不純物の種
類により大きく異なり、さらに個々の不純物に対しソー
ス・ドレインである高濃度拡散層を形成する工程のアニ
ール処理の温度に依存する。
【０００３】近年の微細化と高集積化とに伴いＭＯＳト
ランジスタのソース・ドレインである高濃度拡散層の形
成は、トランジスタのショートチャネル効果抑制のため
低温化の方向に向かっている。
【０００４】ソース・ドレインである高濃度拡散層に用
いる不純物は、たとえば導電型がＮ型の不純物である砒
素（Ａｓ）とリン（Ｐ）のように、その種類によりソー
ス・ドレインである高濃度拡散層を形成するアニール処
理の温度に対する電気的に活性な不純物濃度が異なり、
アニール処理の温度が低温化するほど、その傾向は顕著
となる。
【０００５】このため同一の半導体基板に混在して形成
するＮ型ＭＯＳトランジスタとＰ型ＭＯＳトランジスタ
では、Ｎ型ＭＯＳトランジスタのソース・ドレインであ
る高濃度Ｎ型拡散層とＰ型ＭＯＳトランジスタのソース
・ドレインである高濃度Ｐ型拡散層を比較的低温のアニ
ール処理にて同時に形成すると、以下に記すような問題
点が発生する。
【０００６】すなわち、Ｎ型、Ｐ型それぞれの高濃度拡
散層に用いる不純物の組み合わせによって、Ｎ型ＭＯＳ
トランジスタとＰ型ＭＯＳトランジスタでドレイン耐圧
差は非常に顕著となる。
【０００７】このために、同一の半導体基板に混在して
形成するＮ型ＭＯＳトランジスタとＰ型ＭＯＳトランジ
スタにてドレイン耐圧が大きく異なると、ドレイン耐圧
の低いＭＯＳトランジスタでは、ドレイン耐圧の高い導
電型の異なるＭＯＳトランジスタに較べ、高い駆動電圧
での使用に際し、半導体基板内に不必要なリーク電流が
流れる。
【０００８】このことから、ＭＯＳトランジスタを正常
な動作に制御することが非常に困難となる。
【０００９】従来技術における同一の半導体基板に混在
するＮ型ＭＯＳトランジスタとＰ型ＭＯＳトランジスタ
の形成方法を、図１４〜図２１の断面図を用いて説明す
る。さらに図２３と図２４とのグラフに従来の技術を用
いて形成した同一の半導体基板に混在するＮ型ＭＯＳト
ランジスタとＰ型ＭＯＳトランジスタとのドレイン耐圧
特性をそれぞれ示す。
【００１０】図１４から図２１は、従来のＮ型ＭＯＳト
ランジスタとＰ型ＭＯＳトランジスタの形成方法を工程
順に示す断面図である。さらに図２３と図２４とは、ト
ランジスタのドレイン領域への印加電圧（以下ドレイン
電圧と記載する）に対するドレイン電流の変化を、従来
の技術を用いて形成したＮ型ＭＯＳトランジスタとＰ型
ＭＯＳトランジスタについてそれぞれ示すグラフであ
る。
【００１１】まずはじめに図１４に示すように、半導体
基板１に薄い不純物濃度のＰ型拡散層２（以下Ｐウェル
と記載する）と、薄い不純物濃度のＮ型拡散層３（以下
Ｎウェルと記載する）とを選択的に形成する。
【００１２】その後、フィールド酸化膜４を形成し、さ
らにゲート絶縁膜５を形成する。その後さらに、化学気
相成長法（以下ＣＶＤ法と記載する）により、多結晶シ
リコン膜６を全面に所定の膜厚で形成する。
【００１３】つぎに図１５に示すように、ホトレジスト
７を回転塗布法により多結晶シリコン膜６上の全面に形
成する。
【００１４】その後、所定のホトマスクを用いて露光
し、現像処理を行い、ホトレジスト７をＮ型ＭＯＳトラ
ンジスタ形成領域が開口するようにパターニングする。
【００１５】そしてこのホトレジスト７を不純物のイオ
ン注入時の阻止膜として使用して、多結晶シリコン膜６
のＮ型ＭＯＳトランジスタ形成領域にＮ型不純物である
リンをイオン注入法により添加する。この結果、Ｎ型Ｍ
ＯＳトランジスタ形成領域にＮ型の不純物を導入した多
結晶シリコン膜６を形成することができる。
【００１６】その後、イオン注入工程において、イオン
注入の阻止膜として使用したホトレジスト７を除去す
る。
【００１７】つぎに図１６に示すように、ホトレジスト
７を回転塗布法により多結晶シリコン膜６上の全面に形
成する。
【００１８】その後、所定のホトマスクを用いて露光
し、現像処理を行い、ホトレジスト７をＰ型ＭＯＳトラ
ンジスタ形成領域が開口するようにパターニングする。
【００１９】そしてこのホトレジスト７を不純物のイオ
ン注入時の阻止膜として使用して、多結晶シリコン膜６
のＰ型ＭＯＳトランジスタ形成領域にＰ型不純物である
ボロンをイオン注入法により添加する。この結果、Ｐ型
ＭＯＳトランジスタ形成領域にＰ型の不純物を導入した
多結晶シリコン膜６を形成することができる。
【００２０】その後、イオン注入工程において、イオン
注入の阻止膜として使用したホトレジスト７を除去す
る。
【００２１】つぎに図１７に示すように、ホトレジスト
７を回転塗布法により多結晶シリコン膜６上の全面に形
成する。
【００２２】その後、所定のホトマスクを用いて露光
し、現像処理を行い、ホトレジスト７をゲート電極８の
形状にパターニングする。
【００２３】そしてホトレジスト７をエッチングマスク
として用いて、異方性エッチング法によって、多結晶シ
リコン膜６からなるゲート電極８を形成する。その後、
エッチングマスクとして用いたホトレジスト７を除去す
る。
【００２４】つぎに図１８に示すように、酸化拡散炉を
用いて、酸素雰囲気中での酸化処理を行いゲート電極８
の表面にマスク酸化膜９を形成する。さらにその後、ホ
トレジスト７を回転塗布法により全面に形成する。
【００２５】その後、所定のホトマスクを用いて露光
し、現像処理を行い、ホトレジスト７をＮ型ＭＯＳトラ
ンジスタ形成領域が開口するようにパターニングする。
【００２６】そしてこのホトレジスト７を不純物のイオ
ン注入時の阻止膜として使用して、Ｎ型ＭＯＳトランジ
スタのソース・ドレイン形成領域に、導電型がＮ型の不
純物層１０（以下Ｎ型不純物層と記載する）である砒素
をイオン注入法により添加する。その後、イオン注入の
阻止膜として使用したホトレジスト７を除去する。
【００２７】つぎに図１９に示すように、ホトレジスト
７を回転塗布法によって全面に形成し、所定のホトマス
クを用いて露光し、現像処理を行い、ホトレジスト７を
Ｐ型ＭＯＳトランジスタの形成領域が開口するようにパ
ターニングする。
【００２８】そしてこのホトレジスト７を不純物のイオ
ン注入時の阻止膜として使用して、Ｐ型ＭＯＳトランジ
スタのソース・ドレイン形成領域に、導電型がＰ型の不
純物層１１（以下Ｐ型不純物層と記載する）である二フ
ッ化ボロン（ＢＦ2 ）をイオン注入法により添加する。
その後、イオン注入の阻止膜として使用したホトレジス
ト７を除去する。
【００２９】つぎに図２０に示すようにＣＶＤ法により
シリコン酸化膜系の層間絶縁膜１２を形成し、窒素雰囲
気中にて温度９００℃のアニール処理を３０分行う。
【００３０】このアニール処理を行うことによって、図
１８と図１９とを用いて説明した工程にて添加したＮ型
不純物層１０とＰ型不純物層１１とを、それぞれＮ型Ｍ
ＯＳトランジスタとＰ型ＭＯＳトランジスタのソース・
ドレインとして同時に半導体基板１中に拡散させる。こ
の結果、Ｎ型ＭＯＳトランジスタのソース・ドレインで
ある高濃度Ｎ型拡散層１３と、Ｐ型ＭＯＳトランジスタ
のソース・ドレインである高濃度Ｐ型拡散層１４とを形
成することができる。
【００３１】つぎに図２１に示すように、異方性エッチ
ング法により、層間絶縁膜１２の所定の箇所をエッチン
グして、コンタクトホール１５を形成する。
【００３２】その後、アルミニウムからなる配線１６を
形成することにより、Ｎ型ＭＯＳトランジスタを完成す
る。
【００３３】図２３のグラフに上記従来の技術を用いて
形成したＮ型ＭＯＳトランジスタについて、ドレイン電
圧に対するドレイン電流の変化を示す。
【００３４】この図２３のグラフは、Ｎ型ＭＯＳトラン
ジスタに対するドレイン電圧を横軸に示し、縦軸はこの
ドレイン電圧に対するドレイン電流の値を示す。本発明
では１ｎＡのドレイン電流が流れるときのドレイン電圧
の値（図２３中の破線と横軸の交点）をドレイン耐圧と
定義する。
【００３５】図２４のグラフに前述の従来の技術を用い
て形成したＰ型ＭＯＳトランジスタについて、ドレイン
電圧に対するドレイン電流の変化を示す。この図２４
は、縦軸がＰ型ＭＯＳトランジスタに対するドレイン電
圧を示し、縦軸がこのドレイン電圧に対するドレイン電
流の値を示す。測定に用いたＰ型ＭＯＳトランジスタの
サイズとドレイン耐圧の定義とは図２３のグラフと同様
である。
【００３６】
【発明が解決しようとする課題】図１４〜図２１を用い
て説明した従来の製造方法で形成した同一の半導体基板
に混在するＮ型ＭＯＳトランジスタとＰ型ＭＯＳトラン
ジスタとでは、図２３と図２４とに示すようにＭＯＳト
ランジスタのドレイン耐圧が大きく異なる。そして、Ｎ
型ＭＯＳトランジスタのドレイン耐圧は、Ｐ型ＭＯＳト
ランジスタのドレイン耐圧に較べて大きく低下してい
る。
【００３７】このドレイン耐圧の違いの原因を以下に記
載する。Ｐ型ＭＯＳトランジスタのソース・ドレイン不
純物である二フッ化ボロンは、Ｎ型ＭＯＳトランジスタ
のソース・ドレイン不純物である砒素に較べ拡散係数が
大きく、しかもアニール処理の温度に対して電気的に活
性となる不純物の濃度も高い。
【００３８】このためＮ型不純物層１０の砒素と、Ｐ型
不純物層１１の二フッ化ボロンとを較べると、同一の雰
囲気中でアニール処理を行い、ソース・ドレインである
高濃度Ｎ型拡散層１３と高濃度Ｐ型拡散層１４を同時に
形成するとき、二フッ化ボロンの方が砒素に較べて、電
気的に活性で、しかも深い拡散層を形成することにな
る。
【００３９】ＭＯＳトランジスタにおけるショートチャ
ネル効果を抑制するため、高濃度Ｎ型拡散層１３と高濃
度Ｐ型拡散層１４を同時に形成するアニール処理におけ
る従来の条件は、導電型がＰ型の不純物に二フッ化ボロ
ンを用いたＰ型不純物層１１の拡散を必要最小限にとど
めるアニール処理条件を採用する。
【００４０】このことから、導電型がＮ型の不純物に拡
散係数の小さな砒素を用いたＮ型不純物層１０はほとん
ど拡散することがなく、しかも電気的な活性化も二フッ
化ボロンに対して不充分となってしまう。
【００４１】したがって、図１４〜図２１を用いて説明
した従来の技術で形成したＮ型不純物層１０に砒素を用
いたＮ型ＭＯＳトランジスタでは、ドレイン耐圧がＰ型
不純物層１１に二フッ化ボロンを用いたＰ型ＭＯＳトラ
ンジスタに較べて大きく低下することになる。
【００４２】この結果から、高い駆動電圧での使用する
とき、半導体基板内に不必要なリーク電流が流れ、ＭＯ
Ｓトランジスタを正常な動作に制御することが非常に困
難となる。
【００４３】本発明の目的は、上記課題を解決して、半
導体基板に混在するＮ型ＭＯＳトランジスタとＰ型ＭＯ
Ｓトランジスタにおいて、Ｎ型とＰ型のＭＯＳトランジ
スタがともに充分なドレイン耐圧を得ることが可能な半
導体装置の製造方法を提供することにある。
【００４４】
【課題を解決するための手段】上記目的を達成するため
に本発明の半導体装置の製造方法においては、下期記載
の工程を採用する。
【００４５】本発明における半導体装置の製造方法は、
導電型がＮ型あるいはＰ型の半導体基板にＰウェルとＮ
ウェルとを形成する工程と、フィールド酸化膜とゲート
絶縁膜を形成した後、ゲート電極材料である多結晶シリ
コン膜を全面に形成する工程と、多結晶シリコン膜にＮ
型とＰ型の不純物をそれぞれ選択的に添加し、Ｎ型不純
物を添加した多結晶シリコン膜とＰ型不純物を添加した
多結晶シリコン膜を形成する工程と、フォトエッチング
によりゲート電極を加工、形成する工程と、全面にマス
ク酸化膜を形成する工程と、ゲート電極とフィールド酸
化膜の整合する領域で導電型がＮ型のソース・ドレイン
形成領域にＮ型の不純物を選択的に添加し、不活性気体
雰囲気中にて高温のアニール処理を行い導電型がＮ型の
ソース・ドレインである高濃度Ｎ型拡散層を形成する工
程と、ゲート電極とフィールド酸化膜の整合する領域で
導電型がＰ型のソース・ドレイン形成領域にＰ型の不純
物を選択的に添加する工程と、層間絶縁膜を形成し、不
活性気体雰囲気中にて低温のアニール処理を行いＰ型の
ソース・ドレインである高濃度Ｐ型拡散層を形成する工
程を有することを特徴とする。
【００４６】
【作用】同一の半導体基板に混在するＮ型ＭＯＳトラン
ジスタのソース・ドレインである高濃度Ｎ型拡散層と、
Ｐ型ＭＯＳトランジスタのソース・ドレインである高濃
度Ｐ型拡散層とを、同一の雰囲気中でのアニール処理に
て同時に形成するとき、Ｎ型ＭＯＳトランジスタとＰ型
ＭＯＳトランジスタとでは、ソース・ドレインである高
濃度拡散層を形成する不純物として、たとえば導電型が
Ｎ型の不純物として砒素を選択し、導電型がＰ型の不純
物として二フッ化ボロンを選択することによりＭＯＳト
ランジスタのドレイン耐圧がＮ型ＭＯＳトランジスタと
Ｐ型ＭＯＳトランジスタで大きく異なる。
【００４７】このソース・ドレインである高濃度拡散層
を形成する不純物として、導電型がＮ型の不純物として
砒素を選択し、導電型がＰ型の不純物として二フッ化ボ
ロンを選択することによる、ＭＯＳトランジスタのドレ
イン耐圧がＮ型ＭＯＳトランジスタとＰ型ＭＯＳトラン
ジスタとで大きく異なる現象は、以下に説明する事項が
原因である。
【００４８】すなわち、ＭＯＳトランジスタのソース・
ドレインである高濃度拡散の形成に用いる不純物の種類
により、同一の雰囲気中のアニール処理の温度に対する
活性化の程度が大きく異なることが、Ｐ型とＮ型のＭＯ
Ｓトランジスタにおいて、ドレイン耐圧が異なる原因で
ある。
【００４９】本発明の半導体装置の製造方法は、Ｎ型Ｍ
ＯＳトランジスタのソース・ドレインである高濃度Ｎ型
拡散層と、Ｐ型ＭＯＳトランジスタのソース・ドレイン
である高濃度Ｐ型拡散層とに用いるＰ型とＮ型との不純
物の活性化を電気的に充分に行うこととする。
【００５０】このため本発明の製造方法においては、Ｍ
ＯＳトランジスタのドレイン耐圧がＮ型ＭＯＳトランジ
スタとＰ型ＭＯＳトランジスタで大きく異なる現象を是
正することができる。
【００５１】このから、同一の半導体基板にＮ型ＭＯＳ
トランジスタとＰ型ＭＯＳトランジスタを混在して形成
するとき、高い駆動電圧での使用するときでも一方の導
電型のＭＯＳトランジスタにて不必要なリーク電流が流
れるのを抑制し、ＭＯＳトランジスタを正常な動作に制
御することが可能となる。
【００５２】
【実施例】以下、図面を用いて本発明の実施例を説明す
る。図１〜図１３は本発明の実施例における半導体装置
の製造方法を説明するための断面図である。さらに図２
２と図２４に本発明の実施例の製造方法を用いて形成し
たＭＯＳトランジスタの代表的な特性を示すグラフであ
る。
【００５３】図１〜図１３は、本発明におけるＭＯＳト
ランジスタのソース・ドレインである高濃度拡散層の形
成方法を工程順に示す断面図である。さらに図２２と図
２４は、本発明におけるＭＯＳトランジスタのソース・
ドレインである高濃度拡散層の形成方法により形成した
Ｎ型ＭＯＳトランジスタとＰ型ＭＯＳトランジスタにつ
いて、トランジスタのドレイン電圧に対するドレイン電
流の変化をそれぞれ示すグラフである。
【００５４】まずはじめに図１に示すように、導電型が
Ｎ型あるいはＰ型の半導体基板１のＰウェル２の形成領
域に、イオン注入法により導電型がＰ型不純物であるボ
ロンをイオン注入量１０13ａｔｏｍｓ／ｃｍ2 程度導入
する。
【００５５】その後さらにＮウェル３の形成領域に、導
電型がＮ型不純物であるリンをイオン注入量１０12ａｔ
ｏｍｓ／ｃｍ2 程度の条件で添加する。
【００５６】その後、窒素雰囲気中における温度１１４
０℃の熱拡散処理を行うことによって、Ｐウェル２とＮ
ウェル３とを半導体基板１に形成する。
【００５７】さらに温度１０００℃の酸素雰囲気中にて
酸化処理を行い、膜厚２５ｎｍのパッド酸化膜１７を形
成する。
【００５８】つぎに図２に示すように、パッド酸化膜１
７上に、反応ガスとしてジクロロシラン（ＳｉＨ2 Ｃｌ
2 ）とアンモニア（ＮＨ3 ）とを用いたＣＶＤ法によっ
て、シリコン窒化膜１８を膜厚１５０ｎｍで形成する。
【００５９】つぎにホトレジスト７を回転塗布法によっ
て、シリコン窒化膜１８上の全面に形成する。
【００６０】その後、所定のホトマスクを用いて露光
し、現像処理を行いホトレジスト７を素子領域上に残存
するようにパターニングする。
【００６１】その後、このパターニングしたホトレジス
ト７をエッチングマスクとして用いて、反応ガスに三フ
ッ化メタン（ＣＨＦ3 ）と六フッ化イオウ（ＳＦ6 ）と
ヘリウム（Ｈｅ）との混合ガスを用いたドライエッチン
グ法により、シリコン窒化膜１８を素子領域に形成する
ようにパターニングする。
【００６２】つぎに図３に示すように、エッチングマス
クとして用いたホトレジスト７を除去する。
【００６３】その後、シリコン窒化膜１８を耐酸化膜と
して用い、温度１０００℃の酸素雰囲気中における選択
酸化処理により、シリコン窒化膜１８を形成していない
領域にフィールド酸化膜４を膜厚５５０ｎｍで形成す
る。
【００６４】つぎに図４に示すように、シリコン窒化膜
１８を温度１６０℃に加熱した熱リン酸（Ｈ3 ＰＯ4 ）
を用いて除去する。
【００６５】さらに引き続いてシリコン窒化膜１８下層
のパッド酸化膜１７を、バッファードフッ酸（ＮＨ4 Ｆ
＋ＨＦ）溶液を用いて除去する。
【００６６】つぎに図５に示すように、フィールド酸化
膜４を形成した半導体基板１上に、温度１０００℃の熱
酸化処理を行うことにより、ゲート絶縁膜５を膜厚２０
ｎｍで形成する。
【００６７】さらにその後、反応ガスとしてモノシラン
（ＳｉＨ4 ）を用いたＣＶＤ法により、多結晶シリコン
膜６を膜厚３５０ｎｍで全面に形成する。
【００６８】つぎに図６に示すように、ホトレジスト７
を回転塗布法により多結晶シリコン膜６上の全面に形成
する。
【００６９】その後、所定のホトマスクを用いて露光
し、現像処理を行い、ホトレジスト７をＮ型ＭＯＳトラ
ンジスタ形成領域が開口するようにパターニングする。
【００７０】そしてこのホトレジスト７を不純物のイオ
ン注入時の阻止膜として使用して、多結晶シリコン膜６
のＮ型ＭＯＳトランジスタ形成領域にＮ型不純物である
リンをイオン注入量１０16ａｔｏｍｓ／ｃｍ2 程度の条
件で、イオン注入法により導入する。
【００７１】この結果、Ｎ型ＭＯＳトランジスタ形成領
域に、Ｎ型の不純物を導入した多結晶シリコン膜６を形
成することができる。その後、イオン注入の阻止膜とし
て使用したホトレジスト７を除去する。
【００７２】つぎに図７に示すように、ホトレジスト７
を回転塗布法により多結晶シリコン膜６上の全面に形成
する。
【００７３】その後、所定のホトマスクを用いて露光
し、現像処理を行い、ホトレジスト７をＮ型ＭＯＳトラ
ンジスタ形成領域が開口するようにパターニングする。
【００７４】そしてこのホトレジスト７を不純物のイオ
ン注入時の阻止膜として使用して、多結晶シリコン膜６
のＰ型ＭＯＳトランジスタ形成領域にＰ型不純物である
ボロンをイオン注入量１０15ａｔｏｍｓ／ｃｍ2 程度の
条件で、イオン注入法により導入する。
【００７５】この結果、Ｐ型ＭＯＳトランジスタ形成領
域に、Ｐ型の不純物を導入した多結晶シリコン膜６を形
成することができる。その後、イオン注入の阻止膜とし
て使用したホトレジスト７を除去する。
【００７６】つぎに図８に示すように、ホトレジスト７
を回転塗布法によって、半導体基板１の全面に形成す
る。
【００７７】その後、所定のホトマスクを用いて露光
し、現像処理を行いホトレジスト７をゲート電極８の形
状にパターニングする。
【００７８】そして、このホトレジスト７をエッチング
マスクとし使用して、六フッ化イオウ（ＳＦ6 ）と塩素
（Ｃｌ2 ）と二フッ化メタン（ＣＨ2 Ｆ2 ）との混合ガ
スをエッチングガスとして用いて、異方性エッチング法
により多結晶シリコン膜６をエッチングしてゲート電極
８を形成する。その後、エッチングマスクとし使用した
ホトレジスト７を除去する。
【００７９】つぎに図９に示すように、酸化拡散炉を用
い、温度９００℃の酸素雰囲気中にて時間３０分の酸化
処理を行い、膜厚１０ｎｍのマスク酸化膜９を形成す
る。
【００８０】その後、さらにホトレジスト７を回転塗布
法により、半導体基板１の全面に形成する。
【００８１】その後、所定のホトマスクを用いて露光
し、現像処理を行い、ホトレジスト７をＮ型ＭＯＳトラ
ンジスタ形成領域が開口するようにパターニングする。
【００８２】そしてこのホトレジスト７を不純物のイオ
ン注入時の阻止膜として使用して、Ｎ型ＭＯＳトランジ
スタのソース・ドレイン形成領域に、Ｎ型不純物１０で
ある砒素（Ａｓ）をイオン注入量１０15ａｔｏｍｓ／ｃ
ｍ2 程度でイオン注入法により添加する。その後、イオ
ン注入の阻止膜として使用したホトレジスト７を除去す
る。
【００８３】つぎに図１０に示すように、拡散炉を用て
い、温度１０００℃の不活性気体である窒素雰囲気中に
て時間３０分のアニール処理を行い、Ｎ型ＭＯＳトラン
ジスタのソース・ドレインである高濃度Ｎ型拡散層１３
を形成する。
【００８４】つぎに図１１に示すように、ホトレジスト
７を回転塗布法により、半導体基板１の全面に形成す
る。
【００８５】その後、所定のホトマスクを用いて露光
し、現像処理を行い、ホトレジスト７をＰ型ＭＯＳトラ
ンジスタ形成領域が開口するようにパターニングする。
【００８６】そしてこのホトレジスト７を不純物のイオ
ン注入時の阻止膜として使用して、Ｐ型ＭＯＳトランジ
スタのソース・ドレイン形成領域に、Ｐ型不純物１１で
ある二フッ化ボロン（ＢＦ2 ）をイオン注入量１０15ａ
ｔｏｍｓ／ｃｍ2 程度をイオン注入法により添加する。
その後、イオン注入の阻止膜として使用したホトレジス
ト７を除去する。
【００８７】つぎに図１２に示すように、反応ガスとし
てモノシラン（ＳｉＨ4 ）とジボラン（Ｂ2 Ｈ6 ）とフ
ォスフィン（ＰＨ3 ）とを用い、ＣＶＤ法によりシリコ
ン酸化膜系の層間絶縁膜１２を膜厚５００ｎｍで形成す
る。
【００８８】その後、拡散炉を用い、温度９００℃の窒
素雰囲気中にて時間３０分のアニール処理を行い、図１
１を用いて説明した工程にてＰ型ＭＯＳトランジスタの
ソース・ドレイン領域に添加したＰ型不純物１１である
二フッ化ボロンを、半導体基板１中に拡散させる。
【００８９】この結果、Ｐ型ＭＯＳトランジスタのソー
ス・ドレインである高濃度Ｐ型拡散層１４を形成するこ
とができる。
【００９０】つぎに図１３に示すように、反応ガスに二
フッ化メタン（ＣＨ2 Ｆ2 ）と三フッ化メタン（ＣＨＦ
3 ）を用い、異方性エッチング法により層間絶縁膜１２
の所定の箇所を加工し、コンタクトホール１５を形成す
る。
【００９１】その後、アルミニウムにシリコンと銅とを
添加したアルミニウム合金からなる配線１６を形成する
ことによって、Ｎ型ＭＯＳトランジスタを完成すること
ができる。
【００９２】図２２のグラフに以上説明した本発明の実
施例を用いて形成したＮ型ＭＯＳトランジスタについ
て、ドレイン電圧に対するドレイン電流の変化を示す。
【００９３】この図２２は、横軸がＮ型ＭＯＳトランジ
スタに対するドレイン電圧を示し、縦軸がドレイン電圧
に対するドレイン電流の値を示す。ここでは１ｎＡのド
レイン電流が流れるときのドレイン電圧の値（図２２中
破線と横軸の交点）をドレイン耐圧と定義する。
【００９４】さらに図２４のグラフに以上説明した本発
明の実施例の製造方法を用いて形成したＰ型ＭＯＳトラ
ンジスタについて、ドレイン電圧に対するドレイン電流
の変化を示す。
【００９５】この図２３は、横軸がＰ型ＭＯＳトランジ
スタに対するドレイン電圧を示し、縦軸がドレイン電圧
に対するドレイン電流の値を示す。測定に用いたＰ型Ｍ
ＯＳトランジスタのサイズとドレイン耐圧の定義とは図
２２のグラフと同様である。
【００９６】図２２と図２４とのグラフに示すように、
本発明の実施例の製造方法を用いて形成したＭＯＳトラ
ンジスタでは、Ｎ型ＭＯＳトランジスタとＰ型ＭＯＳト
ランジスタとは、それぞれのＭＯＳトランジスタのドレ
イン耐圧はほぼ同程度の値を示す。
【００９７】これは本発明の実施例の製造方法により形
成したＭＯＳトランジスタにおいては、Ｎ型ＭＯＳトラ
ンジスタのソース・ドレインである高濃度Ｎ型拡散層１
３を形成するＮ型不純物層１０中の電気的に活性な不純
物の濃度が層間絶縁膜１２形成後のアニール処理や、高
温のマスク酸化膜９形成後のアニール処理によって増加
したためである。
【００９８】このことによりＮ型ＭＯＳトランジスタの
ドレイン耐圧は大幅に改善することができ、Ｐ型ＭＯＳ
トランジスタのドレイン耐圧における劣化の発生は抑制
できているのである。
【００９９】なお以上の本発明の実施例の説明では、半
導体基板１にＰウェル２とＮウェル３との２つのウエル
を形成しているが、導電型がＮ型の半導体基板にＰウェ
ルのみを形成しても、以上説明した本発明の実施例の製
造方法と同様の効果を得ることができる。
【０１００】さらに以上の本発明の実施例の説明では、
半導体基板１にＰウェル２とＮウェル３とを形成してい
るが、導電型がＰ型の半導体基板にＮウェルだけを形成
しても、以上説明した本発明の実施例と同様の効果を得
ることができる。
【０１０１】さらに以上の本発明の実施例の説明では、
Ｐ型ＭＯＳトランジスタのゲート電極８を導電型がＰ型
の不純物を導入した多結晶シリコン膜で形成している
が、導電型がＮ型の不純物を導入する多結晶シリコン膜
で形成してもよい。
【０１０２】このときはゲート絶縁膜５形成後、Ｐ型Ｍ
ＯＳトランジスタのしきい値電圧を制御するために、Ｎ
ウェル３領域に導電型がＰ型の不純物として二フッ化ボ
ロンを添加する。
【０１０３】なおこのＰ型不純物の導入は、Ｐウエル２
領域をホトレジストで被覆し、注入エネルギー２５ｋｅ
Ｖ、イオン注入量１０12ａｔｏｍｓ／ｃｍ2 の条件でお
こなえばよい。
【０１０４】このように、Ｐ型ＭＯＳトランジスタのゲ
ート電極も、Ｎ型ＭＯＳトランジスタと同じように、導
電型がＮ型の不純物を導入した多結晶シリコン膜で形成
しても、以上説明した本発明の実施例と同様の効果を得
ることができる。
【０１０５】さらに以上の本発明の実施例の説明では、
マスク酸化膜８の形成と高濃度Ｎ型拡散層１３形成のた
めのアニール処理を別々に行っているが、高濃度Ｎ型拡
散層１３形成のためのアニール処理をマスク酸化膜の形
成と兼ねても、以上説明した本発明の実施例の製造方法
と同様の効果を得ることができる。
【０１０６】さらに以上の本発明の実施例の説明では、
Ｐ型不純物層１１の二フッ化ボロンに較べて比較的低温
のアニール処理にて活性化が困難な不純物である砒素を
Ｎ型不純物層１０に用い、Ｐ型不純物層１１の形成前に
Ｎ型不純物層１０を形成し、高濃度Ｎ型拡散層１３形成
のためのアニール処理を行っている。
【０１０７】しかしながらＮ型不純物層１０としてリン
を用い、このリンに較べ比較的低温のアニール処理にて
活性化が困難な不純物である二フッ化ボロンをＰ型不純
物層１１に用い、そしてＮ型不純物層１０の形成前にＰ
型不純物層１１を形成し、高濃度Ｐ型拡散層１４形成の
ためのアニール処理を行っても、以上説明した本発明の
実施例の製造方法と同様の効果を得ることができる。
【０１０８】
【発明の効果】以上の説明で明らかなように、本発明の
製造方法により形成する同一の半導体基板に混在するＮ
型ＭＯＳトランジスタとＰ型ＭＯＳトランジスタとで
は、ソース・ドレインである高濃度拡散層で用いる導電
型がＰ型とＮ型の不純物が電気的に充分に活性化し、両
導電型のトランジスタのドレイン耐圧が大きく異なる現
象を是正することができる。
【０１０９】このことから、高い駆動電圧での使用に際
しても片方の導電型のＭＯＳトランジスタ領域にて不必
要なリーク電流が流れるのを抑制し、ＭＯＳトランジス
タを正常な動作に制御することが可能となる。
【図面の簡単な説明】
【図１】本発明の実施例における半導体装置の製造方法
を示す断面図である。
【図２】本発明の実施例における半導体装置の製造方法
を示す断面図である。
【図３】本発明の実施例における半導体装置の製造方法
を示す断面図である。
【図４】本発明の実施例における半導体装置の製造方法
を示す断面図である。
【図５】本発明の実施例における半導体装置の製造方法
を示す断面図である。
【図６】本発明の実施例における半導体装置の製造方法
を示す断面図である。
【図７】本発明の実施例における半導体装置の製造方法
を示す断面図である。
【図８】本発明の実施例における半導体装置の製造方法
を示す断面図である。
【図９】本発明の実施例における半導体装置の製造方法
を示す断面図である。
【図１０】本発明の実施例における半導体装置の製造方
法を示す断面図である。
【図１１】本発明の実施例における半導体装置の製造方
法を示す断面図である。
【図１２】本発明の実施例における半導体装置の製造方
法を示す断面図である。
【図１３】本発明の実施例における半導体装置の製造方
法を示す断面図である。
【図１４】従来例における半導体装置の製造方法を示す
断面図である。
【図１５】従来例における半導体装置の製造方法を示す
断面図である。
【図１６】従来例における半導体装置の製造方法を示す
断面図である。
【図１７】従来例における半導体装置の製造方法を示す
断面図である。
【図１８】従来例における半導体装置の製造方法を示す
断面図である。
【図１９】従来例における半導体装置の製造方法を示す
断面図である。
【図２０】従来例における半導体装置の製造方法を示す
断面図である。
【図２１】従来例における半導体装置の製造方法を示す
断面図である。
【図２２】本発明の実施例における半導体装置の製造方
法により製造した半導体装置のドレイン耐圧特性を示す
グラフである。
【図２３】従来例における半導体装置の製造方法により
製造した半導体装置のドレイン耐圧特性を示すグラフで
ある。
【図２４】本発明の実施例と従来例における半導体装置
の製造方法により製造した半導体装置のドレイン耐圧特
性を示すグラフである。
【符号の説明】
１ 半導体基板 ２ Ｐウェル ３ Ｎウェル ４ フィールド酸化膜 ８ ゲート電極 １０ Ｎ型不純物層 １１ Ｐ型不純物層 １２ 層間絶縁膜 １３ 高濃度Ｎ型拡散層 １４ 高濃度Ｐ型拡散層

Claims (24)

    【特許請求の範囲】
  1. 【請求項１】 導電型がＮ型またはＰ型の半導体基板に
    ＰウェルとＮウェルとを形成する工程と、フィールド酸
    化膜とゲート絶縁膜を形成した後、ゲート電極材料であ
    る多結晶シリコン膜を全面に形成する工程と、多結晶シ
    リコン膜にＮ型とＰ型の不純物をそれぞれ選択的に添加
    し、Ｎ型不純物を添加した多結晶シリコン膜とＰ型不純
    物を添加した多結晶シリコン膜を形成する工程と、フォ
    トエッチングによりゲート電極を形成する工程と、全面
    にマスク酸化膜を形成する工程と、ゲート電極とフィー
    ルド酸化膜の整合する領域で導電型がＮ型のソース・ド
    レイン形成領域にＮ型の不純物を選択的に添加し、不活
    性気体雰囲気中にてアニール処理を行い導電型がＮ型の
    ソース・ドレインである高濃度Ｎ型拡散層を形成する工
    程と、ゲート電極とフィールド酸化膜の整合する領域で
    導電型がＰ型のソース・ドレイン形成領域にＰ型の不純
    物を選択的に添加する工程と、層間絶縁膜を形成し、不
    活性気体雰囲気中にてアニール処理を行いＰ型のソース
    ・ドレインである高濃度Ｐ型拡散層を形成する工程とを
    有することを特徴とする半導体装置の製造方法。
  2. 【請求項２】 導電型がＮ型の半導体基板にＰウェルを
    形成する工程と、フィールド酸化膜とゲート絶縁膜を形
    成した後、ゲート電極材料である多結晶シリコン膜を全
    面に形成する工程と、多結晶シリコン膜にＮ型とＰ型の
    不純物をそれぞれ選択的に添加し、Ｎ型不純物を添加し
    た多結晶シリコン膜とＰ型不純物を添加した多結晶シリ
    コン膜を形成する工程と、フォトエッチングによりゲー
    ト電極を形成する工程と、全面にマスク酸化膜を形成す
    る工程と、ゲート電極とフィールド酸化膜の整合する領
    域で導電型がＮ型のソース・ドレイン形成領域にＮ型の
    不純物を選択的に添加し、不活性気体雰囲気中にてアニ
    ール処理を行い導電型がＮ型のソース・ドレインである
    高濃度Ｎ型拡散層を形成する工程と、ゲート電極とフィ
    ールド酸化膜の整合する領域で導電型がＰ型のソース・
    ドレイン形成領域にＰ型の不純物を選択的に添加する工
    程と、層間絶縁膜を形成し不活性気体雰囲気中にてアニ
    ール処理を行いＰ型のソース・ドレインである高濃度Ｐ
    型拡散層を形成する工程とを有することを特徴とする半
    導体装置の製造方法。
  3. 【請求項３】 導電型がＰ型の半導体基板にＮウェルを
    形成する工程と、フィールド酸化膜とゲート絶縁膜を形
    成した後、ゲート電極材料である多結晶シリコン膜を全
    面に形成する工程と、多結晶シリコン膜にＮ型とＰ型の
    不純物をそれぞれ選択的に添加し、Ｎ型不純物を添加し
    た多結晶シリコン膜とＰ型不純物を添加した多結晶シリ
    コン膜を形成する工程と、フォトエッチングによりゲー
    ト電極を形成する工程と、全面にマスク酸化膜を形成す
    る工程と、ゲート電極とフィールド酸化膜の整合する領
    域で導電型がＮ型のソース・ドレイン形成領域にＮ型の
    不純物を選択的に添加し、不活性気体雰囲気中にてアニ
    ール処理を行い導電型がＮ型のソース・ドレインである
    高濃度Ｎ型拡散層を形成する工程と、ゲート電極とフィ
    ールド酸化膜の整合する領域で導電型がＰ型のソース・
    ドレイン形成領域にＰ型の不純物を選択的に添加する工
    程と、層間絶縁膜を形成し、不活性気体雰囲気中にてア
    ニール処理を行いＰ型のソース・ドレインである高濃度
    Ｐ型拡散層を形成する工程とを有することを特徴とする
    半導体装置の製造方法。
  4. 【請求項４】 導電型がＮ型またはＰ型の半導体基板に
    ＰウェルとＮウェルとを形成する工程と、フィールド酸
    化膜とゲート絶縁膜を形成した後、Ｎウェルに導電型が
    Ｐ型の不純物を添加する工程と、ゲート電極材料である
    多結晶シリコン膜を全面に形成する工程と、多結晶シリ
    コン膜の全面に導電型がＮ型の不純物を添加し、Ｎ型不
    純物を添加した多結晶シリコン膜を形成する工程と、フ
    ォトエッチングによりゲート電極を形成する工程と、全
    面にマスク酸化膜を形成する工程と、ゲート電極とフィ
    ールド酸化膜の整合する領域で導電型がＮ型のソース・
    ドレイン形成領域にＮ型の不純物を選択的に添加し、不
    活性気体雰囲気中にてアニール処理を行い導電型がＮ型
    のソース・ドレインである高濃度Ｎ型拡散層を形成する
    工程と、ゲート電極とフィールド酸化膜の整合する領域
    で導電型がＰ型のソース・ドレイン形成領域にＰ型の不
    純物を選択的に添加する工程と、層間絶縁膜を形成し、
    不活性気体雰囲気中にてアニール処理を行いＰ型のソー
    ス・ドレインである高濃度Ｐ型拡散層を形成する工程と
    を有することを特徴とする半導体装置の製造方法。
  5. 【請求項５】 導電型がＮ型の半導体基板にＰウェルを
    形成する工程と、フィールド酸化膜とゲート絶縁膜を形
    成した後、Ｎウェルに導電型がＰ型の不純物を添加する
    工程と、ゲート電極材料である多結晶シリコン膜を全面
    に形成する工程と、多結晶シリコン膜の全面に導電型が
    Ｎ型の不純物を添加し、Ｎ型不純物を添加した多結晶シ
    リコン膜を形成する工程と、フォトエッチングによりゲ
    ート電極を形成する工程と、全面にマスク酸化膜を形成
    する工程と、ゲート電極とフィールド酸化膜の整合する
    領域で導電型がＮ型のソース・ドレイン形成領域にＮ型
    の不純物を選択的に添加し、不活性気体雰囲気中にてア
    ニール処理を行い導電型がＮ型のソース・ドレインであ
    る高濃度Ｎ型拡散層を形成する工程と、ゲート電極とフ
    ィールド酸化膜の整合する領域で導電型がＰ型のソース
    ・ドレイン形成領域にＰ型の不純物を選択的に添加する
    工程と、層間絶縁膜を形成し、不活性気体雰囲気中にて
    アニール処理を行いＰ型のソース・ドレインである高濃
    度Ｐ型拡散層を形成する工程とを有することを特徴とす
    る半導体装置の製造方法。
  6. 【請求項６】 導電型がＰ型の半導体基板にＮウェルを
    形成する工程と、フィールド酸化膜とゲート絶縁膜を形
    成した後、Ｎウェルに導電型がＰ型の不純物を添加する
    工程と、ゲート電極材料である多結晶シリコン膜を全面
    に形成する工程と、多結晶シリコン膜の全面に導電型が
    Ｎ型の不純物を添加し、Ｎ型不純物を添加した多結晶シ
    リコン膜を形成する工程と、フォトエッチングによりゲ
    ート電極を形成する工程と、全面にマスク酸化膜を形成
    する工程と、ゲート電極とフィールド酸化膜の整合する
    領域で導電型がＮ型のソース・ドレイン形成領域にＮ型
    の不純物を選択的に添加し、不活性気体雰囲気中にてア
    ニール処理を行い導電型がＮ型のソース・ドレインであ
    る高濃度Ｎ型拡散層を形成する工程と、ゲート電極とフ
    ィールド酸化膜の整合する領域で導電型がＰ型のソース
    ・ドレイン形成領域にＰ型の不純物を選択的に添加する
    工程と、層間絶縁膜を形成し、不活性気体雰囲気中にて
    アニール処理を行いＰ型のソース・ドレインである高濃
    度Ｐ型拡散層を形成する工程とを有することを特徴とす
    る半導体装置の製造方法。
  7. 【請求項７】 導電型がＮ型あるいはＰ型の半導体基板
    にＰウェルとＮウェルとを形成する工程と、フィールド
    酸化膜とゲート絶縁膜を形成した後、ゲート電極材料で
    ある多結晶シリコン膜を全面に形成する工程と、多結晶
    シリコン膜にＮ型とＰ型の不純物をそれぞれ選択的に添
    加して、Ｎ型不純物を添加した多結晶シリコン膜とＰ型
    不純物を添加した多結晶シリコン膜を形成する工程と、
    フォトエッチングによりゲート電極を形成する工程と、
    ゲート電極とフィールド酸化膜の整合する領域で導電型
    がＮ型のソース・ドレイン形成領域にＮ型の不純物を選
    択的に添加する工程と、酸素雰囲気中にて酸化処理を行
    い、マスク酸化膜の形成と同時に導電型がＮ型のソース
    ・ドレインである高濃度Ｎ型拡散層を形成する工程と、
    ゲート電極とフィールド酸化膜の整合する領域で導電型
    がＰ型のソース・ドレイン形成領域にＰ型の不純物を選
    択的に添加する工程と、層間絶縁膜を形成し、不活性気
    体雰囲気中にてアニール処理を行いＰ型のソース・ドレ
    インである高濃度Ｐ型拡散層を形成する工程とを有する
    ことを特徴とする半導体装置の製造方法。
  8. 【請求項８】 導電型がＮ型の半導体基板にＰウェルを
    形成する工程と、フィールド酸化膜とゲート絶縁膜を形
    成した後、ゲート電極材料である多結晶シリコン膜を全
    面に形成する工程と、多結晶シリコン膜にＮ型とＰ型の
    不純物をそれぞれ選択的に添加し、Ｎ型不純物を添加し
    た多結晶シリコン膜とＰ型不純物を添加した多結晶シリ
    コン膜を形成する工程と、フォトエッチングによりゲー
    ト電極を形成する工程と、ゲート電極とフィールド酸化
    膜の整合する領域で導電型がＮ型のソース・ドレイン形
    成領域にＮ型の不純物を選択的に添加する工程と、酸素
    雰囲気中にて酸化処理を行い、マスク酸化膜の形成と同
    時に導電型がＮ型のソース・ドレインである高濃度Ｎ型
    拡散層を形成する工程と、ゲート電極とフィールド酸化
    膜の整合する領域で導電型がＰ型のソース・ドレイン形
    成領域にＰ型の不純物を選択的に添加する工程と、層間
    絶縁膜を形成し不活性気体雰囲気中にてアニール処理を
    行いＰ型のソース・ドレインである高濃度Ｐ型拡散層を
    形成する工程とを有することを特徴とする半導体装置の
    製造方法。
  9. 【請求項９】 導電型がＰ型の半導体基板にＮウェルを
    形成する工程と、フィールド酸化膜とゲート絶縁膜を形
    成した後、ゲート電極材料である多結晶シリコン膜を全
    面に形成する工程と、多結晶シリコン膜にＮ型とＰ型の
    不純物をそれぞれ選択的に添加し、Ｎ型不純物を添加し
    た多結晶シリコン膜とＰ型不純物を添加した多結晶シリ
    コン膜を形成する工程と、フォトエッチングによりゲー
    ト電極を形成する工程と、ゲート電極とフィールド酸化
    膜の整合する領域で導電型がＮ型のソース・ドレイン形
    成領域にＮ型の不純物を選択的に添加する工程と、酸素
    雰囲気中にて酸化処理を行い、マスク酸化膜の形成と同
    時に導電型がＮ型のソース・ドレインである高濃度Ｎ型
    拡散層を形成する工程と、ゲート電極とフィールド酸化
    膜の整合する領域で導電型がＰ型のソース・ドレイン形
    成領域にＰ型の不純物を選択的に添加する工程と、層間
    絶縁膜を形成し、不活性気体雰囲気中にてアニール処理
    を行いＰ型のソース・ドレインである高濃度Ｐ型拡散層
    を形成する工程を有することを特徴とする半導体装置の
    製造方法。
  10. 【請求項１０】 導電型がＮ型またはＰ型の半導体基板
    にＰウェルとＮウェルとを形成する工程と、フィールド
    酸化膜とゲート絶縁膜を形成した後、Ｎウェルに導電型
    がＰ型の不純物を添加する工程と、ゲート電極材料であ
    る多結晶シリコン膜を全面に形成する工程と、多結晶シ
    リコン膜の全面に導電型がＮ型の不純物を添加し、Ｎ型
    不純物を添加した多結晶シリコン膜を形成する工程と、
    フォトエッチングによりゲート電極を形成する工程と、
    ゲート電極とフィールド酸化膜の整合する領域で導電型
    がＮ型のソース・ドレイン形成領域にＮ型の不純物を選
    択的に添加する工程と、酸素雰囲気中にて酸化処理を行
    い、マスク酸化膜の形成と同時に導電型がＮ型のソース
    ・ドレインである高濃度Ｎ型拡散層を形成する工程と、
    ゲート電極とフィールド酸化膜の整合する領域で導電型
    がＰ型のソース・ドレイン形成領域にＰ型の不純物を選
    択的に添加する工程と、層間絶縁膜を形成し、不活性気
    体雰囲気中にてアニール処理を行いＰ型のソース・ドレ
    インである高濃度Ｐ型拡散層を形成する工程とを有する
    ことを特徴とする半導体装置の製造方法。
  11. 【請求項１１】 導電型がＮ型の半導体基板にＰウェル
    を形成する工程と、フィールド酸化膜とゲート絶縁膜を
    形成した後、Ｎウェルに導電型がＰ型の不純物を添加す
    る工程と、ゲート電極材料である多結晶シリコン膜を全
    面に形成する工程と、多結晶シリコン膜の全面に導電型
    がＮ型の不純物を添加し、Ｎ型不純物を添加した多結晶
    シリコン膜を形成する工程と、フォトエッチングにより
    ゲート電極を形成する工程と、ゲート電極とフィールド
    酸化膜の整合する領域で導電型がＮ型のソース・ドレイ
    ン形成領域にＮ型の不純物を選択的に添加する工程と、
    酸素雰囲気中にて酸化処理を行い、マスク酸化膜の形成
    と同時に導電型がＮ型のソース・ドレインである高濃度
    Ｎ型拡散層を形成する工程と、ゲート電極とフィールド
    酸化膜の整合する領域で導電型がＰ型のソース・ドレイ
    ン形成領域にＰ型の不純物を選択的に添加する工程と、
    層間絶縁膜を形成し、不活性気体雰囲気中にてアニール
    処理を行いＰ型のソース・ドレインである高濃度Ｐ型拡
    散層を形成する工程とを有することを特徴とする半導体
    装置の製造方法。
  12. 【請求項１２】 導電型がＰ型の半導体基板にＮウェル
    を形成する工程と、フィールド酸化膜とゲート絶縁膜を
    形成した後、Ｎウェルに導電型がＰ型の不純物を添加す
    る工程と、ゲート電極材料である多結晶シリコン膜を全
    面に形成する工程と、多結晶シリコン膜の全面に導電型
    がＮ型の不純物を添加し、Ｎ型不純物を添加した多結晶
    シリコン膜を形成する工程と、フォトエッチングにより
    ゲート電極を形成する工程と、ゲート電極とフィールド
    酸化膜の整合する領域で導電型がＮ型のソース・ドレイ
    ン形成領域にＮ型の不純物を選択的に添加する工程と、
    酸素雰囲気中にて酸化処理を行い、マスク酸化膜の形成
    と同時に導電型がＮ型のソース・ドレインである高濃度
    Ｎ型拡散層を形成する工程と、ゲート電極とフィールド
    酸化膜の整合する領域で導電型がＰ型のソース・ドレイ
    ン形成領域にＰ型の不純物を選択的に添加する工程と、
    層間絶縁膜を形成し、不活性気体雰囲気中にてアニール
    処理を行いＰ型のソース・ドレインである高濃度Ｐ型拡
    散層を形成する工程とを有することを特徴とする半導体
    装置の製造方法。
  13. 【請求項１３】 導電型がＮ型またはＰ型の半導体基板
    にＰウェルとＮウェルとを形成する工程と、フィールド
    酸化膜とゲート絶縁膜を形成した後、ゲート電極材料で
    ある多結晶シリコン膜を全面に形成する工程と、多結晶
    シリコン膜にＮ型とＰ型の不純物をそれぞれ選択的に添
    加し、Ｎ型不純物を添加した多結晶シリコン膜とＰ型不
    純物を添加した多結晶シリコン膜を形成する工程と、フ
    ォトエッチングによりゲート電極を形成する工程と、全
    面にマスク酸化膜を形成する工程と、ゲート電極とフィ
    ールド酸化膜の整合する領域で導電型がＰ型のソース・
    ドレイン形成領域にＰ型の不純物を選択的に添加し、不
    活性気体雰囲気中にてアニール処理を行い導電型がＰ型
    のソース・ドレインである高濃度Ｐ型拡散層を形成する
    工程と、ゲート電極とフィールド酸化膜の整合する領域
    で導電型がＮ型のソース・ドレイン形成領域にＮ型の不
    純物を選択的に添加する工程と、層間絶縁膜を形成し、
    不活性気体雰囲気中にてアニール処理を行いＮ型のソー
    ス・ドレインである高濃度Ｎ型拡散層を形成する工程と
    を有することを特徴とする半導体装置の製造方法。
  14. 【請求項１４】 導電型がＮ型の半導体基板にＰウェル
    を形成する工程と、フィールド酸化膜とゲート絶縁膜を
    形成した後、ゲート電極材料である多結晶シリコン膜を
    全面に形成する工程と、多結晶シリコン膜にＮ型とＰ型
    の不純物をそれぞれ選択的に添加し、Ｎ型不純物を添加
    した多結晶シリコン膜とＰ型不純物を添加した多結晶シ
    リコン膜を形成する工程と、フォトエッチングによりゲ
    ート電極を形成する工程と、全面にマスク酸化膜を形成
    する工程と、ゲート電極とフィールド酸化膜の整合する
    領域で導電型がＰ型のソース・ドレイン形成領域にＰ型
    の不純物を選択的に添加し、不活性気体雰囲気中にてア
    ニール処理を行い導電型がＰ型のソース・ドレインであ
    る高濃度Ｐ型拡散層を形成する工程と、ゲート電極とフ
    ィールド酸化膜の整合する領域で導電型がＮ型のソース
    ・ドレイン形成領域にＮ型の不純物を選択的に添加する
    工程と、層間絶縁膜を形成し不活性気体雰囲気中にてア
    ニール処理を行いＮ型のソース・ドレインである高濃度
    Ｎ型拡散層を形成する工程とを有することを特徴とする
    半導体装置の製造方法。
  15. 【請求項１５】 導電型がＰ型の半導体基板にＮウェル
    を形成する工程と、フィールド酸化膜とゲート絶縁膜を
    形成した後、ゲート電極材料である多結晶シリコン膜を
    全面に形成する工程と、多結晶シリコン膜にＮ型とＰ型
    の不純物をそれぞれ選択的に添加し、Ｎ型不純物を添加
    した多結晶シリコン膜とＰ型不純物を添加した多結晶シ
    リコン膜を形成する工程と、フォトエッチングによりゲ
    ート電極を形成する工程と、全面にマスク酸化膜を形成
    する工程と、ゲート電極とフィールド酸化膜の整合する
    領域で導電型がＰ型のソース・ドレイン形成領域にＰ型
    の不純物を選択的に添加し、不活性気体雰囲気中にてア
    ニール処理を行い導電型がＰ型のソース・ドレインであ
    る高濃度Ｐ型拡散層を形成する工程と、ゲート電極とフ
    ィールド酸化膜の整合する領域で導電型がＮ型のソース
    ・ドレイン形成領域にＮ型の不純物を選択的に添加する
    工程と、層間絶縁膜を形成し、不活性気体雰囲気中にて
    アニール処理を行いＮ型のソース・ドレインである高濃
    度Ｎ型拡散層を形成する工程とを有することを特徴とす
    る半導体装置の製造方法。
  16. 【請求項１６】 導電型がＮ型またはＰ型の半導体基板
    にＰウェルとＮウェルとを形成する工程と、フィールド
    酸化膜とゲート絶縁膜を形成した後、Ｎウェルに導電型
    がＰ型の不純物を添加する工程と、ゲート電極材料であ
    る多結晶シリコン膜を全面に形成する工程と、多結晶シ
    リコン膜の全面に導電型がＮ型の不純物を添加して、Ｎ
    型不純物を添加した多結晶シリコン膜を形成する工程
    と、フォトエッチングによりゲート電極を形成する工程
    と、全面にマスク酸化膜を形成する工程と、ゲート電極
    とフィールド酸化膜の整合する領域で導電型がＰ型のソ
    ース・ドレイン形成領域にＰ型の不純物を選択的に添加
    して、不活性気体雰囲気中にてアニール処理を行い導電
    型がＰ型のソース・ドレインである高濃度Ｐ型拡散層を
    形成する工程と、ゲート電極とフィールド酸化膜の整合
    する領域で導電型がＮ型のソース・ドレイン形成領域に
    Ｎ型の不純物を選択的に添加する工程と、層間絶縁膜を
    形成し、不活性気体雰囲気中にてアニール処理を行いＮ
    型のソース・ドレインである高濃度Ｎ型拡散層を形成す
    る工程とを有することを特徴とする半導体装置の製造方
    法。
  17. 【請求項１７】 導電型がＮ型の半導体基板にＰウェル
    を形成する工程と、フィールド酸化膜とゲート絶縁膜を
    形成した後、Ｎウェルに導電型がＰ型の不純物を添加す
    る工程と、ゲート電極材料である多結晶シリコン膜を全
    面に形成する工程と、多結晶シリコン膜の全面に導電型
    がＮ型の不純物を添加し、Ｎ型不純物を添加した多結晶
    シリコン膜を形成する工程と、フォトエッチングによっ
    てゲート電極を形成する工程と、全面にマスク酸化膜を
    形成する工程と、ゲート電極とフィールド酸化膜の整合
    する領域で導電型がＰ型のソース・ドレイン形成領域に
    Ｐ型の不純物を選択的に添加し、不活性気体雰囲気中に
    てアニール処理を行い導電型がＰ型のソース・ドレイン
    である高濃度Ｐ型拡散層を形成する工程と、ゲート電極
    とフィールド酸化膜の整合する領域で導電型がＮ型のソ
    ース・ドレイン形成領域にＮ型の不純物を選択的に添加
    する工程と、層間絶縁膜を形成し、不活性気体雰囲気中
    にてアニール処理を行いＮ型のソース・ドレインである
    高濃度Ｎ型拡散層を形成する工程を有することを特徴と
    する半導体装置の製造方法。
  18. 【請求項１８】 導電型がＰ型の半導体基板にＮウェル
    を形成する工程と、フィールド酸化膜とゲート絶縁膜を
    形成した後、Ｎウェルに導電型がＰ型の不純物を添加す
    る工程と、ゲート電極材料である多結晶シリコン膜を全
    面に形成する工程と、多結晶シリコン膜の全面に導電型
    がＮ型の不純物を添加し、Ｎ型不純物を添加した多結晶
    シリコン膜を形成する工程と、フォトエッチングによっ
    てゲート電極を形成する工程と、全面にマスク酸化膜を
    形成する工程と、ゲート電極とフィールド酸化膜の整合
    する領域で導電型がＰ型のソース・ドレイン形成領域に
    Ｐ型の不純物を選択的に添加し、不活性気体雰囲気中に
    てアニール処理を行い導電型がＰ型のソース・ドレイン
    である高濃度Ｐ型拡散層を形成する工程と、ゲート電極
    とフィールド酸化膜の整合する領域で導電型がＮ型のソ
    ース・ドレイン形成領域にＮ型の不純物を選択的に添加
    する工程と、層間絶縁膜を形成し、不活性気体雰囲気中
    にてアニール処理を行いＮ型のソース・ドレインである
    高濃度Ｎ型拡散層を形成する工程とを有することを特徴
    とする半導体装置の製造方法。
  19. 【請求項１９】 導電型がＮ型またはＰ型の半導体基板
    にＰウェルとＮウェルとを形成する工程と、フィールド
    酸化膜とゲート絶縁膜を形成した後、ゲート電極材料で
    ある多結晶シリコン膜を全面に形成する工程と、多結晶
    シリコン膜にＮ型とＰ型の不純物をそれぞれ選択的に添
    加して、Ｎ型不純物を添加した多結晶シリコン膜とＰ型
    不純物を添加した多結晶シリコン膜を形成する工程と、
    フォトエッチングによりゲート電極を形成する工程と、
    ゲート電極とフィールド酸化膜の整合する領域で導電型
    がＰ型のソース・ドレイン形成領域にＰ型の不純物を選
    択的に添加する工程と、酸素雰囲気中にて酸化処理を行
    い、マスク酸化膜の形成と同時に導電型がＰ型のソース
    ・ドレインである高濃度Ｐ型拡散層を形成する工程と、
    ゲート電極とフィールド酸化膜の整合する領域で導電型
    がＮ型のソース・ドレイン形成領域にＮ型の不純物を選
    択的に添加する工程と、層間絶縁膜を形成し、不活性気
    体雰囲気中にてアニール処理を行いＮ型のソース・ドレ
    インである高濃度Ｎ型拡散層を形成する工程とを有する
    ことを特徴とする半導体装置の製造方法。
  20. 【請求項２０】 導電型がＮ型の半導体基板にＰウェル
    を形成する工程と、フィールド酸化膜とゲート絶縁膜を
    形成した後、ゲート電極材料である多結晶シリコン膜を
    全面に形成する工程と、多結晶シリコン膜にＮ型とＰ型
    の不純物をそれぞれ選択的に添加し、Ｎ型不純物を添加
    した多結晶シリコン膜とＰ型不純物を添加した多結晶シ
    リコン膜を形成する工程と、フォトエッチングによりゲ
    ート電極を形成する工程と、ゲート電極とフィールド酸
    化膜の整合する領域で導電型がＰ型のソース・ドレイン
    形成領域にＰ型の不純物を選択的に添加する工程と、酸
    素雰囲気中にて酸化処理を行い、マスク酸化膜の形成と
    同時に導電型がＰ型のソース・ドレインである高濃度Ｐ
    型拡散層を形成する工程と、ゲート電極とフィールド酸
    化膜の整合する領域で導電型がＮ型のソース・ドレイン
    形成領域にＮ型の不純物を選択的に添加する工程と、層
    間絶縁膜を形成し不活性気体雰囲気中にてアニール処理
    を行いＮ型のソース・ドレインである高濃度Ｎ型拡散層
    を形成する工程とを有することを特徴とする半導体装置
    の製造方法。
  21. 【請求項２１】 導電型がＰ型の半導体基板にＮウェル
    を形成する工程と、フィールド酸化膜とゲート絶縁膜を
    形成した後、ゲート電極材料である多結晶シリコン膜を
    全面に形成する工程と、多結晶シリコン膜にＮ型とＰ型
    の不純物をそれぞれ選択的に添加し、Ｎ型不純物を添加
    した多結晶シリコン膜とＰ型不純物を添加した多結晶シ
    リコン膜を形成する工程と、フォトエッチングによりゲ
    ート電極を形成する工程と、ゲート電極とフィールド酸
    化膜の整合する領域で導電型がＰ型のソース・ドレイン
    形成領域にＰ型の不純物を選択的に添加する工程と、酸
    素雰囲気中にて酸化処理を行い、マスク酸化膜の形成と
    同時に導電型がＰ型のソース・ドレインである高濃度Ｐ
    型拡散層を形成する工程と、ゲート電極とフィールド酸
    化膜の整合する領域で導電型がＮ型のソース・ドレイン
    形成領域にＮ型の不純物を選択的に添加する工程と、層
    間絶縁膜を形成し、不活性気体雰囲気中にてアニール処
    理を行いＮ型のソース・ドレインである高濃度Ｎ型拡散
    層を形成する工程とを有することを特徴とする半導体装
    置の製造方法。
  22. 【請求項２２】 導電型がＮ型またはＰ型の半導体基板
    にＰウェルとＮウェルとを形成する工程と、フィールド
    酸化膜とゲート絶縁膜を形成した後、Ｎウェルに導電型
    がＰ型の不純物を添加する工程と、ゲート電極材料であ
    る多結晶シリコン膜を全面に形成する工程と、多結晶シ
    リコン膜の全面に導電型がＮ型の不純物を添加し、Ｎ型
    不純物を添加した多結晶シリコン膜を形成する工程と、
    フォトエッチングによりゲート電極を形成する工程と、
    ゲート電極とフィールド酸化膜の整合する領域で導電型
    がＰ型のソース・ドレイン形成領域にＰ型の不純物を選
    択的に添加する工程と、酸素雰囲気中にて酸化処理を行
    い、マスク酸化膜の形成と同時に導電型がＰ型のソース
    ・ドレインである高濃度Ｐ型拡散層を形成する工程と、
    ゲート電極とフィールド酸化膜の整合する領域で導電型
    がＮ型のソース・ドレイン形成領域にＮ型の不純物を選
    択的に添加する工程と、層間絶縁膜を形成し、不活性気
    体雰囲気中にてアニール処理を行いＮ型のソース・ドレ
    インである高濃度Ｎ型拡散層を形成する工程とを有する
    ことを特徴とする半導体装置の製造方法。
  23. 【請求項２３】 導電型がＮ型の半導体基板にＰウェル
    を形成する工程と、フィールド酸化膜とゲート絶縁膜を
    形成した後、Ｎウェルに導電型がＰ型の不純物を添加す
    る工程と、ゲート電極材料である多結晶シリコン膜を全
    面に形成する工程と、多結晶シリコン膜の全面に導電型
    がＮ型の不純物を添加し、Ｎ型不純物を添加した多結晶
    シリコン膜を形成する工程と、フォトエッチングにより
    ゲート電極を形成する工程と、ゲート電極とフィールド
    酸化膜の整合する領域で導電型がＰ型のソース・ドレイ
    ン形成領域にＰ型の不純物を選択的に添加する工程と、
    酸素雰囲気中にて酸化処理を行い、マスク酸化膜の形成
    と同時に導電型がＰ型のソース・ドレインである高濃度
    Ｐ型拡散層を形成する工程と、ゲート電極とフィールド
    酸化膜の整合する領域で導電型がＮ型のソース・ドレイ
    ン形成領域にＮ型の不純物を選択的に添加する工程と、
    層間絶縁膜を形成し、不活性気体雰囲気中にてアニール
    処理を行いＮ型のソース・ドレインである高濃度Ｎ型拡
    散層を形成する工程とを有することを特徴とする半導体
    装置の製造方法。
  24. 【請求項２４】 導電型がＰ型の半導体基板にＮウェル
    を形成する工程と、フィールド酸化膜とゲート絶縁膜を
    形成した後、Ｎウェルに導電型がＰ型の不純物を添加す
    る工程と、ゲート電極材料である多結晶シリコン膜を全
    面に形成する工程と、多結晶シリコン膜の全面に導電型
    がＮ型の不純物を添加し、Ｎ型不純物を添加した多結晶
    シリコン膜を形成する工程と、フォトエッチングにより
    ゲート電極を形成する工程と、ゲート電極とフィールド
    酸化膜の整合する領域で導電型がＰ型のソース・ドレイ
    ン形成領域にＰ型の不純物を選択的に添加する工程と、
    酸素雰囲気中にて酸化処理を行い、マスク酸化膜の形成
    と同時に導電型がＰ型のソース・ドレインである高濃度
    Ｐ型拡散層を形成する工程と、ゲート電極とフィールド
    酸化膜の整合する領域で導電型がＮ型のソース・ドレイ
    ン形成領域にＮ型の不純物を選択的に添加する工程と、
    層間絶縁膜を形成し、不活性気体雰囲気中にてアニール
    処理を行いＮ型のソース・ドレインである高濃度Ｎ型拡
    散層を形成する工程とを有することを特徴とする半導体
    装置の製造方法。
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* Cited by examiner, † Cited by third party
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