JPH06224215A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH06224215A JPH06224215A JP2845093A JP2845093A JPH06224215A JP H06224215 A JPH06224215 A JP H06224215A JP 2845093 A JP2845093 A JP 2845093A JP 2845093 A JP2845093 A JP 2845093A JP H06224215 A JPH06224215 A JP H06224215A
- Authority
- JP
- Japan
- Prior art keywords
- film
- region
- insulating film
- polycrystalline silicon
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【構成】 半導体基板１１に素子分離絶縁膜１３を形成
し、不純物を含む多結晶シリコン膜１５を形成し、多結
晶シリコン膜をエッチングしてチャネル領域１７を開口
し、全面に絶縁膜１９を形成し、熱処理を行い多結晶シ
リコン膜中の不純物を半導体基板に拡散させて高濃度領
域２１を形成し、チャネルドープを行いチャネル領域に
チャネルドープ領域２５を形成する工程と、塗布膜２７
を形成し、絶縁膜の一部領域が露出するまで塗布膜をエ
ッチングする工程と、塗布膜をエッチングマスクとして
絶縁膜をエッチングし、開口部２９を形成し、イオン注
入により開口部の半導体基板に低濃度領域２３を形成す
る工程とを有する。 【効果】 絶縁膜の膜厚を調整することにより、低濃度
領域の長さを制御することが可能となり、低濃度領域の
長さのばらつきを小さくすることができ、特性ばらつき
のないＭＯＳトランジスタを製造することが可能とな
る。
し、不純物を含む多結晶シリコン膜１５を形成し、多結
晶シリコン膜をエッチングしてチャネル領域１７を開口
し、全面に絶縁膜１９を形成し、熱処理を行い多結晶シ
リコン膜中の不純物を半導体基板に拡散させて高濃度領
域２１を形成し、チャネルドープを行いチャネル領域に
チャネルドープ領域２５を形成する工程と、塗布膜２７
を形成し、絶縁膜の一部領域が露出するまで塗布膜をエ
ッチングする工程と、塗布膜をエッチングマスクとして
絶縁膜をエッチングし、開口部２９を形成し、イオン注
入により開口部の半導体基板に低濃度領域２３を形成す
る工程とを有する。 【効果】 絶縁膜の膜厚を調整することにより、低濃度
領域の長さを制御することが可能となり、低濃度領域の
長さのばらつきを小さくすることができ、特性ばらつき
のないＭＯＳトランジスタを製造することが可能とな
る。
Description
【０００１】
【産業上の利用分野】本発明はソースドレイン領域に低
濃度領域と高濃度領域とを有する、いわゆるライトリー
・ドープト・ドレイン（ＬＤＤ）構造を備えるＭＯＳト
ランジスタの製造方法に関し、とくにチャネル領域に不
純物を導入して形成するチャネルドープ領域を備えるＬ
ＤＤ構造のＭＯＳトランジスタの製造方法に関する。
濃度領域と高濃度領域とを有する、いわゆるライトリー
・ドープト・ドレイン（ＬＤＤ）構造を備えるＭＯＳト
ランジスタの製造方法に関し、とくにチャネル領域に不
純物を導入して形成するチャネルドープ領域を備えるＬ
ＤＤ構造のＭＯＳトランジスタの製造方法に関する。
【０００２】
【従来技術とその課題】ＭＯＳトランジスタを高耐圧化
する手段として、ソースドレイン領域に低濃度領域と高
濃度領域とを設けるＬＤＤ構造のものが知られている。
する手段として、ソースドレイン領域に低濃度領域と高
濃度領域とを設けるＬＤＤ構造のものが知られている。
【０００３】このＬＤＤ構造を備えるＭＯＳトランジス
タにおいては、チャネル領域に隣接して設ける低濃度領
域により、ＭＯＳトランジスタの高耐圧化が達成され、
ホットキャリアの発生を抑え、ＭＯＳトランジスタのし
きい値電圧の変動を抑制することが可能となる。
タにおいては、チャネル領域に隣接して設ける低濃度領
域により、ＭＯＳトランジスタの高耐圧化が達成され、
ホットキャリアの発生を抑え、ＭＯＳトランジスタのし
きい値電圧の変動を抑制することが可能となる。
【０００４】そしてこのようなＬＤＤ構造のＭＯＳトラ
ンジスタのチャネル領域に、イオン注入法により不純物
を導入して、ＭＯＳトランジスタのしきい値電圧を制御
している。
ンジスタのチャネル領域に、イオン注入法により不純物
を導入して、ＭＯＳトランジスタのしきい値電圧を制御
している。
【０００５】従来技術におけるＬＤＤ構造を備え、チャ
ネルドープを行うＭＯＳトランジスタの製造方法を、図
３の工程断面図を用いて説明する。
ネルドープを行うＭＯＳトランジスタの製造方法を、図
３の工程断面図を用いて説明する。
【０００６】まず図３（ａ）に示すように、導電型がＰ
型の半導体基板１１に素子分離絶縁膜１３を形成する。
型の半導体基板１１に素子分離絶縁膜１３を形成する。
【０００７】その後、素子分離絶縁膜１３に囲まれた素
子領域に、半導体基板１１表面を保護するために、バッ
ファ酸化膜３５を形成する。
子領域に、半導体基板１１表面を保護するために、バッ
ファ酸化膜３５を形成する。
【０００８】そしてＭＯＳトランジスタのしきい値電圧
を制御するために、Ｐ型の不純物を半導体基板１１に導
入して、チャネルドープ領域２５を形成する。
を制御するために、Ｐ型の不純物を半導体基板１１に導
入して、チャネルドープ領域２５を形成する。
【０００９】つぎに図３（ｂ）に示すように、バッファ
酸化膜３５を除去した後、素子領域にゲート絶縁膜３１
を形成し、さらにゲート電極３３を形成する。
酸化膜３５を除去した後、素子領域にゲート絶縁膜３１
を形成し、さらにゲート電極３３を形成する。
【００１０】その後、ゲート電極３３の整合した領域の
素子領域にＮ型の不純物を導入することにより、半導体
基板１１に低濃度領域２３を形成する。
素子領域にＮ型の不純物を導入することにより、半導体
基板１１に低濃度領域２３を形成する。
【００１１】つぎに図３（ｃ）に示すように、全面に絶
縁性被膜を形成し、この絶縁性被膜を異方性エッチング
して、ゲート電極３３の側壁領域に絶縁物側壁３７を形
成する。
縁性被膜を形成し、この絶縁性被膜を異方性エッチング
して、ゲート電極３３の側壁領域に絶縁物側壁３７を形
成する。
【００１２】その後、ゲート電極３３と絶縁性側壁３７
との整合した領域に、Ｎ型の不純物を導入して、半導体
基板１１に高濃度領域２１を形成する。この結果、ソー
スドレイン領域に高濃度領域２１と低濃度領域２３とを
備えるＬＤＤ構造で、しかもチャネルドープ領域２５に
よりしきい値電圧を制御するＭＯＳトランジスタを形成
することができる。
との整合した領域に、Ｎ型の不純物を導入して、半導体
基板１１に高濃度領域２１を形成する。この結果、ソー
スドレイン領域に高濃度領域２１と低濃度領域２３とを
備えるＬＤＤ構造で、しかもチャネルドープ領域２５に
よりしきい値電圧を制御するＭＯＳトランジスタを形成
することができる。
【００１３】図３を用いて説明したＭＯＳトランジスタ
の製造方法においては、Ｎ型の低濃度領域２３には、Ｐ
型のチャネルドープ領域２５形成のための不純物が導入
されている。
の製造方法においては、Ｎ型の低濃度領域２３には、Ｐ
型のチャネルドープ領域２５形成のための不純物が導入
されている。
【００１４】このため低濃度領域２３の実効的な不純物
濃度は低くなり、低濃度領域２３が空乏層化して高抵抗
となり、相互コンダクタンス（ｇｍ）が劣化するという
問題点が発生する。
濃度は低くなり、低濃度領域２３が空乏層化して高抵抗
となり、相互コンダクタンス（ｇｍ）が劣化するという
問題点が発生する。
【００１５】そこでこの相互コンダクタンスの劣化を防
止するために、たとえば特開平４−２７６６２９号公報
に記載のＭＯＳトランジスタの製造方法が提案されてい
る。この公報に記載のＭＯＳトランジスタの製造方法
を、図４の工程断面図を用いて説明する。
止するために、たとえば特開平４−２７６６２９号公報
に記載のＭＯＳトランジスタの製造方法が提案されてい
る。この公報に記載のＭＯＳトランジスタの製造方法
を、図４の工程断面図を用いて説明する。
【００１６】まず図４（ａ）に示すように、導電型がＰ
型の半導体基板１１に素子分離絶縁膜１３を形成し、全
面にＮ型の不純物を高濃度に含む多結晶シリコン膜１５
を形成する。さらにその後、多結晶シリコン膜１５上に
酸化シリコン膜からなるキャップ膜３９を形成する。
型の半導体基板１１に素子分離絶縁膜１３を形成し、全
面にＮ型の不純物を高濃度に含む多結晶シリコン膜１５
を形成する。さらにその後、多結晶シリコン膜１５上に
酸化シリコン膜からなるキャップ膜３９を形成する。
【００１７】その後、チャネル領域１７が開口するよう
に、キャップ膜３９と多結晶シリコン膜１５とを一部除
去する。
に、キャップ膜３９と多結晶シリコン膜１５とを一部除
去する。
【００１８】その後、ランプアニールを行い、多結晶シ
リコン膜１５中の不純物を半導体基板１１に拡散させ
て、高濃度領域２１を形成する。
リコン膜１５中の不純物を半導体基板１１に拡散させ
て、高濃度領域２１を形成する。
【００１９】つぎに図４（ｂ）に示すように、全面にＮ
型の不純物としてリンを含む酸化シリコン膜（ＰＳＧ
膜）を形成し、異方性エッチングを行い、キャップ膜３
９と多結晶シリコン膜１５との側壁に、リンを含む酸化
シリコン膜からなる絶縁物側壁３７を形成する。
型の不純物としてリンを含む酸化シリコン膜（ＰＳＧ
膜）を形成し、異方性エッチングを行い、キャップ膜３
９と多結晶シリコン膜１５との側壁に、リンを含む酸化
シリコン膜からなる絶縁物側壁３７を形成する。
【００２０】その後、ＭＯＳトランジスタのしきい値電
圧を制御するために、Ｐ型の不純物を絶縁物側壁３７と
多結晶シリコン膜１５とキャップ膜３９との整合した領
域のチャネル領域１７に導入し、チャネルドープ領域２
５を形成する。
圧を制御するために、Ｐ型の不純物を絶縁物側壁３７と
多結晶シリコン膜１５とキャップ膜３９との整合した領
域のチャネル領域１７に導入し、チャネルドープ領域２
５を形成する。
【００２１】その後、図４（ｃ）には図示しないが、ゲ
ート絶縁膜を形成する。このゲート絶縁膜を形成すると
きの酸化処理時の熱工程によって、絶縁物側壁３７から
Ｎ型の不純物を半導体基板１１に拡散させて、低濃度領
域２３をチャネルドープ領域２５と高濃度領域２１との
間に形成する。この結果、ソースドレイン領域に高濃度
領域２１と低濃度領域２３とを備えるＬＤＤ構造で、そ
のうえチャネルドープ領域２５によりしきい値電圧を制
御するＭＯＳトランジスタを形成することができる。
ート絶縁膜を形成する。このゲート絶縁膜を形成すると
きの酸化処理時の熱工程によって、絶縁物側壁３７から
Ｎ型の不純物を半導体基板１１に拡散させて、低濃度領
域２３をチャネルドープ領域２５と高濃度領域２１との
間に形成する。この結果、ソースドレイン領域に高濃度
領域２１と低濃度領域２３とを備えるＬＤＤ構造で、そ
のうえチャネルドープ領域２５によりしきい値電圧を制
御するＭＯＳトランジスタを形成することができる。
【００２２】図４を用いて説明したＭＯＳトランジスタ
の製造方法においては、低濃度領域２３を形成するため
には、リンを含む酸化シリコン膜を全面に形成し、その
後、異方性エッチングを行い、絶縁物側壁３７を形成
し、絶縁物側壁３７から不純物を半導体基板１１に拡散
している。
の製造方法においては、低濃度領域２３を形成するため
には、リンを含む酸化シリコン膜を全面に形成し、その
後、異方性エッチングを行い、絶縁物側壁３７を形成
し、絶縁物側壁３７から不純物を半導体基板１１に拡散
している。
【００２３】そのためにチャネルドープ領域２５の不純
物が低濃度領域２３に導入されず、不純物濃度の低下は
発生せず、したがって相互コンダクタンスの劣化も発生
しないという利点を備えている。
物が低濃度領域２３に導入されず、不純物濃度の低下は
発生せず、したがって相互コンダクタンスの劣化も発生
しないという利点を備えている。
【００２４】しかしながら、図４を用いて説明したＭＯ
Ｓトランジスタの製造方法においては、異方性エッチン
グによって形成する絶縁物側壁３７のエッチング制御性
が悪い。このため図４（ｃ）に示す絶縁物側壁長さ３７
ａのばらつきが発生する。
Ｓトランジスタの製造方法においては、異方性エッチン
グによって形成する絶縁物側壁３７のエッチング制御性
が悪い。このため図４（ｃ）に示す絶縁物側壁長さ３７
ａのばらつきが発生する。
【００２５】そのため低濃度領域２３の長さもばらつ
き、ＭＯＳトランジスタの特性のばらつきが発生すると
いう不都合が生じる。
き、ＭＯＳトランジスタの特性のばらつきが発生すると
いう不都合が生じる。
【００２６】本発明の目的は、上記課題を解決して、特
性ばらつきのないＭＯＳトランジスタの製造方法を提供
することにある。
性ばらつきのないＭＯＳトランジスタの製造方法を提供
することにある。
【００２７】
【課題を解決するため手段】上記目的を達成するため
に、本発明のＭＯＳトランジスタの製造方法は、下記記
載の工程を採用する。
に、本発明のＭＯＳトランジスタの製造方法は、下記記
載の工程を採用する。
【００２８】本発明のＭＯＳトランジスタの製造方法
は、第１導電型の半導体基板の素子分離領域に素子分離
絶縁膜を形成し、全面に第２導電型の不純物を含む多結
晶シリコン膜を形成し、多結晶シリコン膜をエッチング
してチャネル領域を開口し、全面に絶縁膜を形成し、熱
処理を行い多結晶シリコン膜中の不純物を半導体基板に
拡散させて第２導電型の高濃度領域を形成し、第１導電
型の不純物をチャネル領域に導入するチャネルドープを
行いチャネル領域にチャネルドープ領域を形成する工程
と、全面に塗布膜を形成し、絶縁膜の一部領域が露出す
るまで塗布膜をエッチングする工程と、塗布膜をエッチ
ングマスクとして絶縁膜をエッチングし、多結晶シリコ
ン膜の側壁に開口部を形成し、イオン注入を行うことに
より開口部内の半導体基板に第２導電型の低濃度領域を
形成する工程と、チャネル領域の塗布膜と絶縁膜とを除
去し、ゲート絶縁膜を形成し、さらにゲート電極を形成
する工程とを有することを特徴とする。
は、第１導電型の半導体基板の素子分離領域に素子分離
絶縁膜を形成し、全面に第２導電型の不純物を含む多結
晶シリコン膜を形成し、多結晶シリコン膜をエッチング
してチャネル領域を開口し、全面に絶縁膜を形成し、熱
処理を行い多結晶シリコン膜中の不純物を半導体基板に
拡散させて第２導電型の高濃度領域を形成し、第１導電
型の不純物をチャネル領域に導入するチャネルドープを
行いチャネル領域にチャネルドープ領域を形成する工程
と、全面に塗布膜を形成し、絶縁膜の一部領域が露出す
るまで塗布膜をエッチングする工程と、塗布膜をエッチ
ングマスクとして絶縁膜をエッチングし、多結晶シリコ
ン膜の側壁に開口部を形成し、イオン注入を行うことに
より開口部内の半導体基板に第２導電型の低濃度領域を
形成する工程と、チャネル領域の塗布膜と絶縁膜とを除
去し、ゲート絶縁膜を形成し、さらにゲート電極を形成
する工程とを有することを特徴とする。
【００２９】本発明のＭＯＳトランジスタ製造方法は、
第１導電型の半導体基板の素子分離領域に素子分離絶縁
膜を形成し、全面に第２導電型の不純物を含む多結晶シ
リコン膜を形成し、多結晶シリコン膜をエッチングして
チャネル領域を開口し、全面に減圧雰囲気中の化学気相
成長法により気相成長膜を形成し、熱処理を行い多結晶
シリコン膜中の不純物を半導体基板に拡散させて第２導
電型の高濃度領域を形成し、第１導電型の不純物をチャ
ネル領域に導入するチャネルドープを行いチャネル領域
にチャネルドープ領域を形成する工程と、気相成長膜を
エッチングして気相成長膜の平面部と側壁部とのエッチ
ング速度の差を利用して、多結晶シリコン膜の側壁に開
口部を形成し、イオン注入を行うことにより開口部内の
半導体基板に第２導電型の低濃度領域を形成する工程
と、チャネル領域の塗布膜と絶縁膜とを除去し、ゲート
絶縁膜を形成し、さらにゲート電極を形成する工程とを
有することを特徴とする。
第１導電型の半導体基板の素子分離領域に素子分離絶縁
膜を形成し、全面に第２導電型の不純物を含む多結晶シ
リコン膜を形成し、多結晶シリコン膜をエッチングして
チャネル領域を開口し、全面に減圧雰囲気中の化学気相
成長法により気相成長膜を形成し、熱処理を行い多結晶
シリコン膜中の不純物を半導体基板に拡散させて第２導
電型の高濃度領域を形成し、第１導電型の不純物をチャ
ネル領域に導入するチャネルドープを行いチャネル領域
にチャネルドープ領域を形成する工程と、気相成長膜を
エッチングして気相成長膜の平面部と側壁部とのエッチ
ング速度の差を利用して、多結晶シリコン膜の側壁に開
口部を形成し、イオン注入を行うことにより開口部内の
半導体基板に第２導電型の低濃度領域を形成する工程
と、チャネル領域の塗布膜と絶縁膜とを除去し、ゲート
絶縁膜を形成し、さらにゲート電極を形成する工程とを
有することを特徴とする。
【００３０】
【実施例】以下図面を用いて本発明の実施例におけるＭ
ＯＳトランジスタの製造方法を説明する。第１の実施例
におけるＭＯＳトランジスタの製造方法を、図１（ａ）
から図１（ｄ）を用いて説明する。
ＯＳトランジスタの製造方法を説明する。第１の実施例
におけるＭＯＳトランジスタの製造方法を、図１（ａ）
から図１（ｄ）を用いて説明する。
【００３１】まず図１（ａ）に示すように、導電型がＰ
型の半導体基板１１に酸化処理を行い、膜厚が３０ｎｍ
の酸化シリコン膜（図示せず）を形成する。
型の半導体基板１１に酸化処理を行い、膜厚が３０ｎｍ
の酸化シリコン膜（図示せず）を形成する。
【００３２】その後、化学気相成長装置を用い、ジクロ
ルシラン（ＳｉＨ2 Ｃｌ2 ）とアンモニア（ＮＨ3 ）と
を反応ガスとして使用して、膜厚５０ｎｍの窒化シリコ
ン膜（図示せず）を全面に形成する。
ルシラン（ＳｉＨ2 Ｃｌ2 ）とアンモニア（ＮＨ3 ）と
を反応ガスとして使用して、膜厚５０ｎｍの窒化シリコ
ン膜（図示せず）を全面に形成する。
【００３３】その後、窒化シリコン膜上の全面に回転塗
布法により感光性樹脂（図示せず）を形成し、さらに所
定のフォトマスクを用いて露光、現像処理を行い、素子
領域上に感光性樹脂を形成する。
布法により感光性樹脂（図示せず）を形成し、さらに所
定のフォトマスクを用いて露光、現像処理を行い、素子
領域上に感光性樹脂を形成する。
【００３４】その後、このパターニングした感光性樹脂
をエッチングマスクとして用いて、窒化シリコン膜と酸
化シリコン膜とを素子領域上に形成するように、エッチ
ングする。
をエッチングマスクとして用いて、窒化シリコン膜と酸
化シリコン膜とを素子領域上に形成するように、エッチ
ングする。
【００３５】その後、窒化シリコン膜を酸化防止膜とし
て用い、素子分離領域に酸化シリコン膜からなる素子分
離絶縁膜１３を形成する、いわゆる選択酸化処理を行
う。
て用い、素子分離領域に酸化シリコン膜からなる素子分
離絶縁膜１３を形成する、いわゆる選択酸化処理を行
う。
【００３６】このときの選択酸化処理条件は、水蒸気酸
化雰囲気中で、温度１０００℃、時間１６０分の酸化処
理を行い、膜厚が７５０ｎｍの素子分離絶縁膜１３を形
成する。その後、選択酸化処理に用いた窒化シリコン膜
と酸化シリコン膜とを除去する。
化雰囲気中で、温度１０００℃、時間１６０分の酸化処
理を行い、膜厚が７５０ｎｍの素子分離絶縁膜１３を形
成する。その後、選択酸化処理に用いた窒化シリコン膜
と酸化シリコン膜とを除去する。
【００３７】さらにその後、反応ガスとしてモノシラン
（ＳｉＨ4 ）を用いる化学気相成長法により、膜厚３０
０ｎｍの多結晶シリコン膜１５を全面に形成する。
（ＳｉＨ4 ）を用いる化学気相成長法により、膜厚３０
０ｎｍの多結晶シリコン膜１５を全面に形成する。
【００３８】その後、オキシ塩化リン（ＰＯＣｌ3 ）あ
るいはホスフィン（ＰＨ3 ）と酸素との混合ガス雰囲気
中で熱処理を行い、多結晶シリコン膜１５に、不純物濃
度が１０20ｃｍ- 3 程度になるように、リンを導入す
る。
るいはホスフィン（ＰＨ3 ）と酸素との混合ガス雰囲気
中で熱処理を行い、多結晶シリコン膜１５に、不純物濃
度が１０20ｃｍ- 3 程度になるように、リンを導入す
る。
【００３９】その後、多結晶シリコン膜１５上の全面に
感光性樹脂（図示せず）を回転塗布法により形成し、所
定のフォトマスクを用いて露光、現像処理を行い、感光
性樹脂をパターニングする。
感光性樹脂（図示せず）を回転塗布法により形成し、所
定のフォトマスクを用いて露光、現像処理を行い、感光
性樹脂をパターニングする。
【００４０】その後、このパターニングした感光性樹脂
をエッチングマスクと用いて、エッチングガスとして六
フッ化イオウ（ＳＦ6 ）と酸素との混合ガスを用い、反
応性イオンエッチング装置を用いて、多結晶シリコン膜
１５をエッチングする。その結果、チャネル領域１７の
半導体基板１１が露出する。
をエッチングマスクと用いて、エッチングガスとして六
フッ化イオウ（ＳＦ6 ）と酸素との混合ガスを用い、反
応性イオンエッチング装置を用いて、多結晶シリコン膜
１５をエッチングする。その結果、チャネル領域１７の
半導体基板１１が露出する。
【００４１】その後、反応ガスとしてモノシラン（Ｓｉ
Ｈ4 ）と酸素との混合ガスを用いる化学気相成長法によ
り、膜厚２００ｎｍの酸化シリコン膜からなる絶縁膜１
９を全面に形成する。
Ｈ4 ）と酸素との混合ガスを用いる化学気相成長法によ
り、膜厚２００ｎｍの酸化シリコン膜からなる絶縁膜１
９を全面に形成する。
【００４２】その後、ランプアニール装置を用いて、温
度１０００℃、時間２０秒の熱処理を行い、多結晶シリ
コン膜１５中に含む不純物のリンを半導体基板１１に拡
散させて、導電型がＮ型の高濃度領域２１を形成する。
度１０００℃、時間２０秒の熱処理を行い、多結晶シリ
コン膜１５中に含む不純物のリンを半導体基板１１に拡
散させて、導電型がＮ型の高濃度領域２１を形成する。
【００４３】その後、イオン注入法により、半導体基板
１１にＰ型の不純物としてボロンを導入し、チャネル領
域１７にチャネルドープ領域２５を形成する。
１１にＰ型の不純物としてボロンを導入し、チャネル領
域１７にチャネルドープ領域２５を形成する。
【００４４】なおこのチャネルドープ領域２５形成のた
めのイオン注入工程におけるイオン注入量は、ＭＯＳト
ランジスタの要求されるしきい値により変化させ、注入
エネルギーは絶縁膜１９を貫通して半導体基板１１に注
入されるエネルギーを選択すれば良い。
めのイオン注入工程におけるイオン注入量は、ＭＯＳト
ランジスタの要求されるしきい値により変化させ、注入
エネルギーは絶縁膜１９を貫通して半導体基板１１に注
入されるエネルギーを選択すれば良い。
【００４５】このチャネルドープ領域２５は、図１
（ａ）に示すように、絶縁膜１９が多結晶シリコン膜１
５の開口端においては、実効的に膜厚が厚くなっている
ので、高濃度領域２１から離間した領域に形成すること
ができる。
（ａ）に示すように、絶縁膜１９が多結晶シリコン膜１
５の開口端においては、実効的に膜厚が厚くなっている
ので、高濃度領域２１から離間した領域に形成すること
ができる。
【００４６】つぎに図１（ｂ）に示すように、回転塗布
法により全面にポリメチルメタアクリレートからなる塗
布膜２７を形成する。この塗布膜２７はある程度厚く形
成することにより、塗布膜２７の表面をほぼ平坦な形状
に形成することができる。
法により全面にポリメチルメタアクリレートからなる塗
布膜２７を形成する。この塗布膜２７はある程度厚く形
成することにより、塗布膜２７の表面をほぼ平坦な形状
に形成することができる。
【００４７】その後、塗布膜２７を、酸素を用いる反応
性イオンエッチング装置によりエッチングし、絶縁膜１
９の一部が露出するまでエッチングする。
性イオンエッチング装置によりエッチングし、絶縁膜１
９の一部が露出するまでエッチングする。
【００４８】その結果、図１（ｂ）に示すように、チャ
ネル領域１７上の絶縁膜１９の凹部に塗布膜２７を埋め
込むように形成する。
ネル領域１７上の絶縁膜１９の凹部に塗布膜２７を埋め
込むように形成する。
【００４９】つぎに図１（ｃ）に示すように、塗布膜２
７をエッチングマスクとして用い、絶縁膜１９をエッチ
ングする。この酸化シリコン膜からなる絶縁膜１９のエ
ッチングは、反応性イオンエッチング装置を用いて、エ
ッチングガスとして三フッ化メタン（ＣＨＦ3 ）と酸素
との混合ガスを用いて行う。
７をエッチングマスクとして用い、絶縁膜１９をエッチ
ングする。この酸化シリコン膜からなる絶縁膜１９のエ
ッチングは、反応性イオンエッチング装置を用いて、エ
ッチングガスとして三フッ化メタン（ＣＨＦ3 ）と酸素
との混合ガスを用いて行う。
【００５０】その結果、多結晶シリコン膜１５の端部の
チャネル領域１７上に開口部２９を形成することができ
る。
チャネル領域１７上に開口部２９を形成することができ
る。
【００５１】その後、イオン注入法により、Ｎ型の不純
物としてリンあるいは砒素をイオン注入量１０11から１
０12ｃｍ- 2 、注入エネルギー３５ｋｅＶで、開口部２
９内の半導体基板１１に導入して、低濃度領域２３を形
成する。
物としてリンあるいは砒素をイオン注入量１０11から１
０12ｃｍ- 2 、注入エネルギー３５ｋｅＶで、開口部２
９内の半導体基板１１に導入して、低濃度領域２３を形
成する。
【００５２】すなわち低濃度領域２３の長さ制御ために
は、絶縁膜１９の膜厚を変化させれば良い。
は、絶縁膜１９の膜厚を変化させれば良い。
【００５３】つぎに図１（ｄ）に示すように、チャネル
領域１７上に残存する塗布膜２７と絶縁膜１９とを除去
する。
領域１７上に残存する塗布膜２７と絶縁膜１９とを除去
する。
【００５４】その後、酸素と窒素との混合ガス雰囲気中
で温度１０００℃、時間５０分の熱処理を行い、膜厚３
０ｎｍの酸化シリコン膜からなるゲート絶縁膜３１を半
導体基板１１に形成する。
で温度１０００℃、時間５０分の熱処理を行い、膜厚３
０ｎｍの酸化シリコン膜からなるゲート絶縁膜３１を半
導体基板１１に形成する。
【００５５】このゲート絶縁膜３１形成のための酸化処
理において、多結晶シリコン膜１５表面に前述の膜厚よ
り厚い膜厚を有する酸化シリコン膜が形成される。
理において、多結晶シリコン膜１５表面に前述の膜厚よ
り厚い膜厚を有する酸化シリコン膜が形成される。
【００５６】その後、反応ガスとしてモノシラン（Ｓｉ
Ｈ4 ）を用いる化学気相成長法により、ゲート電極３３
材料としてポリシリコン膜を、膜厚が４００ｎｍで全面
に形成する。
Ｈ4 ）を用いる化学気相成長法により、ゲート電極３３
材料としてポリシリコン膜を、膜厚が４００ｎｍで全面
に形成する。
【００５７】その後、オキシ塩化リン（ＰＯＣｌ3 ）あ
るいはホスフィン（ＰＨ3 ）と酸素との混合ガス雰囲気
中で熱処理を行い、ポリシリコン膜中にリンを高濃度に
導入する。
るいはホスフィン（ＰＨ3 ）と酸素との混合ガス雰囲気
中で熱処理を行い、ポリシリコン膜中にリンを高濃度に
導入する。
【００５８】その後、回転塗布法により感光性樹脂（図
示せず）をポリシリコン膜上の全面に形成し、所定のフ
ォトマスクを用いて露光、および現像処理を行い、感光
性樹脂をパターニングする。
示せず）をポリシリコン膜上の全面に形成し、所定のフ
ォトマスクを用いて露光、および現像処理を行い、感光
性樹脂をパターニングする。
【００５９】その後、パターニングした感光性樹脂をエ
ッチングマスクとして用い、エッチングガスとして六フ
ッ化イオウ（ＳＦ6 ）と酸素との混合ガスを用いる反応
性イオンエッチングにより、ポリシリコン膜をエッチン
グして、ゲート電極３３を形成する。
ッチングマスクとして用い、エッチングガスとして六フ
ッ化イオウ（ＳＦ6 ）と酸素との混合ガスを用いる反応
性イオンエッチングにより、ポリシリコン膜をエッチン
グして、ゲート電極３３を形成する。
【００６０】その後は図示しないが、層間絶縁膜を化学
気相成長法により形成し、感光性樹脂をエッチングマス
クとして用いて層間絶縁膜をエッチングしてコンタクト
ホールを形成し、その後スパッタリング法によりシリコ
ンと銅とを含むアルミニウムからなる配線材料を形成
し、感光性樹脂をエッチングマスクとして用いて配線材
料をエッチングして、配線を形成して、ソースドレイン
領域に高濃度領域と低濃度領域とを有するＬＤＤ構造を
備え、チャネルドープ領域によりしきい値電圧を制御す
るＭＯＳトランジスタが完成する。
気相成長法により形成し、感光性樹脂をエッチングマス
クとして用いて層間絶縁膜をエッチングしてコンタクト
ホールを形成し、その後スパッタリング法によりシリコ
ンと銅とを含むアルミニウムからなる配線材料を形成
し、感光性樹脂をエッチングマスクとして用いて配線材
料をエッチングして、配線を形成して、ソースドレイン
領域に高濃度領域と低濃度領域とを有するＬＤＤ構造を
備え、チャネルドープ領域によりしきい値電圧を制御す
るＭＯＳトランジスタが完成する。
【００６１】図１を用いて説明したＭＯＳトランジスタ
の製造方法においては、絶縁膜１９の膜厚に対応する開
口部２９を多結晶シリコン膜１５の端部に形成し、そし
てこの開口部２９内の半導体基板１１に不純物を導入し
て、低濃度領域２３を形成している。
の製造方法においては、絶縁膜１９の膜厚に対応する開
口部２９を多結晶シリコン膜１５の端部に形成し、そし
てこの開口部２９内の半導体基板１１に不純物を導入し
て、低濃度領域２３を形成している。
【００６２】このため低濃度領域２３の長さばらつきを
小さく抑えることが可能となる。したがって、ＭＯＳト
ランジスタの特性ばらつきは、きわめて小さくすること
ができる。
小さく抑えることが可能となる。したがって、ＭＯＳト
ランジスタの特性ばらつきは、きわめて小さくすること
ができる。
【００６３】さらに低濃度領域２３の不純物濃度が低く
なることもなく、相互コンダクタンス（ｇｍ）の劣化も
発生しない。
なることもなく、相互コンダクタンス（ｇｍ）の劣化も
発生しない。
【００６４】つぎに本発明のＭＯＳトランジスタの製造
方法における第２の実施例を図２を用いて説明する。
方法における第２の実施例を図２を用いて説明する。
【００６５】まず図２（ａ）に示すように、第１の実施
例と同様な製造工程により、半導体基板１１に酸化シリ
コン膜からなる素子分離絶縁膜１３を形成し、チャネル
領域１７が開口した不純物を高濃度に含む多結晶シリコ
ン膜１５を形成する。
例と同様な製造工程により、半導体基板１１に酸化シリ
コン膜からなる素子分離絶縁膜１３を形成し、チャネル
領域１７が開口した不純物を高濃度に含む多結晶シリコ
ン膜１５を形成する。
【００６６】その後、全面に減圧雰囲気による化学気相
成長法により、酸化シリコン膜からなる気相成長膜２０
を、膜厚２００〜３００ｎｍで形成する。
成長法により、酸化シリコン膜からなる気相成長膜２０
を、膜厚２００〜３００ｎｍで形成する。
【００６７】その後、ランプアニール装置を用いて熱処
理を行い、多結晶シリコン膜１５から不純物を半導体基
板１１に拡散させて、高濃度領域２１を形成する。
理を行い、多結晶シリコン膜１５から不純物を半導体基
板１１に拡散させて、高濃度領域２１を形成する。
【００６８】その後、イオン注入法により、半導体基板
１１と同じ導電型の不純物を、気相成長膜２０を貫通し
て半導体基板１１に注入して、チャネルドープ領域２５
を形成する。
１１と同じ導電型の不純物を、気相成長膜２０を貫通し
て半導体基板１１に注入して、チャネルドープ領域２５
を形成する。
【００６９】つぎに図２（ｂ）に示すように、気相成長
膜２０の全面エッチングを行う。気相成長膜２０のエッ
チングは、フッ酸系のエッチング液を用いる、湿式エッ
チングにより行う。
膜２０の全面エッチングを行う。気相成長膜２０のエッ
チングは、フッ酸系のエッチング液を用いる、湿式エッ
チングにより行う。
【００７０】減圧雰囲気中の化学気相成長法で形成した
気相成長膜２０は、平面部２０ａと側壁部２０ｂとで
は、エッチング速度が１０倍以上異なり、このため多結
晶シリコン膜２０の側壁に、側壁部２０ｂに対応する開
口部２９を形成することができる。
気相成長膜２０は、平面部２０ａと側壁部２０ｂとで
は、エッチング速度が１０倍以上異なり、このため多結
晶シリコン膜２０の側壁に、側壁部２０ｂに対応する開
口部２９を形成することができる。
【００７１】この気相成長膜２０が平面部２０ａと側壁
部２０ｂとで、エッチング速度が大きく異なるのは、下
記の理由による。
部２０ｂとで、エッチング速度が大きく異なるのは、下
記の理由による。
【００７２】減圧雰囲気中の化学気相成長法による被膜
形成に関与する活性種が、一定方向から半導体基板１１
に到達する。
形成に関与する活性種が、一定方向から半導体基板１１
に到達する。
【００７３】このため平面部２０ａと側壁部２０ｂとで
は、気相成長膜２０の被膜堆積機構が大きく異なり、気
相成長膜２０の全面エッチングにおけるエッチング速度
は、平面部２０ａと側壁部２０ｂとで大きく異なる。
は、気相成長膜２０の被膜堆積機構が大きく異なり、気
相成長膜２０の全面エッチングにおけるエッチング速度
は、平面部２０ａと側壁部２０ｂとで大きく異なる。
【００７４】この結果、前述のように多結晶シリコン膜
１５の側壁に開口部２９を形成することができる。この
気相成長膜２０の膜厚を調整することにより、開口部２
９の開口寸法を制御することができる。
１５の側壁に開口部２９を形成することができる。この
気相成長膜２０の膜厚を調整することにより、開口部２
９の開口寸法を制御することができる。
【００７５】その後、開口部２９内に、イオン注入法に
より、Ｎ型の不純物を導入して低濃度領域２３を形成す
る。その後、気相成長膜２０を除去する。
より、Ｎ型の不純物を導入して低濃度領域２３を形成す
る。その後、気相成長膜２０を除去する。
【００７６】その後は第１の実施例と同様な工程によ
り、ゲート絶縁膜を形成し、ゲート電極を形成し、さら
に層間絶縁膜を形成し、コンタクトホールを形成し、配
線を形成してＭＯＳトランジスタを完成する。
り、ゲート絶縁膜を形成し、ゲート電極を形成し、さら
に層間絶縁膜を形成し、コンタクトホールを形成し、配
線を形成してＭＯＳトランジスタを完成する。
【００７７】図２を用いて説明した第２の実施例におい
ては、第１の実施例と同様に、低濃度領域２３の長さば
らつきが小さくなり、ＭＯＳトランジスタの特性ばらつ
きを小さくすることができる。
ては、第１の実施例と同様に、低濃度領域２３の長さば
らつきが小さくなり、ＭＯＳトランジスタの特性ばらつ
きを小さくすることができる。
【００７８】さらに第２の実施例では開口部２９の形成
が、第１の実施例より簡単であるという効果を備えてい
る。
が、第１の実施例より簡単であるという効果を備えてい
る。
【００７９】なお塗布膜２７として、ポリメチルメタア
クリレートを用いた実施例で説明したが、ポリメチルメ
タアクリレート以外に、そのほかの有機高分子材料や、
感光性樹脂や、塗布ガラス膜であるスピンオングラスな
ど、その表面がほぼ平坦な形状で形成できる材料であれ
ば塗布膜２７として適用できる。
クリレートを用いた実施例で説明したが、ポリメチルメ
タアクリレート以外に、そのほかの有機高分子材料や、
感光性樹脂や、塗布ガラス膜であるスピンオングラスな
ど、その表面がほぼ平坦な形状で形成できる材料であれ
ば塗布膜２７として適用できる。
【００８０】さらに絶縁膜１９としては、酸化シリコン
膜以外に、窒化シリコン膜や酸窒化シリコン膜も適用可
能である。
膜以外に、窒化シリコン膜や酸窒化シリコン膜も適用可
能である。
【００８１】さらに気相成長膜２０も酸化シリコン膜以
外に、窒化シリコン膜や酸窒化シリコン膜も適用可能で
ある。
外に、窒化シリコン膜や酸窒化シリコン膜も適用可能で
ある。
【００８２】
【発明の効果】以上の説明で明らなように、本発明のＭ
ＯＳトランジスタの製造方法においては、多結晶シリコ
ン膜の側壁に開口部を形成し、この開口部を利用して半
導体基板に低濃度領域を形成している。
ＯＳトランジスタの製造方法においては、多結晶シリコ
ン膜の側壁に開口部を形成し、この開口部を利用して半
導体基板に低濃度領域を形成している。
【００８３】このため絶縁膜や気相成長膜の膜厚を調整
することにより、低濃度領域の長さを制御することが可
能となり、低濃度領域の長さのばらつきをきわめて小さ
くすることができる。この結果、特性ばらつきのないＭ
ＯＳトランジスタを製造することが可能となる。
することにより、低濃度領域の長さを制御することが可
能となり、低濃度領域の長さのばらつきをきわめて小さ
くすることができる。この結果、特性ばらつきのないＭ
ＯＳトランジスタを製造することが可能となる。
【００８４】さらに本発明のＭＯＳトランジスタの製造
方法においては、低濃度領域や高濃度領域にチャネルド
ープ領域の不純物が導入されることは発生しないので、
相互コンダクタンスの劣化も発生しない。
方法においては、低濃度領域や高濃度領域にチャネルド
ープ領域の不純物が導入されることは発生しないので、
相互コンダクタンスの劣化も発生しない。
【００８５】さらにゲート電極下の領域に低濃度領域を
形成することが可能になるため、絶縁物側壁にホットキ
ャリアが捕獲されることによる、低濃度領域の抵抗値が
高くなることを防止することが可能となり、信頼性が高
い半導体装置が得られるという効果も有する。
形成することが可能になるため、絶縁物側壁にホットキ
ャリアが捕獲されることによる、低濃度領域の抵抗値が
高くなることを防止することが可能となり、信頼性が高
い半導体装置が得られるという効果も有する。
【図１】本発明の実施例における半導体装置の製造方法
を示す断面図である。
を示す断面図である。
【図２】本発明の他の実施例における半導体装置の製造
方法を示す断面図である。
方法を示す断面図である。
【図３】従来例における半導体装置の製造方法を示す断
面図である。
面図である。
【図４】従来例における半導体装置の製造方法を示す断
面図である。
面図である。
１５ 多結晶シリコン膜 １７ チャネル領域 １９ 絶縁膜 ２０ 気相成長膜 ２１ 高濃度領域 ２３ 低濃度領域 ２５ チャネルドープ領域 ２７ 塗布膜 ２９ 開口部
Claims (2)
- 【請求項１】 第１導電型の半導体基板の素子分離領域
に素子分離絶縁膜を形成し、全面に第２導電型の不純物
を含む多結晶シリコン膜を形成し、多結晶シリコン膜を
エッチングしてチャネル領域を開口し、全面に絶縁膜を
形成し、熱処理を行い多結晶シリコン膜中の不純物を半
導体基板に拡散させて第２導電型の高濃度領域を形成
し、第１導電型の不純物をチャネル領域に導入するチャ
ネルドープを行いチャネル領域にチャネルドープ領域を
形成する工程と、全面に塗布膜を形成し、絶縁膜の一部
領域が露出するまで塗布膜をエッチングする工程と、塗
布膜をエッチングマスクとして絶縁膜をエッチングし、
多結晶シリコン膜の側壁に開口部を形成し、イオン注入
を行うことにより開口部内の半導体基板に第２導電型の
低濃度領域を形成する工程と、チャネル領域の塗布膜と
絶縁膜とを除去し、ゲート絶縁膜を形成し、さらにゲー
ト電極を形成する工程とを有することを特徴とする半導
体装置の製造方法。 - 【請求項２】 第１導電型の半導体基板の素子分離領域
に素子分離絶縁膜を形成し、全面に第２導電型の不純物
を含む多結晶シリコン膜を形成し、多結晶シリコン膜を
エッチングしてチャネル領域を開口し、全面に減圧雰囲
気中の化学気相成長法により気相成長膜を形成し、熱処
理を行い多結晶シリコン膜中の不純物を半導体基板に拡
散させて第２導電型の高濃度領域を形成し、第１導電型
の不純物をチャネル領域に導入するチャネルドープを行
いチャネル領域にチャネルドープ領域を形成する工程
と、気相成長膜をエッチングして気相成長膜の平面部と
側壁部とのエッチング速度の差を利用して、多結晶シリ
コン膜の側壁に開口部を形成し、イオン注入を行うこと
により開口部内の半導体基板に第２導電型の低濃度領域
を形成する工程と、チャネル領域の塗布膜と絶縁膜とを
除去し、ゲート絶縁膜を形成し、さらにゲート電極を形
成する工程とを有することを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2845093A JPH06224215A (ja) | 1993-01-26 | 1993-01-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2845093A JPH06224215A (ja) | 1993-01-26 | 1993-01-26 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06224215A true JPH06224215A (ja) | 1994-08-12 |
Family
ID=12249009
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2845093A Pending JPH06224215A (ja) | 1993-01-26 | 1993-01-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06224215A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6531363B2 (en) * | 1998-03-05 | 2003-03-11 | Nec Corporation | Method for manufacturing a semiconductor integrated circuit of triple well structure |
| JP2007273507A (ja) * | 2006-03-30 | 2007-10-18 | Oki Electric Ind Co Ltd | 高耐圧半導体素子の製造方法 |
-
1993
- 1993-01-26 JP JP2845093A patent/JPH06224215A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6531363B2 (en) * | 1998-03-05 | 2003-03-11 | Nec Corporation | Method for manufacturing a semiconductor integrated circuit of triple well structure |
| JP2007273507A (ja) * | 2006-03-30 | 2007-10-18 | Oki Electric Ind Co Ltd | 高耐圧半導体素子の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100512029B1 (ko) | 마스킹 단계들이 감소된 ｎｍｏｓ 및 ｐｍｏｓ 디바이스 제조 방법 | |
| US6121100A (en) | Method of fabricating a MOS transistor with a raised source/drain extension | |
| US5648286A (en) | Method of making asymmetrical transistor with lightly doped drain region, heavily doped source and drain regions, and ultra-heavily doped source region | |
| US5656518A (en) | Method for fabrication of a non-symmetrical transistor | |
| JPH0347577B2 (ja) | ||
| KR100190144B1 (ko) | 바이폴라 트랜지스터 및 엠오에스 트랜지스터를 포함한 반도체 장치 제조 방법 | |
| US5654215A (en) | Method for fabrication of a non-symmetrical transistor | |
| US5923982A (en) | Method of making asymmetrical transistor with lightly and heavily doped drain regions and ultra-heavily doped source region using two source/drain implant steps | |
| US7098099B1 (en) | Semiconductor device having optimized shallow junction geometries and method for fabrication thereof | |
| WO1998012741A1 (en) | Short channel non-self aligned vmos field effect transistor | |
| US20060001105A1 (en) | Semiconductor device having optimized shallow junction geometries and method for fabrication thereof | |
| JPH10256539A (ja) | 半導体装置及びその製造方法 | |
| US5723352A (en) | Process to optimize performance and reliability of MOSFET devices | |
| US5976938A (en) | Method of making enhancement-mode and depletion-mode IGFETs with different gate thicknesses | |
| KR100588658B1 (ko) | 반도체 장치의 모스 트랜지스터 제조 방법 | |
| JPH06224215A (ja) | 半導体装置の製造方法 | |
| JP3088547B2 (ja) | 半導体装置の製造方法 | |
| JP2931243B2 (ja) | 半導体素子の製造方法 | |
| JPH05206454A (ja) | Ｍｉｓ型半導体装置の製造方法 | |
| KR19980081779A (ko) | Ｍｏｓ 트랜지스터와 그 제조 방법 | |
| JPH05243262A (ja) | 半導体装置の製造方法 | |
| JP3376305B2 (ja) | 半導体装置の製造方法 | |
| JP2729169B2 (ja) | 半導体装置の製造方法 | |
| JPH0846190A (ja) | 半導体装置およびその製造方法 | |
| JPH01117066A (ja) | Ｍｏｓ型半導体装置の製造方法 |