JP2007273507A - 高耐圧半導体素子の製造方法 - Google Patents
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Abstract
【課題】ゲート電極と不純物注入領域とのオーバーラップ量の制御制度を向上させることが可能な方法を提供すること。
【解決手段】本発明は、第１導電型の半導体基板上にゲート絶縁膜を介して形成されるゲート電極と、前記半導体基板表面に形成される前記第１導電型とは異なる第２導電型の導電層とを有する高耐圧半導体素子の製造方法において：前記ゲート電極とオーバーラップする第１の低濃度不純物注入領域を形成するのに使用されるマスクを前記半導体基板上に形成する工程と；前記マスクを用いて前記半導体基板表面に前記第１の低濃度不純物注入領域を形成する工程と；前記マスクのうち前記ゲート電極に対応する部分を除去する工程と；前記ゲート電極に対応する部分が除去された前記マスクを用いて、前記ゲート絶縁膜及び前記ゲート電極を形成する工程とを含むことを特徴とする高耐圧半導体素子の製造方法を提供する。
【選択図】図５
【解決手段】本発明は、第１導電型の半導体基板上にゲート絶縁膜を介して形成されるゲート電極と、前記半導体基板表面に形成される前記第１導電型とは異なる第２導電型の導電層とを有する高耐圧半導体素子の製造方法において：前記ゲート電極とオーバーラップする第１の低濃度不純物注入領域を形成するのに使用されるマスクを前記半導体基板上に形成する工程と；前記マスクを用いて前記半導体基板表面に前記第１の低濃度不純物注入領域を形成する工程と；前記マスクのうち前記ゲート電極に対応する部分を除去する工程と；前記ゲート電極に対応する部分が除去された前記マスクを用いて、前記ゲート絶縁膜及び前記ゲート電極を形成する工程とを含むことを特徴とする高耐圧半導体素子の製造方法を提供する。
【選択図】図５
Description
本発明は、高耐圧半導体素子の製造方法に関し、特に、ゲートオーバーラップLDD（Lightly Doped Drain）構造を有する高耐圧MOSトランジスタの製造方法に関する。
半導体集積回路装置の集積度を向上するために、ＭＯＳトランジスタのチャネル長を短くすると、ホットキャリアの注入現象が顕著になり、ＭＯＳトランジスタのしきい値電圧の変動を生じる。このため、ドレイン近傍での電界を緩和することによって、このホットキャリアの発生を抑える方法として、ゲート電極近傍の接合深さを浅く、しかも不純物濃度をドレインより低くするＬＤＤ構造が用いられている。
このＬＤＤ構造は、ドレインを低い不純物濃度と高い不純物濃度との二重構造にして、ドレインの空乏層をチャネル領域のみならず、低い不純物濃度の領域にも広げることによって、ドレイン近傍での電界を弱めるものである。
特開２００３−１００７７１号公報には、ゲート電極と低濃度拡散層とをオーバーラップさせた高耐圧MOSトランジスタ構造が開示されている。
特開２００３−１００７７１号公報
図１〜図３は、ゲートオーバーラップ構造を有する高耐圧ＭＯＳトランジスタの従来の製造工程を示す。図１（１）に示すように、Ｐ型シリコン基板１０にＳＴＩ技術によって素子分離領域１２を形成する。次に、図１（２）に示すように、公知のホトリソグラフィー技術によって、レジスト１４をパターニングする。
次に、図１（３）に示すように、イオン注入技術によって、例えば、不純物であるリンを1.0×1013cm-2程度注入し、一対の低濃度ｎ型不純物注入領域１６を形成する。次に、図２（４）に示すように、熱酸化技術によって、例えば、５００Å程度のゲート酸化膜１８を形成し、ＣＶＤ技術によって、例えば、３０００Å程度のポリシリコン２０を形成する。その後、図２（５）に示すように、レジスト１４を除去する。
次に、図２（６）に示すように、公知のホトリソグラフィー技術によってレジスト２２をパターニングする。その後、図３（７）に示すように、エッチングによって、ポリシリコン２０をパターニングして、ゲート電極を形成する。
次に、図３（８）に示すように、Ｐ型シリコン基板１０上に、公知のＣＶＤ技術によって、例えば、５０００Åのサイドウォール酸化膜を堆積させ、公知のエッチバック技術によって、サイドウォール酸化膜をエッチバックすることにより、ゲート電極２０の側壁にサイドウォール２４を形成する。
その後、図３（９）に示すように、ホトリソグラフィー技術とイオン注入技術によって、例えば、ヒ素を5.0×1015cm-2程度注入し、ソース／ドレイン電極となる高濃度ｎ型不純物注入領域２６を形成する。その後、熱処理を行うことによって、低濃度ｎ型不純物注入領域内の不純物が拡散して低濃度ｎ型不純物拡散領域となり、また、高濃度ｎ型不純物注入領域内の不純物が拡散して高濃度ｎ型不純物拡散領域となる。以上のようにして、ゲートオーバーラップ構造を有する高耐圧ＭＯＳトランジスタが得られる。
しかしながら、上記製造方法では、ゲート電極の形成時において、ゲート電極と低濃度ｎ型不純物注入領域とを直接位置合わせすることができない。その結果生じる位置ずれは、ゲート電極と低濃度ｎ型不純物拡散領域との間におけるゲートオーバーラップ長のばらつきにそのまま繋がり、その結果高耐圧ＭＯＳトランジスタの特性が変動するという問題があった。特に、ゲートオーバーラップ構造を有する高耐圧ＭＯＳトランジスタの基板電流はゲートオーバーラップ長に依存し、オーバーラップ長が短くなるに従い増加する。基板電流の増加量は、ゲート電極と低濃度不純物拡散領域とのオーバーラップ長が０．５μｍ以下になると急激に増え、ホットキャリア耐性劣化が顕著になるという問題があった。
特開平５−２４３２６２号公報には、ゲート電極と低濃度不純物注入領域とのオーバーラップ量をセルフアラインで制御する方法が開示されている。この文献に開示された方法によると、低濃度不純物注入領域を形成するために用いたマスクとして、パターニングされた第２ゲート電極材料とマスク膜を使用し、当該マスクを用いて塗布膜を形成している。そして、この塗布膜を使用して第１ゲート電極材料をパターニングすることにより、低濃度不純物注入領域のばらつきを小さく抑えようと試みている。
特開平５−２４３２６２号公報
特許文献２に記載の発明においては、低濃度不純物注入領域を形成するイオン注入を行うために、第２のゲート電極材料をエッチングしている。この時、平面部と側壁部とのエッチング速度の違いを利用して側壁開口を形成している。すなわち、第２のゲート電極材料の膜厚によって、側壁開口の形成（側壁開口の大きさ等）が制御されることになる。
従って、膜厚のばらつきが発生すると、側壁開口の大きさにもばらつきが生じ、ＭＯＳトランジスタ毎に低濃度不純物注入領域のオーバーラップ量が異なる、あるいは、ある一つのＭＯＳトランジスタの二つの低濃度不純物注入領域の間でオーバーラップ量が異なる可能性がある。すなわち、ゲート電極と低濃度領域とのオーバーラップ量を精密に制御することができないという問題があった。
本発明は、上記のような状況に鑑みて成されたものであり、ゲート電極と不純物注入領域とのオーバーラップ量の制御精度を向上可能な方法を提供することを目的とする。
上記目的を達成するために、本発明は、第１導電型の半導体基板上にゲート絶縁膜を介して形成されるゲート電極と、前記半導体基板表面に形成される前記第１導電型とは異なる第２導電型の導電層とを有する高耐圧半導体素子の製造方法において：前記ゲート電極とオーバーラップする第１の低濃度不純物注入領域を形成するのに使用されるマスクを前記半導体基板上に形成する工程と；前記マスクを用いて前記半導体基板表面に前記第１の低濃度不純物注入領域を形成する工程と；前記マスクのうち前記ゲート電極に対応する部分を除去する工程と；前記ゲート電極に対応する部分が除去された前記マスクを用いて、前記ゲート絶縁膜及び前記ゲート電極を形成する工程とを含むことを特徴とする高耐圧半導体素子の製造方法を提供する。
以上のように、本発明に係る高耐圧半導体素子の製造方法においては、第１の低濃度不純物注入領域を形成するためのマスクの一部を使用してゲート電極を形成しているため、当該低濃度不純物注入領域とゲート電極との位置合わせ精度が向上する。すなわち、ゲート電極を低濃度不純物注入領域に対しセルフアラインで形成している。そのため、各高耐圧半導体素子毎において、あるいは、ある一つの高耐圧半導体素子の二つの低濃度不純物注入領域の間において、当該ゲート電極と低濃度不純物注入領域とのオーバーラップ量（ゲートオーバーラップ長）のばらつきが発生するのを抑制することが可能となる。その結果、製造された高耐圧半導体素子（高耐圧ＭＯＳトランジスタ等）の特性変動を抑制することが可能となる。
更に、ゲートオーバーラップ長のばらつきによる基板電流の増加を抑えることが可能となり、ホットキャリア耐性劣化抑制の効果も期待できる。
以下、本発明を実施するための最良の形態について、実施例を用いて詳細に説明する。図４（１）に示すように、Ｐ型シリコン基板１００に、公知のＳＴＩ技術によって一対の素子分離領域１０２を形成する。
次に、例えば公知のＣＶＤ技術によって、Ｐ型シリコン基板上１００上に酸化膜１０４を、後のゲート電極の高さに必要な膜厚、例えば、厚さ３０００Å堆積させる。マスク用の膜としては、酸化膜の他に窒化膜を使用することも可能である。その後、図４（２）に示すように、公知のホトリソグラフィー技術とエッチングにより、後に形成される第１の低濃度不純物注入領域上の酸化膜１０４を除去し、酸化膜パターン１０４Ａ及び１０４Ｂを形成する。
次に、酸化膜パターン１０４Ａ及び１０４Ｂをマスクとして、図４（３）に示すように、公知のイオン注入技術を用いて、例えば、リン等の不純物を1.0×1013cm-2程度注入し、一対の第１の低濃度ｎ型不純物注入領域１０６を形成する。低濃度不純物注入領域１０６の導電型（ｎ）は、シリコン基板１００の導電型（ｐ）と異なる導電型となる。
次に、公知のホトリソグラフィー技術を用いて、レジスト１０８をパターニングした後、公知のエッチング技術を用いて、図５（４）に示すように、二つの第１の低濃度不純物ｎ型不純物注入領域１０６によって挟まれた領域上、すなわち、後の高耐圧ＭＯＳトランジスタのチャネル領域に対応する領域上に存在する酸化膜パターン１０４Ａをエッチング除去する。この時、二つの第１の低濃度不純物ｎ型不純物注入領域１０６を挟むように位置している酸化膜パターン１０４Ｂはレジスト１０８によって覆われているので、エッチング除去されずにＰ型シリコン基板１００及び素子分離領域１０２上に残存する。このエッチングとしては、例えば、フッ酸によるウェットエッチングや、ドライエッチングを採用することができる。
チャネル領域上の酸化膜パターン１０４Ａを除去した後、図５（５）に示すように、レジスト１０８を除去する。
次に、公知の熱酸化技術によって、図５（６）に示すように、酸化膜パターン１０４Ｂによってマスキングされていない領域に、例えば、厚さ５００Å程度のゲート酸化膜１１０を形成する。この時、ゲート酸化膜１１０は、第１の低濃度ｎ型不純物注入領域１０６を形成する時に使用したマスクの一部である酸化膜パターン１０４Ｂを使用することによって形成するため、低濃度ｎ型不純物注入領域１０６の端部とゲート酸化膜１１０の外縁部の位置合わせ精度は高い。
次に、公知のＣＶＤ技術によって、図６（７）に示すように、ゲート酸化膜１１０上及び酸化膜パターン１０４Ｂ上に、ポリシリコン層１１２を形成する。ポリシリコン層１１２は、酸化膜パターン１０４Ｂによってマスキングされていないチャネル開口部に十分埋め込まれるようにする。
次に、図６（８）に示すように、公知のＣＭＰ技術によって、ポリシリコン１１２を酸化膜パターン１０４Ｂの高さまで研磨除去（研削）する。
次に、図６（９）に示すように、公知のエッチング技術によって、酸化膜パターン１０４Ｂをエッチング除去して、ゲート電極１１２を成形する。本実施例においては、第１の低濃度ｎ型不純物注入領域１０６を形成する時に使用したマスクの一部である酸化膜パターン１０４Ｂを使用してゲート電極１１２を埋め込み形成しているため、低濃度ｎ型不純物注入領域１０６の端部とゲート電極１１２の外縁部の位置合わせ精度は高い。
次に、図７（１０）に示すように、公知のホトリソグラフィー技術とイオン注入技術によって、例えば、リン等の不純物を1.0×1013cm-2程度をシリコン基板１００の表面に注入し、第２の低濃度ｎ型不純物注入領域１１６を形成する。第２の低濃度ｎ型不純物注入領域１１６は、第１の低濃度ｎ型不純物注入領域１０６の外側に隣接して形成される（接続される）。
次に、Ｐ型シリコン基板１００上に、公知のＣＶＤ技術によって、例えば、厚さ（高さ）５０００Åのサイドウォール形成用酸化膜を堆積させる。その後、図７（１１）に示すように、公知のエッチバック技術によって、サイドウォール形成用酸化膜をエッチバックし、ゲート電極１１２の側面にサイドウォール１２０を形成する。
次に、公知のホトリソグラフィー技術とイオン注入技術によって、シリコン基板１１０の表面に、例えば、ヒ素等の不純物を5.0×1015cm-2程度注入し、図７（１２）に示すように、ソース／ドレイン電極となる高濃度ｎ型不純物注入領域１１８を形成する。高濃度ｎ型不純物注入領域１１８は、第２の低濃度ｎ型不純物注入領域１１６の外縁部側に素子分離領域１０２近傍まで延びるように形成される。その後、熱処理を行うことによって、第１及び第２の低濃度ｎ型不純物注入領域１０６及び１１６や高濃度ｎ型不純物注入領域１１８内の不純物を拡散させる。
以上、本発明について実施例を用いて説明したが、本発明は実施例の範囲に限定されるものではなく、各請求項に記載された技術的思想の範囲内において、適宜設計変更可能であることは言うまでもない。実施例においては、高耐圧ＭＯＳトランジスタのＮＭＯＳトランジスタを例に説明したが、イオン注入の際にｎ型、ｐ型を入れ替えることでＰＭＯＳトランジスタにも適用可能である。
１００ シリコン基板
１０２ 素子分離領域
１０４ 酸化膜
１０４Ａ、１０４Ｂ ＬＤＤ酸化膜パターン
１０６ 第１の低濃度ｎ型不純物注入領域
１０８ レジスト
１１０ ゲート絶縁膜
１１２ ゲート電極（ポリシリコン層）
１１６ 第２の低濃度ｎ型不純物注入領域
１１８ 高濃度ｎ型不純物注入領域
１２０ サイドウォール
１０２ 素子分離領域
１０４ 酸化膜
１０４Ａ、１０４Ｂ ＬＤＤ酸化膜パターン
１０６ 第１の低濃度ｎ型不純物注入領域
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１１０ ゲート絶縁膜
１１２ ゲート電極（ポリシリコン層）
１１６ 第２の低濃度ｎ型不純物注入領域
１１８ 高濃度ｎ型不純物注入領域
１２０ サイドウォール
Claims (10)
- 第１導電型の半導体基板上にゲート絶縁膜を介して形成されるゲート電極と、前記半導体基板表面に形成される前記第１導電型とは異なる第２導電型の導電層とを有する高耐圧半導体素子の製造方法において、
前記ゲート電極とオーバーラップする第１の低濃度不純物注入領域を形成するのに使用されるマスクを前記半導体基板上に形成する工程と；
前記マスクを用いて前記半導体基板表面に前記第１の低濃度不純物注入領域を形成する工程と；
前記マスクのうち前記ゲート電極に対応する部分を除去する工程と；
前記ゲート電極に対応する部分が除去された前記マスクを用いて、前記ゲート絶縁膜及び前記ゲート電極を形成する工程とを含むことを特徴とする高耐圧半導体素子の製造方法。 - 前記マスクは酸化膜パターンであることを特徴とする請求項１に記載の高耐圧半導体素子の製造方法。
- 前記第１の低濃度不純物注入領域はリンを注入することによって形成されることを特徴とする請求項１又は２に記載の高耐圧半導体素子の製造方法。
- 前記ゲート電極形成後に前記マスクを除去する工程と；
前記マスク除去後に前記第１の低濃度不純物注入領域の外側に第２の低濃度不純物注入領域を形成する工程とを更に含むことを特徴とする請求項１，２又は３に記載の高耐圧半導体素子の製造方法。 - 前記第２の低濃度不純物注入領域はリンを注入することによって形成されることを特徴とする請求項４に記載の高耐圧半導体素子の製造方法。
- 前記第２の低濃度不純物注入領域を形成した後に、前記第１及び第２の低濃度不純物注入領域よりも高濃度の不純物濃度で高濃度不純物注入領域を形成する工程を更に含むことを特徴とする請求項５に記載の高耐圧半導体素子の製造方法。
- 前記ゲート電極及びゲート絶縁膜の側面にサイドウォールを形成する工程を更に含むことを特徴とする請求項１，２，３，４，５又は６に記載の高耐圧半導体素子の製造方法。
- 前記高耐圧半導体素子は、高耐圧ＭＯＳトランジスタであることを特徴とする請求項１，２，３，４，５，６又は７に記載の高耐圧半導体素子の製造方法。
- 前記ゲート電極の形成工程においては、前記マスクが除去された凹部にゲート電極材料を埋め込み、上部を研削することによって前記ゲート電極が成形されることを特徴とする請求項１，２，３，４，５，６，７又は８に記載の高耐圧半導体素子の製造方法。
- 請求項１に記載の方法によって製造された高耐圧ＭＯＳトランジスタ。
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