JP2008084995A - 高耐圧トレンチｍｏｓトランジスタ及びその製造方法 - Google Patents

高耐圧トレンチｍｏｓトランジスタ及びその製造方法 Download PDF

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Abstract

【課題】高耐圧トランジスタの大幅な縮小を行う。
【解決手段】高耐圧トランジスタは、半導体基板８に形成されたトレンチに設けられたゲート電極４と、ゲート電極４の両側に、ゲート電極４からそれぞれ所定の間隔を空けて形成されたソース５及びドレイン６と、トレンチのソース５側の側壁とトレンチのドレイン６側の側壁とに沿って形成された電界緩和層２と、ゲート電極４とソース５との間と、ゲート電極４とドレイン６との間とに形成された電界緩和層３とを備える。
【選択図】図１１

Description

本発明は、高耐圧トランジスタ及びその製造方法に関し、より詳しくは、液晶ドライバ等において、トレンチ構造を有する高耐圧トランジスタ及びその製造方法に関する。
従来から高耐圧ＭＯＳトランジスタとして機能する半導体装置が提案されている。この高耐圧ＭＯＳトランジスタは、図１５に示すように、シリコン基板７１に素子分離用のアイソレーション領域７２と、電界緩和層７３とが設けられ、ゲート酸化膜７４を介して電界緩和層７３に両端部で重なるようにゲート電極７５が形成されており、ゲート電極７５の両側に、ゲート電極７５と一定距離を離して、いわゆるオフセット構造のソース／ドレイン領域７６が設けられている。このような構造の高耐圧ＭＯＳトランジスタでは、高耐圧を確保するため、通常、ゲート長及び電界緩和層７３がある程度大きく形成されている。
これに対して、高集積化を図るために、例えば特許文献１に、トレンチを使った高耐圧ＭＯＳトランジスタが提案されている。この高耐圧ＭＯＳトランジスタは、図１６に示すように、まず、Ｎ型半導体基板５０にトレンチ６０を形成し、トレンチ６０の側面と底面とにＰ型−不純物拡散層６１を形成する。次に、図１７に示すように、トレンチ６０の底面をさらに掘り下げてトレンチ６２を形成する。その後、図１８に示すように、トレンチ６２の側面と底面との表層に、例えば熱酸化法により酸化膜６３を形成し、トレンチ６２を含む半導体基板５０上全面にＣＶＤ法を用いてポリシリコン膜を形成する。ポリシリコン膜を、フォトリソグラフィ及びエッチング技術によりゲート電極６４にパターニングし、Ｐ−ＬＤＤ用低濃度拡散層６５を形成し、ゲート電極６４の側壁にサイドウォール６６を形成し、Ｐ型高濃度不純物拡散層６７を通常の製造方法で形成し、図１８及び図１９に示すようなＰ型高耐圧ＭＯＳトランジスタを得る。
得られたＰ型高耐圧ＭＯＳトランジスタは、トレンチ６２を覆うようにゲート電極６４が形成されており、ゲート電極６４の側壁にはサイドウォール６６が配置されており、これに隣接してソース／ドレイン領域となるＰ型高濃度不純物層６７が配置されており、Ｐ型高濃度不純物層６７とトレンチ６２との周囲にはＬＯＣＯＳ法によるアイソレーション領域６８が形成されており、ゲート電極６４とアイソレーション領域６８とが重なる領域にメタル配線と接続するためのコンタクト領域６９が形成されている。
この高耐圧ＭＯＳトランジスタによれば、電界緩和層として機能するＰ型−不純物拡散層６１がトレンチ６２の側面に形成されるので、トランジスタの占有面積を縮小することができる。しかし、トレンチ６０を形成した後、さらに掘り下げてトレンチ６２を形成するので工程が複雑となって、製造コストが高くなり、歩留まりを低下させる。
また、ゲート電極６４の側壁にはサイドウォール６６を形成し、アイソレーション領域６８にはゲート電極６４とメタル配線とのコンタクト領域６９を形成する必要があるため、その分、高耐圧ＭＯＳトランジスタの縮小効果が減少する。
これらの問題を解決したものとして、例えば特開２００４−３９９８５号公報（特許文献２）は、斜め方向に沿ったイオン注入によってトレンチの側壁にドリフト拡散を形成した高耐圧ＭＯＳトランジスタを提案している。この高耐圧ＭＯＳトランジスタは、図２０に示すように、半導体基板４０にトレンチ４１を形成し、斜め方向に沿ったイオン注入によってトレンチ４１の側壁にドリフト拡散４２を形成する。その斜め方向のイオン注入の際、トレンチ４１の底壁はトレンチ４１の開口部の縁の影となってイオン注入されない。
その後、図２１に示すように、トレンチ４１の側壁と底面にゲート酸化膜４３を形成し、トレンチ４１にゲート電極４４を埋め込み、イオン注入で高濃度不純物拡散層４５、層間絶縁膜４６及びドレイン・ソース・ゲート電極配線４７を形成し、図２１に示すような高耐圧ＭＯＳトランジスタを得る。
特開平４−２５１９８０号公報（平成４年（1992）９月８日公開） 特開２００４−３９９８５号公報（平成１６年２月５日公開）
図２１に示す高耐圧ＭＯＳトランジスタは、製造方法が簡略化、かつ高集積化されているが、ゲート電極４４と高濃度不純物拡散層４５とが隣接しているため、ゲート電極４４による電界の影響を受けて高耐圧ＭＯＳトランジスタの耐圧が低下し、高耐圧化が困難であるという問題がある。
更に図２０に示すように、トレンチ４１の側壁に斜め方向にイオン注入してドリフト拡散層４２を形成するために、ドリフト拡散層４２を形成するためのイオン注入の注入角θでゲート長（トレンチ４１の幅）ａとドリフト拡散層４２の長さｂとが関係付けられる（ｂ＝ａ／tan θ）。このため、トレンチ４１の深さが決まるとゲート長（トレンチ４１の幅）が一義的に決まってしまう。従って、トランジスタの特性ばらつきの影響が大きい回路（例えば液晶ドライバの出力回路）の設計の際に、ゲート長を大きくして製造工程の加工精度ばらつきの影響を小さくすることが出来ないという問題点が生じ、そのような回路では上記のような縮小化した高耐圧トランジスタを使用することが出来なくなる。
本発明の目的は、これらの問題点を解決して、大幅に縮小化した高耐圧トランジスタ、及びその製造方法を提供することにある。
本発明に係る高耐圧トレンチＭＯＳトランジスタは、上記課題を解決するために、半導体基板に形成されたトレンチと、前記トレンチの表面部に形成されたゲート酸化膜とを有し、前記ゲート酸化膜上のトレンチ内に形成されたゲート電極を有し、前記ゲート電極の両側に隣接する半導体基板の表面部に形成された第１電界緩和層を有し、前記ゲート電極を有する領域のトレンチの側壁に沿って、半導体基板中に前記第１電界緩和層に接続して形成される第２電界緩和層を有し、前記ゲート電極部を覆う絶縁膜を有し、前記ゲート電極の両側に形成された第１電界緩和層の表面部に包含されて形成されるソースおよびドレイン領域を有することを特徴とする。
本発明に係る高耐圧トレンチＭＯＳトランジスタでは、上記構成に加えて、前記ゲート電極の頂部の平面は、隣接する前記半導体基板の表面部と略同一平面であることが好ましい。
本発明に係る他の高耐圧トレンチＭＯＳトランジスタは、上記課題を解決するために、半導体基板に形成されたトレンチと、前記トレンチの内壁に形成されたゲート酸化膜とを有し、前記ゲート酸化膜を介してトレンチ内と前記半導体基板上の前記トレンチに隣接する領域に形成されたゲート電極を有し、前記半導体基板上の前記ゲート電極の両側に形成されたサイドウォールを有し、前記ゲート電極の両側に隣接する半導体基板の表面部に形成された第１電界緩和層を有し、前記ゲート電極を有するトレンチの側壁に沿って、半導体基板中に前記第１電界緩和層に接続して形成される第２電界緩和層を有し、前記ゲート電極の両側に形成された前記第１電界緩和層の表面部に包含されて形成されるソースおよびドレイン領域を有することを特徴とする。
本発明に係るさらに他の高耐圧トレンチＭＯＳトランジスタは、上記課題を解決するために、半導体基板に形成されたトレンチと、前記トレンチの内壁に形成されたゲート酸化膜とを有し、前記ゲート酸化膜を介してトレンチ内に形成されたゲート電極の上面は、前記半導体基板の表面部より低く形成された構造を有し、前記ゲート電極の上面に位置し、且つ前記トレンチの内壁に沿って形成されたサイドウォールを有し、前記ゲート電極の両側に隣接する半導体基板の表面部に形成された第１電界緩和層を有し、前記ゲート電極が配置されるトレンチの側壁に沿って、半導体基板中に前記第１電界緩和層に接続して形成される第２電界緩和層を有し、前記ゲート電極の両側に形成された第１電界緩和層の表面部に包含されて形成されるソースおよびドレイン領域を有することを特徴とする。
本発明に係る高耐圧トレンチＭＯＳトランジスタでは、上記構成に加えて、前記トレンチの深さが０．３〜２μｍであることが好ましい。
本発明に係る高耐圧トレンチＭＯＳトランジスタでは、上記構成に加えて、前記トレンチの幅は０．３〜１．０μｍであることが好ましい。
本発明に係る高耐圧トレンチＭＯＳトランジスタでは、上記構成に加えて、前記第１電界緩和層の不純物濃度は１×１０１６〜５×１０１７ｃｍ-３であることが好ましい。
不純物濃度が１×１０１６以下であると、トランジスタの電源電圧において、第１電界緩和層が空乏化して、トランジスタの耐圧が低下する。５×１０１７ｃｍ-３以上であると、トランジスタの電源電圧において、第１電界緩和層でアバランシェ破壊してトランジスタの耐圧が低下する。
本発明に係る高耐圧トレンチＭＯＳトランジスタでは、上記構成に加えて、前記第２電界緩和層の不純物濃度は１×１０１６〜５×１０１７ｃｍ-３であることが好ましい。
不純物濃度が１×１０１６以下であると、トランジスタの電源電圧において、第２電界緩和層が空乏化して、ソース・ドレインの耐圧が低下する。５×１０１７ｃｍ-３以上であると、トランジスタの電源電圧において、第２電界緩和層でアバランシェ破壊してソース・ドレインの耐圧が低下する。
本発明に係る高耐圧トレンチＭＯＳトランジスタでは、上記構成に加えて、前記トレンチ側壁に沿って形成される第２電界緩和層の先端部は、トレンチの深さの８０〜９０％の位置に形成されることが好ましい。
第２電界緩和層の先端部がトレンチの深さの８０％以下であると、第２電界緩和層のトレンチ側壁に沿った距離が短くなるため、トランジスタ耐圧が低下する。９０％以上であると、トランジスタに電圧を印加したとき、空乏層がトレンチ底面側に伸びるため、トランジスタ耐圧が低下する。
本発明に係る高耐圧トレンチＭＯＳトランジスタでは、上記構成に加えて、前記高耐圧トレンチＭＯＳトランジスタのゲート長方向であって、前記ゲート電極部を覆う前記絶縁膜の幅は０．４〜１．５μｍであることが好ましい。
絶縁膜の幅が０．４μｍ以下であると、ゲート電極の電界の影響を受け易くなってトランジスタ耐圧が低下する。１．５μｍ以上であると、トランジスタの寸法が大きくなり、トランジスタのオン抵抗が大きくなる。
本発明に係る高耐圧トレンチＭＯＳトランジスタでは、上記構成に加えて、前記高耐圧トレンチＭＯＳトランジスタのソース領域とドレイン領域の耐圧は１０〜１００Ｖであることが好ましい。
本発明に係る高耐圧トランジスタの製造方法は、上記課題を解決するために、第１伝導型の半導体基板にトレンチを形成してＣＶＤ酸化膜を埋め込む工程と、レジストをマスクにしてトランジスタ形成領域の前記トレンチの両側の側壁に沿って第２伝導型のイオンを注入して第２電界緩和層を形成する工程と、前記トランジスタ形成領域のＣＶＤ酸化膜を前記トレンチから除去して、露出したトレンチの側壁と底面の半導体基板にゲート酸化膜をする工程と、ゲート電極を前記トレンチ内に埋め込む工程と、前記ゲート電極を所望の幅で覆う絶縁膜を形成する工程と、前記絶縁膜をマスクにして第２伝導型のイオンを注入して第１電界緩和層を形成する工程と、前記絶縁膜をマスクにして第２伝導型のイオンを注入して、ソース領域及びドレイン領域を形成することを特徴とする。
本発明に係る高耐圧トランジスタの製造方法では、上記構成に加えて、前記ゲート電極の頂部の平面は隣接する前記半導体基板の表面部と略同一平面に形成されることが好ましい。
本発明に係る高耐圧トランジスタの製造方法では、上記構成に加えて、前記トレンチの深さが０．３〜２μｍに形成されることが好ましい。
本発明に係る高耐圧トランジスタの製造方法では、上記構成に加えて、前記トレンチの幅は０．３〜１．０μｍに形成されることが好ましい。
本発明に係る高耐圧トランジスタの製造方法では、上記構成に加えて、前記第１電界緩和層の不純物濃度は１×１０１６〜５×１０１７ｃｍ-３に形成されることが好ましい。
本発明に係る高耐圧トランジスタの製造方法では、上記構成に加えて、前記第２電界緩和層の不純物濃度は１×１０１６〜５×１０１７ｃｍ-３に形成されることが好ましい。
本発明に係る高耐圧トランジスタの製造方法では、上記構成に加えて、前記トレンチ側壁に沿って形成される第２電界緩和層の先端部は、トレンチの深さの８０〜９０％の位置に形成されることが好ましい。
本発明に係る高耐圧トランジスタの製造方法では、上記構成に加えて、前記高耐圧トレンチＭＯＳトランジスタのゲート長方向であって、前記ゲート電極部を覆う第２の絶縁膜の幅は０．４〜１．５μｍに形成されることが好ましい。
本発明に係る高耐圧トランジスタの製造方法では、上記構成に加えて、前記高耐圧トレンチＭＯＳトランジスタのソース領域とドレイン領域の耐圧は１０〜１００Ｖに形成されることが好ましい。
本発明に係る高耐圧トランジスタは、以上のように、耐圧を低下させることなく、高耐圧トランジスタを大幅に縮小化できるという効果を奏する。
（実施の形態１）
本発明の実施形態について図１ないし図１４に基づいて説明すると以下の通りである。
図１は、実施の形態に係る高耐圧トランジスタ１の構成を示す平面図であり、図２は、図１に示される断面I−Iに沿った断面図であり、図３は、図１に示される断面II-IIに沿った断面図である。高耐圧トランジスタ１は、半導体基板８の表面に垂直な方向から見て、互いに平行に配置されたストライプ状のＣＶＤ酸化膜１１を備えている。図１及び図２において中央に配置されたＣＶＤ酸化膜１１を寸断して形成されたトレンチ７に、ゲート電極４が埋め込まれている。トレンチ７の底面及び両側面と半導体基板８の表面とを覆うようにゲート酸化膜１２が形成されている。
ゲート電極４の両側に、ゲート電極４からそれぞれ所定の間隔を空けて形成されたソース５及びドレイン６が、半導体基板８の表面に露出して形成されている。トレンチ７のソース５側の側壁とトレンチのドレイン６側の側壁とに沿って電界緩和層２が所定の深さに形成されている。電界緩和層２は、トレンチ７の底面に近い深さからソース５またはドレイン６の下側に到達する深さまでトレンチ７の側壁に沿って形成されている。ゲート電極４とソース５との間と、ゲート電極４とドレイン６との間とに電界緩和層３が形成されている。電界緩和層３は、電界緩和層２の上面よりも深い位置まで形成されている。電界緩和層３は、ソース５と電界緩和層２との間及びソース５の下側に渡って形成されており、また、ドレイン６と電界緩和層２との間及びドレイン６の下側に渡って形成されている。電界緩和層２は、電界緩和層３の下側からソース５またはドレイン６に向かって食い込むように形成されている。
電界緩和層２の不純物濃度は、１×１０１６〜５×１０１７ｃｍ-３であり、電界緩和層３の不純物濃度は、1×１０１６〜５×１０１７ｃｍ-３である。このように、電界緩和層２と電界緩和層３との不純物濃度は同じである。
ＣＶＤ酸化膜１１は、素子分離の為に半導体基板８に埋め込まれている。中央のＣＶＤ酸化膜１１に隣接してゲート電極４が埋め込まれている。ソース５及びドレイン６は、ドレイン／ソース拡散となるＮ型高濃度不純物拡散層によって構成されている。半導体基板８の表面にドレイン／ソース拡散となる高濃度不純物をイオン注入する際にマスクとして機能する絶縁膜１０がゲート電極４を覆っている。図２の断面I−Iの方向は、高耐圧トランジスタのゲート長方向である。図３の断面の方向は、高耐圧トランジスタのゲート幅方向である。
図２に示す高耐圧トランジスタのゲート長方向の断面において、トレンチ７の側壁と底面とを熱酸化してゲート酸化膜１２が形成されている。そのゲート酸化膜１２上にゲート電極４が埋め込まれている。ゲート電極４を所望の幅で絶縁膜１０が覆っている。絶縁膜１０の両側の半導体基板８の表面にソース５及びドレイン６が形成されている。トレンチ７の側面に電界緩和層２が形成されている。電界緩和層３は、ソース５とゲート電極４との間、及びソース５と電界緩和層２との間に形成されており、また、ドレイン６とゲート電極４との間、及びドレイン６と電界緩和層２との間に形成されている。トレンチ７の底面にチャネル領域１９が形成されている。
図３に示すトランジスタのゲート幅方向の断面において、ゲート電極４の側面は素子分離の為のＣＶＤ酸化膜１１に隣接し、ゲート電極４を所望の幅で覆う絶縁膜１０が形成されており、ゲート電極４の底面にチャネル領域１９が形成されている。
図４は、高耐圧トランジスタ１の製造方法を説明するための上記断面I−Iに沿った断面図である。初めに、図４に示すようにＰ型半導体基板８に素子分離のために、それぞれ深さ０．３〜２μｍのトレンチ１８を形成し、それらのトレンチ１８に図４に示すようにＣＶＤ酸化膜１１を埋め込む。ＣＶＤ酸化膜１１を埋め込む方法は例えばＣＭＰ処理によって行う。トレンチ１８の幅は例えば、０．３〜１μｍである。トレンチ１８の深さと幅とは高耐圧トランジスタの必要とされる耐圧によって設定し、トランジスタの耐圧が高くなるとともにそれらの寸法は大きくなる。例に上げた寸法では１０〜１００Ｖのトランジスタ耐圧を実現できる。
以下では、Ｎｃｈトランジスタ耐圧３０Ｖの場合を例に上げて記述する。その場合、トレンチ１８の幅は０．４μｍ、トレンチ１８の深さは０．８μｍである。
図５は高耐圧トランジスタ１の製造方法を説明するための断面I−Iに沿った断面図であり、図６は断面II-IIに沿った断面図である。次に、フォトリソグラフィで高耐圧トランジスタを形成する領域に開口部１４を有するフォトレジストパターン１３を形成する。ここでフォトレジストパターン１３はトレンチ１８の側壁の両側を含む領域を開口した開口部１４を有しており、その開口寸法は、例えば０．８〜１．０μｍ（トレンチ１８の幅０．４μｍの両側０．２〜０．３μｍ）である。フォトレジストパターン１３をマスクにしてイオン１５の注入を行ってトレンチ１８の両側壁下部に電界緩和層２を形成する。電界緩和層２は、ドリフト拡散層によって構成されている。イオン１５の注入条件は、例えばリン３００ｋｅＶ、８．０×１０１２ｃｍ２、及びリン１５０ｋｅＶ、１．０×１０１３ｃｍ２である。
尚、前記電界緩和層２のリンをイオン注入して形成される、Ｎ−層の基板内部奥に位置するＮ−層の先端部は、トレンチ１８の深さの略８５％の深さにイオン注入される。さらには８０〜９０％の位置でも良く、７０〜１００％の位置でも良く、更にはトランジスタ耐圧の高耐圧化への調整上、前記の位置にとらわれることなく設定することが可能である。
半導体基板８の不純物濃度分布を形成する条件として、例えば、比抵抗１０ΩｃｍのＰ型シリコンにボロン５０ｋｅＶ、1．０×１０１２ｃｍ２及びボロン１５０ｋｅＶ、１．０×１０１２ｃｍ２及びボロン４００ｋｅＶ、１．０×１０１２ｃｍ２及びボロン８００ｋｅＶ、１．０×１０１３ｃｍ２のイオン注入を行って、半導体基板８の表面からトレンチ７の底面９近傍の半導体基板８の不純物濃度が５×１０１６ｃｍ３、トレンチ７・１８の底面の下側の半導体基板８の不純物濃度が１．５×１０１７ｃｍ３に設定する。
図７は高耐圧トランジスタ１の製造方法を説明するための断面I−Iに沿った断面図であり、図８は断面II-IIに沿った断面図である。図７、図８に示すように、フォトレジストパターン１３をマスクにしてトレンチ１８のＣＶＤ酸化膜１１を部分的に除去することによってトレンチ７を形成する。図７に示すトレンチ７の幅が高耐圧トランジスタのゲート長となり、図８に示すトレンチ７の幅が高耐圧トランジスタのゲート幅となる。
図９は高耐圧トランジスタ１の製造方法を説明するための断面I−Iに沿った断面図であり、図１０は断面II-IIに沿った断面図である。犠牲酸化処理を行ってトレンチ７の内壁を犠牲酸化し、その犠牲酸化膜を除去した後、トレンチ７の内壁を再び酸化してゲート酸化膜１２を形成する。その後、トレンチ７にゲート電極４を埋め込む。その方法は例えばＣＭＰ法である。
そして、ロジックトランジスタのサイドウォール形成する為の絶縁膜を堆積し、フォトリソグラフィでゲート電極４の両側を、例えばそれぞれ０．１〜０．３μｍ覆う形状に絶縁膜１０を形成する。ここで犠牲酸化膜の膜厚は例えば２０〜５０ｎｍ、ゲート酸化膜１２の膜厚は例えば５０〜８０ｎｍ、絶縁膜１０の膜厚は例えばＣＶＤ酸化膜で１００ｎｍであるが、絶縁膜１０は、ＣＶＤ ＳｉＮ膜、ＣＶＤ ＳｉＮ／ＳｉＯ２複合膜でも良い。但し、後述するイオン１６の注入をマスクして、第３のイオン１７の注入が貫通する膜厚でなければならない。絶縁膜１０の幅は、例えば、０．４μｍ以上 １．５μｍ以下である。
図１１は、高耐圧トランジスタ１の製造方法を説明するための図である。図１１に示すように、ソース５及びドレイン６となる高濃度拡散層を形成するために、絶縁膜１０をマスクにしてイオン１６の注入を行い、更に絶縁膜１０を貫通して電界緩和層２に接触する深さにイオン１７を注入し、高濃度拡散層によって構成されるソース５及びドレイン６と電界緩和層３とをそれぞれ形成する。ここで、イオン１６の注入条件は、例えば砒素４０ｋｅＶ、５×１０１５ｃｍ２、イオン１７の注入条件は、例えばリン１００ｋｅＶ ４×１０１２ｃｍ２である。
図１２は、高耐圧トランジスタ１の製造方法を説明するための断面I−Iに沿った断面図である。其の後、通常の半導体装置製造工程でＣＶＤ酸化膜２４を形成し、ドレイン、ソース及びゲート電極への配線２５を形成することにより、図１２に示すようなＮ型高耐圧トランジスタが形成される。
その後、上記実施の形態に示す高耐圧トランジスタを形成することで、トランジスタ耐圧及びソース・ドレイン拡散の接合耐圧は３０Ｖとなる。
ここで半導体基板８の不純物濃度分布と、トレンチ７の寸法（深さと幅）と、イオン１５・１６・１７の注入条件と、ゲート酸化膜１２の厚みとを必要とする耐圧に応じて変更することによって、１０〜１００Ｖのトランジスタ耐圧と接合耐圧とを実現することが可能である。そのときのトレンチ７の深さは０．４〜２μｍ、トレンチ７の幅は０．３〜１μｍ、イオン１７の注入によって形成される電界緩和層３近傍の半導体基板８の不純物濃度は５×１０１５〜５×１０１７ｃｍ３、トレンチ７の底面近傍の半導体基板８の不純物濃度は１×１０１５〜１×１０１７ｃｍ３、ゲート酸化膜１２の厚みは２８〜３００ｎｍである。
［実施の形態１の効果］
本実施の形態に係る高耐圧トランジスタは、耐圧を低下させることなく、高耐圧トランジスタを大幅に縮小化できるという効果を奏する。
（実施の形態２）
図１３は、実施の形態２に係る変形例の高耐圧トランジスタ１ａの構成を示す断面図である。前述した構成要素と同一の構成要素には同一の参照符号を付している。従って、これらの構成要素の詳細な説明は省略する。
高耐圧トランジスタ１ａに設けられたゲート電極４ａは、前記ゲート酸化膜を介してトレンチ内と前記半導体基板上の前記トレンチに隣接する半導体基板上の領域に亘ってゲート電極が形成されており、さらに前記半導体基板上の前記ゲート電極の両側にサイドウォールが形成された構成を有する。
この方法によれば、ゲート電極とソース領域（５）またはドレイン領域（６）との間隔を、サイドウォール幅をコントロールして調整し、ゲート電極とソース領域（５）またはドレイン領域（６）間の耐圧をコントロールすることが可能となり、高耐圧化を図ることができる。このように、ゲート電極４は、半導体基板８の表面から盛り上がるようにして形成されていてもよい。
［実施の形態２の効果］
本実施の形態に係る高耐圧トランジスタは、高濃度拡散層６とゲート電極４とを所望の距離だけ離して、トランジスタの耐圧低下を防ぐためのＣＶＤ膜１０の形成工程を削除して、ゲート電極４をゲートのトレンチ７の外側まで残して形成し、その側壁にサイドウォールを形成することによって、実施の形態１と同様の効果を奏することが出来る。しかし、ゲート電極４をゲートのトレンチ７の外側まで残して形成する分、高耐圧トランジスタの縮小効果は減少する。
（実施の形態３）
図１４は、実施の形態３に係る変形例の高耐圧トランジスタ１ｂの構成を示す断面図である。
高耐圧トランジスタ１ｂに設けられたゲート電極４ｂは、露出したトレンチの側壁と底面の半導体基板にゲート酸化膜を形成した後、前記トレンチ内にゲート電極の頂部が前記半導体基板の表面部より低くなるようにゲート電極を形成する。更にゲート電極の上面で前記トレンチの内壁の両側にサイドウォールを形成するので、ゲート電極とソース領域（５）またはドレイン領域（６）との間隔を、ゲート電極の頂部の位置とサイドウォール幅をコントロールして調整することによって、ゲート電極とソース領域（５）またはドレイン領域（６）間の耐圧をコントロールすることが可能となり、高耐圧化を図ることができる。このように、ゲート電極は、半導体基板８の表面から凹んで形成されていてもよい。
［実施の形態３の効果］
本実施の形態に係る高耐圧トランジスタは、高濃度拡散層６とゲート電極４とを、ゲートのトレンチの深さ方向に所望の距離だけ離すことによって、トランジスタの耐圧低下を防ぎ、かつ、ＣＶＤ膜１０の形成工程を削除して、実施の形態１の縮小効果を減じることなく、実施の形態１と同様の効果を奏することが出来る。
図１３、図１４の実施の形態は、ゲート電極とドレイン拡散層との間に第２電界緩和層を設けて、ゲート電極とドレイン拡散間に生じる強い電界集中を緩和し、高耐圧トランジスタの耐圧低下を防することを目的とした、本実施例の変形形態である。
以上の実施の形態では、Ｎ型高耐圧トランジスタの例を示したが、Ｐ型高耐圧トランジスタに対しても同様に本発明を適用することが可能である。
このように、本実施の形態では、第１の伝導型の半導体基板８に素子分離の為の第１のトレンチ１８を形成し、第１のトレンチ１８にＣＶＤ酸化膜１１の埋め込みを行う。そのときの第１のトレンチ１８の底面よりも０．５〜１μｍ深い位置の半導体基板の不純物濃度を比較的高く設定し、素子間のパンチスルー耐圧を確保する。
さらに、第１のトレンチ１８の一部に高耐圧トランジスタを形成するために、フォトリソグラフィによってトランジスタ形成領域のフォトレジストを除去し、その領域の第１のトレンチ１８の両側壁部に第２の伝導型の第１のイオン１５の注入を行った後、トランジスタ形成領域の第１のトレンチ１８内のＣＶＤ酸化膜１１を部分的に除去して第２のトレンチ７を形成する。
その後、第２のトレンチ７の側壁及び底面を熱酸化してゲート酸化膜１２を形成して、第２のトレンチ７にゲート電極４の埋め込みを行う。そのときの第２のトレンチ７の底面近傍の半導体基板の不純物濃度は所望のスレショルド電圧になるように設定しておく。
ゲート電極４を所望の幅で覆う絶縁膜１０を形成し、ソース５及びドレイン６（高濃度拡散層）を形成するために、絶縁膜１０をマスクにして第２の伝導型の第２のイオン１６の注入を行う。更に、ゲート電極４の両側の絶縁膜１０の下側と、ソース５及びドレイン６（高濃度拡散層）の下側に電界緩和層１を形成するために、第２の伝導型の第３のイオン１７を注入する。
トレンチ７の側壁部で電界緩和層２と電界緩和層３とが一部重なってドリフト拡散層を形成し、ゲート電極４は絶縁膜１０によってマスクされた距離だけ、ソース５及びドレイン６（高濃度拡散層）に対して間隔を空ける。
以上の工程を行うことによって、トレンチ７に埋め込んだゲート電極４の両側に形成されるソース５及びドレイン６（高濃度拡散層）を、トランジスタのドレイン・ソース電極とし、トレンチ７の両側壁部とゲート電極４の両側の絶縁膜１０に覆われる領域とに電界緩和のためのドリフト拡散を形成し、トレンチ７の底面にトランジスタのチャネル領域を形成して、高耐圧トランジスタ構造が出来上がる。
このような構造の高耐圧トランジスタのドレイン・ソース間に電圧を印加する場合、図２に示すように、ドレイン・ソース拡散端Ｂとゲート電極端Ａとは、絶縁膜１０が、高濃度拡散層を形成するイオン１６の注入をマスクした距離だけ離れているため、ドリフト拡散端Ｂでの電界はゲート電極端Ａの電界の影響を殆ど受けず、トランジスタの降伏耐圧は高くなる。
更に、トレンチ７の側壁に対して垂直方向に空乏層が広がることに加えて、トレンチ７の底面よりも下側の半導体基板８の不純物濃度を比較的高くしていることにより、トレンチ７の底面には殆ど空乏層が広がらないため、トレンチ７の底面の寸法を小さくしてもトランジスタのパンチスルー耐圧は殆ど低下しない。従って、非常に小さなトランジスタ寸法でも高いパンチスルー耐圧を確保することが出来る。
以上の結果、非常に小さな寸法のゲート長で非常に高い耐圧のトランジスタを実現することが出来る。
上記構造の高耐圧トランジスタでは、電界緩和の働きを変えることなく半導体基板表面におけるドリフト拡散層（電界緩和層）の形成面積を実質ゼロにすることができ、短いゲート長でも高耐圧を実現できる微細な高耐圧トランジスタの製造方法を提供する。
更に、出力端子及び電源端子にＥＳＤ保護回路を設ける必要がなくなるため、大幅なチップ縮小が可能となり、出力端子数が多く低コストが求められる液晶ドライバ等に最適な半導体装置の製造方法を提供する。
以上のように本実施の形態によれば、トレンチを形成し、その側壁に電界緩和層を形成したので、電界緩和層が半導体基板上に占める面積をゼロに近くして、高耐圧トランジスタの占有面積の大幅な（３０〜５０％）縮小を図ることができる。
本発明は上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
本発明は、液晶ドライバ等において、トレンチ構造を有する高耐圧トランジスタ及びその製造方法に適用することができる。
実施の形態に係る高耐圧トランジスタの構成を示す平面図である。 図１に示される断面I-Iに沿った断面図である。 図１に示される断面II-IIに沿った断面図である。 上記高耐圧トランジスタの製造方法を説明するための上記断面I−Iに沿った断面図である。 上記高耐圧トランジスタの製造方法を説明するための上記断面I−Iに沿った断面図である。 上記高耐圧トランジスタの製造方法を説明するための上記断面II-IIに沿った断面図である。 上記高耐圧トランジスタの製造方法を説明するための上記断面I−Iに沿った断面図である。 上記高耐圧トランジスタの製造方法を説明するための上記断面II-IIに沿った断面図である。 上記高耐圧トランジスタの製造方法を説明するための上記断面I−Iに沿った断面図である。 上記高耐圧トランジスタの製造方法を説明するための上記断面II-IIに沿った断面図である。 上記高耐圧トランジスタの製造方法を説明するための上記断面I−Iに沿った断面図である。 上記高耐圧トランジスタの製造方法を説明するための上記断面I−Iに沿った断面図である。 実施の形態に係る高耐圧トランジスタの変形例の構成を示す断面図である。 実施の形態に係る高耐圧トランジスタの他の変形例の構成を示す断面図である。 従来の高耐圧トランジスタの構成を示す断面図である。 従来の他の高耐圧トランジスタの製造方法を説明するための断面図である。 従来の他の高耐圧トランジスタの製造方法を説明するための断面図である。 従来の他の高耐圧トランジスタの製造方法を説明するための断面図である。 従来の他の高耐圧トランジスタの構成を説明するための平面図である。 従来のさらに他の高耐圧トランジスタの製造方法を説明するための断面図である。 従来のさらに他の高耐圧トランジスタの製造方法を説明するための断面図である。
符号の説明
１ 高耐圧トランジスタ
２ 電界緩和層
３ 電界緩和層
４ ゲート電極
５ ソース
６ ドレイン
７ トレンチ
８ 半導体基板
９ 底面
１０ 絶縁膜
１１ ＣＶＤ酸化膜
１２ ゲート酸化膜
１３ フォトレジストパターン
１４ 開口部
１５ イオン
１６ イオン
１７ イオン
１８ トレンチ
１９ チャネル領域
２４ ＣＶＤ酸化膜
２５ 配線

Claims (20)

  1. 半導体基板に形成されたトレンチと、前記トレンチの表面部に形成されたゲート酸化膜とを有し、
    前記ゲート酸化膜上のトレンチ内に形成されたゲート電極を有し、
    前記ゲート電極の両側に隣接する半導体基板の表面部に形成された第１電界緩和層を有し、
    前記ゲート電極を有する領域のトレンチの側壁に沿って、半導体基板中に前記第１電界緩和層に接続して形成される第２電界緩和層を有し、
    前記ゲート電極部を覆う絶縁膜を有し、
    前記ゲート電極の両側に形成された第１電界緩和層の表面部に包含されて形成されるソースおよびドレイン領域を有する高耐圧トレンチＭＯＳトランジスタ。
  2. 前記ゲート電極の頂部の平面は、隣接する前記半導体基板の表面部と略同一平面である請求項１記載の高耐圧トレンチＭＯＳトランジスタ。
  3. 半導体基板に形成されたトレンチと、前記トレンチの内壁に形成されたゲート酸化膜とを有し、
    前記ゲート酸化膜を介してトレンチ内と前記半導体基板上の前記トレンチに隣接する領域に形成されたゲート電極を有し、
    前記半導体基板上の前記ゲート電極の両側に形成されたサイドウォールを有し、
    前記ゲート電極の両側に隣接する半導体基板の表面部に形成された第１電界緩和層を有し、
    前記ゲート電極を有するトレンチの側壁に沿って、半導体基板中に前記第１電界緩和層に接続して形成される第２電界緩和層を有し、
    前記ゲート電極の両側に形成された前記第１電界緩和層の表面部に包含されて形成されるソースおよびドレイン領域を有する高耐圧トレンチＭＯＳトランジスタ。
  4. 半導体基板に形成されたトレンチと、前記トレンチの内壁に形成されたゲート酸化膜とを有し、
    前記ゲート酸化膜を介してトレンチ内に形成されたゲート電極の上面は、前記半導体基板の表面部より低く形成された構造を有し、
    前記ゲート電極の上面に位置し、且つ前記トレンチの内壁に沿って形成されたサイドウォールを有し、
    前記ゲート電極の両側に隣接する半導体基板の表面部に形成された第１電界緩和層を有し、
    前記ゲート電極が配置されるトレンチの側壁に沿って、半導体基板中に前記第１電界緩和層に接続して形成される第２電界緩和層を有し、
    前記ゲート電極の両側に形成された第１電界緩和層の表面部に包含されて形成されるソースおよびドレイン領域を有する高耐圧トレンチＭＯＳトランジスタ。
  5. 前記トレンチの深さが０．３〜２μｍである請求項１乃至請求項４に記載の高耐圧トレンチＭＯＳトランジスタ。
  6. 前記トレンチの幅は０．３〜１．０μｍである請求項１乃至請求項４に記載の高耐圧トレンチＭＯＳトランジスタ。
  7. 前記第１電界緩和層の不純物濃度は１×１０１６〜５×１０１７ｃｍ-３である請求項１記載の高耐圧トレンチＭＯＳトランジスタ。
  8. 前記第２電界緩和層の不純物濃度は１×１０１６〜５×１０１７ｃｍ-３である請求項１乃至請求項４に記載の高耐圧トレンチＭＯＳトランジスタ。
  9. 前記トレンチ側壁に沿って形成される第２電界緩和層の先端部は、トレンチの深さの８０〜９０％の位置に形成される請求項１乃至請求項４に記載の高耐圧トレンチＭＯＳトランジスタ。
  10. 前記高耐圧トレンチＭＯＳトランジスタのゲート長方向であって、前記ゲート電極部を覆う前記絶縁膜の幅は０．４〜１．５μｍである請求項１乃至請求項２に記載の高耐圧トレンチＭＯＳトランジスタ。
  11. 前記高耐圧トレンチＭＯＳトランジスタのソース領域とドレイン領域の耐圧は１０〜１００Ｖである請求項１乃至請求項４に記載の高耐圧トレンチＭＯＳトランジスタ。
  12. 第１伝導型の半導体基板にトレンチを形成してＣＶＤ酸化膜を埋め込む工程と、
    レジストをマスクにしてトランジスタ形成領域の前記トレンチの両側の側壁に沿って第２伝導型のイオンを注入して第２電界緩和層を形成する工程と、
    前記トランジスタ形成領域のＣＶＤ酸化膜を前記トレンチから除去して、露出したトレンチの側壁と底面の半導体基板にゲート酸化膜をする工程と、
    ゲート電極を前記トレンチ内に埋め込む工程と、
    前記ゲート電極を所望の幅で覆う絶縁膜を形成する工程と、
    前記絶縁膜をマスクにして第２伝導型のイオンを注入して第１電界緩和層を形成する工程と、
    前記絶縁膜をマスクにして第２伝導型のイオンを注入して、ソース領域及びドレイン領域を形成することを特徴とする高耐圧トレンチＭＯＳトランジスタの製造方法。
  13. 前記ゲート電極の頂部の平面は隣接する前記半導体基板の表面部と略同一平面に形成される請求項１２記載の高耐圧トレンチＭＯＳトランジスタの製造方法。
  14. 前記トレンチの深さが０．３〜２μｍに形成される請求項１２乃至請求項１３に記載の高耐圧トレンチＭＯＳトランジスタの製造方法。
  15. 前記トレンチの幅は０．３〜１．０μｍに形成される請求項１２乃至請求項１４に記載の高耐圧トレンチＭＯＳトランジスタの製造方法。
  16. 前記第１電界緩和層の不純物濃度は１×１０１６〜５×１０１７ｃｍ-３に形成される請求項１２乃至請求項１５に記載の高耐圧トレンチＭＯＳトランジスタの製造方法。
  17. 前記第２電界緩和層の不純物濃度は１×１０１６〜５×１０１７ｃｍ-３に形成される請求項１２乃至請求項１６に記載の高耐圧トレンチＭＯＳトランジスタの製造方法。
  18. 前記トレンチ側壁に沿って形成される第２電界緩和層の先端部は、トレンチの深さの８０〜９０％の位置に形成される請求項１２乃至請求項１７に記載の高耐圧トレンチＭＯＳトランジスタの製造方法。
  19. 前記高耐圧トレンチＭＯＳトランジスタのゲート長方向であって、前記ゲート電極部を覆う第２の絶縁膜の幅は０．４〜１．５μｍに形成される請求項１２乃至請求項１８に記載の高耐圧トレンチＭＯＳトランジスタの製造方法。
  20. 前記高耐圧トレンチＭＯＳトランジスタのソース領域とドレイン領域の耐圧は１０〜１００Ｖに形成される請求項１２乃至請求項１９に記載の高耐圧トレンチＭＯＳトランジスタの製造方法。
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