JP4299665B2 - 活性トレンチコーナおよび厚底の酸化物を備えたトレンチmisデバイス、ならびにこれを製造する方法 - Google Patents
活性トレンチコーナおよび厚底の酸化物を備えたトレンチmisデバイス、ならびにこれを製造する方法 Download PDFInfo
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Description
この発明は、トレンチ金属−絶縁体−半導体(MIS)デバイスに関し、特に、高周波数動作に好適なトレンチMOSFETに関する。
いくつかの金属−絶縁体−半導体(MIS)デバイスは、半導体基板(たとえば、シリコン)の面から下方向に延在するトレンチに位置するゲートを含む。このようなデバイスにおける電流の流れは、主として垂直であり、結果として、セルをより高密度に詰め込むことができる。その他の点はすべて同じであるので、こうすることにより電流が流れる能力が高められ、デバイスのオン抵抗が減じられる。MISデバイスの一般的な範疇に含まれるデバイスには、金属−酸化物−半導体電界効果トランジスタ(MOSFET)、絶縁ゲート型バイポーラトランジスタ(IGBT)およびMOSゲートサイリスタが含まれる。
に記載され、図2に示される。図2には、トレンチ19の底部近くにドープされていないポリシリコンプラグ22を備えたトレンチMOSFET20の断面図が示される。MOSFET20は、酸化物層21によってトレンチ19の底部から、および酸化物層23によってゲート14から絶縁されるポリシリコンプラグ22を除いては、図1のMOSFET10に類似している。酸化物層21、ポリシリコンプラグ22および酸化物層23がサンドイッチ状であることは、ゲート14とN−エピ層13との間の距離を広げるのに役立ち、これによりCgdが減じられる。
この発明に従って、金属−絶縁体−半導体(MIS)デバイスは、基板の面から基板の中に延在するトレンチを含む半導体基板を含む。第1の導電型のソース領域は、トレンチの側壁および基板の面に隣接する。第1の導電型と反対側の第2の導電型のボディ領域は、ソース領域とトレンチの側壁とトレンチの底面の第1の部分とに隣接する。第1の導電型のドレイン領域は、ボディ領域とトレンチの底面の第2の部分とに隣接する。トレンチには、少なくともボディ領域に接する側壁に沿って、かつ少なくともボディ領域に接する底面の第1の部分に沿って、第1の絶縁層が並ぶ。トレンチにはまた、トレンチの底面の第2の部分に沿って、第2の絶縁層が並ぶ。第2の絶縁層は第1の絶縁層に結合され、第2の絶縁層は第1の絶縁層よりも厚い。
コーナ面および中心底面を含むトレンチが基板に形成される。厚い絶縁層は、中心底面上に堆積される。薄い絶縁層は、側壁およびコーナ面上に形成される。ゲートは、コーナ面の少なくとも一部分に沿って活性コーナ領域を形成するために、厚い絶縁層のまわりおよびその上方に、ならびにトレンチにおける薄い絶縁層に隣接して、形成される。
図4には、この発明に従ったトレンチMOSFET40の一実施例の断面図が示される。MOSFET40においては、N-層であり得、N+基板(図示せず)上に通常成長するn型エピタキシャル(「N−エピ」)層13はドレインである。p型ボディ領域12は、N+ソース領域11からN−エピ層13を分離する。ボディ領域12は、トレンチ19の側壁に沿って、コーナ領域25を通り過ぎ、トレンチ19の底部に部分的に長く拡散される。電流は、側壁に沿って(破線で示される)チャネルを通って垂直に流れ、トレンチ19のコーナ領域25の周りを通る。
領域25の周りでトレンチの底部へとチャネルを延在させることにより、薄いゲート酸化物領域(すなわち、図3における薄いゲート酸化物領域24を参照)におけるゲート・ドレイン間の著しいオーバーラップを防ぐ。というのも、ボディ領域12の拡散は、コーナ領域25を介して非常によく制御することができるからである。横方向の拡散は縦方向の拡散よりも6〜10倍遅いので、ボディ領域12とN−エピ層13との間のpn接合を、薄いゲート絶縁体15と酸化プラグ33との間の遷移と一致させることができる。したがって、酸化プラグ33および活性コーナ領域25は、オン抵抗、Ronへの影響を最低限にしつつゲート・ドレイン間のキャパシタンス、Cgdを最小限にし、高周波数適用例に対して有用なトレンチMOSFET40をもたらす。
るゲート・ドレイン間のオーバーラップを防ぐ。これにより、Cgdが最小限にされる。
り得、窒化物エッチングにより、トレンチ419の側壁に沿って窒化物マスク層456のスペーサが残され、トレンチ419の中心底部分におけるパッド酸化物454が露出される。しかしながら、次のステップでは、厚い絶縁層をたとえばCVDによって堆積させるのではなく、厚い酸化物層を熱プロセスによって成長させる。これがなされると、熱酸化物はシリコンの一部を消費し、これにより窒化物層の端縁をアンダーカットし、窒化物層をトレンチの面から「リフトオフ(lift off)」させる。これにより、半導体デバイスの上面上にフィールド酸化物領域を作るためにしばしば用いられる従来のLOCOS(選択酸化法)プロセスにおける「バーズビーク」に類似した構造が形成される。
また、N−エピ領域116とのPN接合部114を形成するP−ボディ領域112を含む。PN接合部114は遷移領域108においてトレンチ104と交差する。上述のように、遷移領域108の位置は、MOSFET100の製作中に窒化物層の厚さを変えることにより変更することができる。
Claims (24)
- 金属−絶縁体−半導体デバイスであって、
半導体の基板を含み、この基板は、前記基板の面から前記基板の中に延在するトレンチを含み、該トレンチは、側壁、底部、および、前記側壁の下端と前記底部の周縁とをつなぐコーナ領域を有し、前記金属−絶縁体−半導体デバイスはさらに、
前記トレンチの前記側壁および前記面に隣接する第1の導電型のソース領域と、
前記ソース領域と前記トレンチの前記側壁および前記コーナ領域とに隣接した、前記第1の導電型とは反対の第2の導電型のボディ領域と、
前記ボディ領域と前記トレンチの前記底部とに隣接した前記第1の導電型のドレイン領域とを含み、
前記トレンチには、少なくとも前記ボディ領域に接する前記側壁に沿って、および少なくとも前記ボディ領域に接する前記コーナ領域に沿って、第1の絶縁層が形成され、前記トレンチには、少なくとも前記トレンチの前記底部に沿って、第2の絶縁層が形成され、前記第2の絶縁層は前記第1の絶縁層に結合され、前記第2の絶縁層は前記第1の絶縁層よりも厚い、金属−絶縁体−半導体デバイス。 - 前記トレンチ内で前記第1の絶縁層と前記第2の絶縁層とに結合されるゲート領域をさらに含む、請求項1に記載のMISデバイス。
- 前記ゲート領域はポリシリコンを含む、請求項2に記載のMISデバイス。
- 前記ドレイン領域に形成され、前記トレンチの少なくとも前記底部に隣接する前記第1の導電型の高導電性領域をさらに含む、請求項1に記載のMISデバイス。
- 前記第1の絶縁層は、前記コーナ領域と前記底部との間の界面に延在する、請求項1に記載のMISデバイス。
- 前記ボディ領域は、前記コーナ領域と前記底部との間の界面に延在する、請求項5に記載のMISデバイス。
- 前記第1の絶縁層は酸化物を含む、請求項1に記載のMISデバイス。
- 前記第2の絶縁層は酸化物を含む、請求項1に記載のMISデバイス。
- 前記第2の絶縁層は多層絶縁層を含む、請求項1に記載のMISデバイス。
- 前記MISデバイスはMOSFETである、請求項1に記載のMISデバイス。
- トレンチ・ゲートMOSFETであって、
半導体の基板を含み、この基板は、前記基板の面から前記基板の中に延在するトレンチを含み、該トレンチは、側壁、底部、および、前記側壁の下端と前記底部の周縁とをつなぐコーナ部を有し、前記トレンチ・ゲートMOSFETはさらに、
前記トレンチの側壁と前記面とに隣接した第1の導電型のソース領域と、
前記ソース領域と前記側壁と前記トレンチの前記コーナ部とに隣接した、前記第1の導電型とは反対の第2の導電型のボディ領域と、
前記ボディ領域と前記トレンチの前記底部とに隣接した前記第1の導電型のドレイン領域とを含み、
前記トレンチには、少なくとも前記ボディ領域に接する前記側壁に沿って、および少なくとも前記ボディ領域に接する前記コーナ部に沿って、第1の絶縁層が形成され、前記トレンチには、少なくとも前記トレンチの前記底部に沿って、第2の絶縁層が形成され、前記第2の絶縁層は前記第1の絶縁層に結合され、前記第2の絶縁層は前記第1の絶縁層よりも厚く、前記トレンチ・ゲートMOSFETはさらに、
前記トレンチ内で前記第1の絶縁層と前記第2の絶縁層とに結合されたゲート領域を含む、トレンチ・ゲートMOSFET。 - 前記ゲート領域はポリシリコンを含む、請求項11に記載のトレンチ・ゲートMOSFET。
- 前記ドレイン領域に形成され、前記トレンチの前記底部に隣接した前記第1の導電型の高導電性領域をさらに含む、請求項11に記載のトレンチ・ゲートMOSFET。
- 前記第1の絶縁層は、前記コーナ部と前記底部との間の界面に延在する、請求項11に記載のトレンチ・ゲートMOSFET。
- 前記ボディ領域は、前記コーナ部と前記底部との間の界面に延在する、請求項14に記載のトレンチ・ゲートMOSFET。
- 前記第1の絶縁層は酸化物を含む、請求項11に記載のトレンチ・ゲートMOSFET。
- 前記第2の絶縁層は酸化物を含む、請求項11に記載のトレンチ・ゲートMOSFET。
- 前記第2の絶縁層は多層絶縁層を含む、請求項11に記載のトレンチ・ゲートMOSFET。
- トレンチ・ゲートMOSFETであって、
半導体の基板を含み、この基板は、前記基板の第1の面から前記基板の中に延在するトレンチを含み、前記トレンチは、側壁、底面、および、前記側壁の下端と前記底面の周縁とをつなぐコーナ面を含み、前記トレンチ・ゲートMOSFETはさらに、
前記トレンチの前記側壁と前記第1の面とに隣接した第1の導電型のソース領域と、
前記ソース領域と前記側壁と前記コーナ面とに隣接した、前記第1の導電型とは反対の第2の導電型のボディ領域と、
前記ボディ領域と前記トレンチの前記底面とに隣接した前記第1の導電型のドレイン領域とを含み、
前記トレンチには、少なくとも前記ボディ領域に接する前記側壁に沿って、および少なくとも前記ボディ領域に接する前記コーナ面に沿って、第1の絶縁層が形成され、前記トレンチには、少なくとも前記トレンチの前記底面に沿って、第2の絶縁層が形成され、前記第2の絶縁層は前記第1の絶縁層に結合され、前記第2の絶縁層は前記第1の絶縁層よりも厚く、前記トレンチ・ゲートMOSFETはさらに、
前記コーナ面の少なくとも一部分に沿って活性コーナ領域を形成するように、前記トレンチ内で前記第1の絶縁層と前記第2の絶縁層とに結合されるゲート領域を含む、トレンチ・ゲートMOSFET。 - 前記ドレイン領域に形成され、前記トレンチの少なくとも前記底面に隣接した前記第1の導電型の高導電性領域をさらに含む、請求項19に記載のトレンチ・ゲートMOSFET。
- 前記第1の絶縁層は、前記コーナ面と前記底面との間の界面に延在する、請求項19に記載のトレンチ・ゲートMOSFET。
- 前記ボディ領域は、前記コーナ面と前記底面との間の界面に延在する、請求項21に記載のトレンチ・ゲートMOSFET。
- MISデバイスを製作する方法であって、
半導体の基板を設けるステップと、
前記基板に、側壁、底面、および、前記側壁の下端と前記底面の周縁とをつなぐコーナ面を含むトレンチを形成するステップと、
前記側壁、前記コーナ面および前記底面上にマスク層を堆積させるステップと、
前記マスク層をエッチングして、前記トレンチの前記底面を露出させるステップと、
前記トレンチに厚い絶縁層を堆積させるステップと、
前記厚い絶縁層をエッチングして、前記側壁上に前記マスク層の露出した部分を形成しつつ、前記トレンチの前記底面上に前記厚い絶縁層の一部分を残すステップと、
前記マスク層を除去して、前記側壁と前記トレンチの前記コーナ面とを露出しつつ、前記トレンチの前記底面上に前記厚い絶縁層の前記部分を残すステップと、
前記側壁と前記コーナ面との上に薄い絶縁層を形成するステップと、
前記薄い絶縁層の前記部分のまわり、およびその上方に、前記トレンチにおける前記薄い絶縁層に隣接するゲートを形成するステップと、
前記基板に、前記側壁と前記コーナ面とに隣接するボディ領域を形成するステップと、
前記ボディ領域に、前記側壁と前記基板の上面とに隣接するソース領域を形成するステップとを含む、方法。 - MISデバイスを製作する方法であって、
半導体基板を設けるステップと、
前記基板に、側壁、底面、および、前記側壁の下端と前記底面の周縁とをつなぐコーナ面を含むトレンチを形成するステップと、
前記底面上に厚い絶縁層を堆積させるステップと、
前記側壁および前記コーナ面上に薄い絶縁層を形成するステップと、
前記厚い絶縁層のまわり、およびその上方に、前記コーナ面の少なくとも一部分に沿った活性コーナ領域を形成するように、前記トレンチにおいて前記薄い絶縁層に隣接するゲ
ートを形成するステップと、
前記基板内に、前記トレンチの前記側壁および前記コーナ面に隣接するボディ領域を形成するステップと、
前記ボディ領域に、前記側壁および前記基板の上面隣接するソース領域を形成するステップとを含む、方法。
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