TWI381527B - 超自對準構槽型雙擴散金屬氧化物半導體電晶體結構及其製造方法 - Google Patents

超自對準構槽型雙擴散金屬氧化物半導體電晶體結構及其製造方法 Download PDF

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Description

超自對準溝槽型雙擴散金屬氧化物半導體電晶體結構及其製造方法
本發明總體上涉及一種垂直的功率金屬氧化物半導體場效應電晶體(MOSFET)器件，特別是指一種具有改進的源極和體區接觸結構，極大的提高了性能的功率MOSFET器件。
通常，溝槽型雙擴散金屬氧化物半導體(Trench-DMOS)電晶體在功率積體電路中被用作大功率電晶體。各種內部寄生效應常常會在設計和性能上對常規的溝槽型DMOS電晶體造成各種限制。常規的多晶矽溝槽柵DMOS意味著，在矽表面以下(凹槽柵溝槽型DMOS)及以上(垂直多晶矽PSU，或垂直多晶矽柵SUPG)都需要一掩模，要麼阻止由體區接觸區進行的源極N+注入；要麼形成一個溝槽觸點，通過這一觸點，外露的N+矽區域可經由蝕刻處理從而允許一個P+注入，用以連接DMOS電晶體的體區。
此外，標準的溝槽柵雙極型MOSFET(或者DMOS)，無論有無PSU，都需要對準方可形成源極觸點，如果未能對準或者由於觸點的臨界尺寸控制或者其他層的瑕疵(例如，漏極短路時截止柵電流柵源滲漏所造成的成品率損失)都會影響成品率。這就需要更大的單元間距，以便容納額外的觸點來進行柵對準(和/或臨界尺寸控制寬容度)，這往往是應當極力避免發生的，因為這會導致功率電晶體有更高的導通電阻和更低的效率。另外，進行觸點自對準相當困難。
美國專利(專利號：5,567,634)公開了一種金屬氧化物半導體(MOS)器件及加工溝槽型DMOS電晶體的方法，其電晶體源極觸點和體區觸點與溝槽進行了自對準。這種自對準觸點減少了溝槽邊緣之 間的距離，提高了封裝密度和電流驅動能力，並減小了導通電阻。
美國專利(專利號：5,684,319)公開了一種DMOS器件結構和製造方式，擁有可自對準的源極和體區觸點結構，並且不需要進行額外的掩模加工。N+多晶矽隔片被用來在多晶矽柵的邊緣建立源極區。然而，N+多晶矽源極只通過降低電阻改進了源極觸點，但並沒有對體區產生任何影響。美國專利(專利號：5,665,619)公開了一種溝槽型DMOS電晶體結構，它包括一個與溝槽自對準的電晶體源極和體區觸點，以及製造這種自對準觸點結構的方法。這些方法依靠氧化矽層/氮化矽層/氧化矽層(ONO)在活性層上的堆疊和為保護回蝕之後的多晶矽柵最頂部而進行的氧化回蝕。隔片被用來保護側壁。另外，在這些方法當中，ONO堆疊會被用來保護活性區，在多次回蝕之後，一種熱氧化層會在多晶矽柵頂部長出。
美國專利(專利號：5,378,655)公開了一種製造半導體器件的方法，包括一種絕緣柵場效應器件，其中絕緣柵在溝槽或凹槽當中形成。在這種方法中，多晶矽柵的頂部的氧化層的形成先於隔片的形成。
美國專利(專利號：6,924,198)公開了一種溝槽柵MOSFET，該MOSFET通過一種超自對準(SSA)過程得以製成，該過程利用了一個絕緣層(例如玻璃層)和一個接觸掩模來對與MOSFET源極區進行導電連接的接觸開口進行界定。接觸掩模和中間的玻璃被用在其他類型的自對準過程當中，來減少源極金屬和嵌入的溝槽柵頂部之間的耦合電容。一個被沉積用來與源極區進行電導通的金屬層可被削平，例如，用化學機械方法打磨來提供的平直表面，用以避免擴展到玻璃層的導電線路的形成。不過，在這個長條形區域內仍然需要一個觸點，但不是體區觸點。
目前公開了的溝槽型MOSFET具有多晶矽柵(PSU)，如第1圖所示。有關這種柵結構的一個示例在美國專利公開檔(20060071268)當中進行描述，並在此作為參考。如圖1的透視圖所示，一個功率MOSFET器件100可包含一個形成於半導體襯底上的漏極102，體區104，嵌入體區內並且由體區表面向下延伸至體區內的源極106。器件100還包括一個由例如多晶矽(poly)這樣的傳導材料製成的柵極108，其設置於由源極和體區延伸至漏極的溝槽內。柵極108的上表面實際上已經擴展到源極106的上表面之上方。通過將柵極擴展而穿過源極，甚至在源極深度發生變化的時候，柵極同樣覆蓋了源極底部。電介質材料層110位於源極表面，用於將柵極與源極-體區接觸區絕緣。合適的電介質材料包括熱氧化物，低溫氧化物(LTO)，硼磷矽玻璃(BPSG)等。一個位於該器件上的金屬層(未示出)構成了與源極和柵極的接觸。迫切的需要發明這樣一種結構，以實現自對準源極/體區觸點而不需要掩膜，而且這種凹凸不平的堅固的結構具有低電阻的源極觸點和體區觸點。一個更為迫切的需要是發明這樣一種結構，可達到低溫度預算來實現淺度接合，與帶狀封閉單元幾何尺寸相容，與標準鑄造工藝相容，與標準金屬化方案相容以實現低接觸電阻，並與超小型單元間距相容。另一個更為迫切的需要是生產一種加工成本低廉的器件。
正是在這一背景下，提出了本發明。
本發明的目的在於提供一種超自對準溝槽型雙擴散金屬氧化物半導體電晶體結構及其製造方法，該半導體器件具有低接觸電阻和低寄生雙極效應，且具有極小的單元間距，保證半導體器件的封裝密度。
為達上述目的，本發明首先提供一種垂直型半導體裝置，其包含：一個形成於外延層內的體區層，其中該外延層是第一種半導體類型，而該體區層為第二種半導體類型；一個形成于體區層和外延層內的溝槽內的柵電極；一個形成於臨近柵電極的、體區層之內的源極區，其中該源極區為第一種半導體類型，且該源極區的頂部表面高於環繞在其周圍的體區層部分的頂部表面；一個沿柵電極側壁和底部設置的柵絕緣體，其中該柵絕緣體位於柵電極和源極區頂部之間，位於柵電極和體區層之間，以及位於柵電極和外延層之間；一個位於柵電極頂部上的氮化物絕緣帽，其中該絕緣帽未延伸至柵電極邊緣之外區域；一個沿源極區側壁和絕緣帽側壁設置的多晶矽隔片，其中該多晶矽隔片為第一種半導體類型，該源極區頂部包含有由多晶矽隔片擴散而來的第一種類型的半導體摻雜物，所述的多晶矽隔片具有外露於金屬層的導電側壁；以及一個含有第二種半導體類型摻雜物、且形成于體區層之內的體接觸區，其中該體接觸區自對準於多晶矽隔片和源極區的邊緣。
本發明還提供了一種製造垂直型半導體裝置的方法，其步驟包括：a 在外延層內形成一個體區層，所述的外延層為第一種半導體類型，體區層為第二種半導體類型；b 在外延層內形成一個溝槽，其包括：在該外延層上形成一個薄氧化物層；在該薄氧化物層上形成一個氮化物層；在該氮化物層上形成一個 厚氧化物層；並且藉由該薄氧化物層、該氮化物層以及該厚氧化物層上的一個或者多個穿孔對N-型外延層進行蝕刻，以形成溝槽；c 將柵絕緣層沿溝槽的底部以及一個或者多個側壁設置；d 在體區層和外延層內的溝槽中形成一個柵電極，所述的柵絕緣層位於柵電極與體區層、柵電極與外延層之間，並且所述柵電極的至少一個部分突出於所述外延層表面上，且所述的步驟d更包括沉積一導電材料於該溝槽之內，其中所述柵絕緣層設置於所述導電材料與所述外延層之間；並且將該厚氧化物層蝕刻至該氮化物層，及保留一部分所述導電材料突出於該氮化物層的外露表面上；e 在柵電極上方形成一個絕緣帽，其包括：對突出於該氮化物層的外露表面上之所述導電材料進行氧化；f 對絕緣帽周圍進行回蝕，直至柵電極的頂部與外延層表面高度相當或者高出；g 在外延層上形成一個多晶矽隔片並自對準於絕緣帽，所述的多晶矽隔片包含第一種半導體類型的高濃度摻雜物，該多晶矽隔片自對準於絕緣帽，該多晶矽隔片的生成過程包含沉積一個多晶矽層，隨後通過相對絕緣帽具有選擇性的各向異性回蝕該多晶矽層，使得只保留該多晶矽隔片；h 將多晶矽隔片中的至少一個部分的摻雜物擴散至體區層之內，以形成一個位於多晶矽隔片之下的源極區，所述的源極區為第一種半導體類型；且i 向體區層內注入一個包含有第二種半導體類型摻雜物的體接觸區，並對該體接觸區進行退火，該注入的體接觸區自對準於多晶矽隔片；j 在絕緣帽、多晶矽隔片、源極區以及體接觸區的上方形成一個金屬層。
本發明同時還提供了另一種製造垂直型半導體器件的方法，其步驟包括：a 對外延層上的掩膜進行圖案化，該掩膜包括，一個位於外延層表面上的薄氧化物層，一個位於薄氧化物層上的氮化物層，以及一個位於氮化物層上的硬掩膜，該圖案化形成了一個或者多個穿透薄氧化物層、氮化物層和硬掩膜的穿孔，將位於其下方的部分外延層外露，所述的外延層由第一種半導體類型的摻雜物進行摻雜；b 去除位於穿孔下方的外延層上的材料，以形成一個溝槽；c 將柵絕緣層沿溝槽的底部以及一個或者多個側壁設置；d 使用多晶矽對溝槽和掩膜中的穿孔進行填充，以形成一個柵電極，所述的柵絕緣層位於柵電極和外延層之間；e 去除硬掩膜層直至氮化物層，以至於柵電極的一個部分突出于薄氧化物層的表面之外；f 在外露的柵電極部分上、但不是在氮化物層上，形成絕緣帽；g 去除氮化物層；h 在絕緣帽和薄氧化物層上方形成一個保形氧化物層；i 去除保形氧化物層和薄氧化物層，直至露出外延層的表面；j 注入第二種半導體類型的摻雜物至外延層的上部部分，以形成第二種半導體類型的體區層；k 在絕緣帽和外露的體區層表面上方形成一個具有第一種半導體類型的多晶矽層；l 將絕緣帽頂部上方和體區層表面上的多晶矽進行各向異性蝕刻剝離，保留位於絕緣帽側壁上的一個多晶矽隔片；m 將多晶矽隔片中至少一個部分的第一種半導體類型的摻雜物由該多 晶矽隔片向體區層擴散，以形成最鄰近該隔片的頂部源極區，該源極區為第一種半導體類型；且n 採用第二種半導體類型的摻雜物對體區層最鄰近隔片的一個部分進行摻雜，在體區層內形成一個體接觸區。
本發明同時還提供了一種製造垂直型半導體器件的方法，其步驟包括：a 通過硬掩膜層上的穿孔，在外延層內形成溝槽，該外延層由第一種半導體類型構成；b 將柵絕緣層沿溝槽的底部以及一個或者多個側壁設置；c 使用摻雜多晶矽對溝槽和硬掩膜中的穿孔進行填充，以形成一個柵電極，所述的柵絕緣層位於柵電極和外延層之間；d 將溝槽中的多晶矽刻蝕至低於掩膜層頂部表面的位置，以形成一個柵電極；e 採用絕緣材料對柵電極頂部與掩膜上表面之間的空間進行填充，以在柵電極的一個或多個部分上方、且未被柵氧化物所遮蓋的位置，形成一個絕緣帽；f 去除掩膜層，保留絕緣帽和柵電極突出於外延層表面上的部分；g 向外延層頂部注入第二種半導體類型的摻雜物，以形成一個第二種半導體類型的體區層；h 在柵電極側壁和體區層的外露表面上，但不包括絕緣帽上，形成一個氧化物層；i 使用絕緣帽作為掩膜，對氧化物層進行各向異性蝕刻剝離直至體區層表面，保留氧化物層位於柵電極側壁上的部分；j 在絕緣帽和體區層外露表面上方形成一個具有第一種半導體類型的 高摻雜多晶矽層；k 對絕緣帽頂部和體區層表面上的高摻雜多晶矽層進行各向異性蝕刻剝離，保留鄰近柵電極側壁和絕緣帽側壁的具有第一種半導體類型的多晶矽隔片；l 對體區層未被多晶矽隔片覆蓋的部分進行回蝕，以至於體區層的臺階部分突出于體區層所剩部分的表面上；m 將多晶矽隔片中的至少一個部分的第一種半導體類型的摻雜物由該多晶矽隔片向體區層的臺階部分進行擴散，以形成鄰近隔片的具有第一種半導體類型的源極區；且n 使用隔片作為掩膜，對鄰近源極區的體區層採用第二種半導體類型的摻雜物進行摻雜，以形成位於體區層之內的體接觸區。
本發明所述的超自對準溝槽型雙擴散金屬氧化物半導體電晶體結構及其製造方法，可在無需掩模的基礎上實現自對準源極/體區接觸區，其具有低電阻的源極接觸區和體接觸區，可製造得到具有低接觸電阻和低寄生雙極效應的N溝道或P溝道半導體器件。另外，所述的製造得到的半導體器件具有極小的單元間距，保證半導體器件的封裝密度。
儘管為了進行充分說明，以下詳細敍述包含了很多具體細節，但是具有本領域普通技術水準的任何人員都能夠意識到針對這些細節的變化和替換，且都包含在本發明的權利範圍之內。相應的，下述本發明的典型實施例的詳盡解釋並不損害本發明的通用性，同樣也不是本發明的限制。
第2A圖是本發明的一個實施例中自對準垂直溝槽型DMOS 200 的橫截面圖。這一垂直溝槽型MOSFET 200包含一個形成於N-外延層218上的P-型體區層212，一個形成於P-型體區層212中的一個溝槽內的N+型多晶矽柵極202，該N-外延層218生長於一個高度摻雜的襯底(圖中未示出)上方，和一個位於P-型體區層212之內、溝槽柵202旁邊的自對準N+型源極擴散區208。N+型源極區208的頂部表面和P-型體區層212的頂部表面位於同一平面。MOSFET器件200包含一個生成於P-型體區層212內的集成體區接觸區213，該體區接觸區與源極擴散邊緣自對準，以便最小化單元尺寸和間距。體區接觸區213分別與P-型體區層212的P型摻雜區域和位於P-型體區層之內的N+摻雜源極區208接觸。
溝槽型MOSFET200還包括一個柵極絕緣層210，例如氧化物，氮化物，或者二者的組合物，該柵極絕緣層位於柵極202與N+型源極擴散區208，P-型體區層212，N-外延層218這三者之間。一由例如氧化物、氮化物或者二者的組合物構成的絕緣帽204位於溝槽柵電極202的頂部。如圖2A所示，絕緣帽204並沒有延伸到柵電極202的邊緣之外。在一個優選實施例當中，絕緣帽204由氮化物材料製成，例如氮化矽。一個高度N+摻雜的隔片206沿著溝槽柵極202的一邊側壁和絕緣帽204的一邊側壁設置。在一個優選實施例當中，隔片206由多晶矽製成。N+型高摻雜(多晶矽)隔片206中的摻雜物擴散進入位於P-型體區層212內的附近的矽區(與多晶矽隔片206相接觸)，例如通過熱擴散，以形成一個自對準的N+型源極擴散區208。體區接觸區213同樣與N+型高摻雜(多晶矽)隔片206和N+源極擴散區208自對準。以實例說明，該N+摻雜的隔片可由導體材料製成，例如摻雜有N+型摻雜物的多晶矽。
溝槽型MOSFET 200還包括位於P-型體區層212、N+摻雜(多晶矽)隔片206和絕緣帽204上方的勢壘金屬216，以及用來填充觸點的回流源極金屬214。
第2A圖中所示的實施例當中的自對準溝槽型DMOS結構200，其特點是一個具有自對準源極摻雜和體區接觸區的側壁源極，其中，所述的自對準源極摻雜和體區接觸區沿溝槽(柵極寬度)形成的。儘管如此，本發明的實施例並不局限於這種特殊的結構。
第2B圖是另一溝槽型MOSFET 220的橫截面圖，其具有一個與溝槽型MOSFET 200類似的結構。如第2B圖中所示，一個自對準N+源極擴散區209位於P-型體區層212上方，這樣一來N+源極擴散區209的底部表面和P-型體區層212的頂部表面位於同一平面。N+型高摻雜(多晶矽)隔片206中的摻雜物以熱擴散的方法形成了自對準N+源極擴散區209。N+型高摻雜(多晶矽)隔片206可由注入多晶矽形成，或者由POCl3多晶矽擴散形成。作為另一選擇，多晶矽也可進行原位摻雜。
作為另一選擇，其他摻雜材料也可用作射極擴散源。特別對於第2B圖中的實施例而言，因為金屬與源極區209的側壁相接觸，摻雜的隔片可不必為導體(由於金屬與一個更大的源極表面區域相接觸，從而減小了接觸電阻，這顯然成為了首選)。這些材料可以是PSG(磷摻雜玻璃)那樣的摻雜電介質。
在第2B圖所示的結構中，形成於P-型體區212的體接觸區213與N+源極區209的一角相接觸。位於源極區209和體接觸區213之間的接觸區域之尺寸和深度由(多晶矽)隔片206的尺寸來決定。這種結構通過採用凹入的體接觸區(與柵極202之間由自對準源極區209 的寬度間隔開，以確保低內阻Rdson)可提高非夾緊式感應開關(UIS)的性能。在這個實施例當中，體接觸區更靠近溝道區域(P-型體區212鄰近柵極202)是可取的。
第2C圖是一個本發明的另一實施例中溝槽型MOSFET 230的橫截面圖。溝槽型MOSFET 230包含一個形成於N-漂移層217上方的P-型體區層212，其中N-漂移層217形成於用作漏極的N+襯底219上方，還包含一個形成於P-型體區層212中的溝槽中的N+型多晶矽溝槽型柵極202。如第2C圖中所示，自對準N+型源極擴散區209位於P-型體區層212上方，N+源極擴散區209的底部表面與P-型體區層212的頂部表面位於同一平面。高摻雜N+型(多晶矽)隔片206的摻雜物經熱擴散，形成了自對準N+型源極擴散區209。高摻雜N+型隔片206可由多晶矽注入形成，或者由POCl3多晶矽擴散形成。作為另一選擇，隔片材料也可進行原位摻雜。
溝槽型MOSFET 230還包括柵極絕緣層210，其由例如氧化物，氮化物或者二者的組合物製成，該柵極絕緣層210設置於柵極202與N+型源極擴散區209，P-型體區層212和N-漂移層217之間。在本實施例當中，一個氮化物絕緣帽205，例如由氮化矽製成，被設置於溝槽型柵電極202上方。第2C圖中還可以看到，絕緣帽205並沒有延伸到柵電極202的邊緣之外。
溝槽型MOSFET 230還包括位於P-型體區層212，N+型摻雜(多晶矽)隔片206和氮化物絕緣帽205上方的勢壘金屬216，以及用以填充觸點的回流源極金屬214。
在第2C圖所示的結構中，P-型體區212中所形成的體接觸區215與N+型源極區209的一角相接觸。位於源極區209和體接觸區215 之間的接觸區域之尺寸和深度由(多晶矽)隔片206的尺寸來決定。這種結構通過採用凹入的體接觸區(與柵極202之間由自對準源極區209間隔開，以確保低內阻Rdson)可提高非夾緊式感應開關(UIS)的性能。
針對如何製造上述類型的MOSFET，有多種技術可以選擇。舉例而言，第3A圖至第3M圖為製造第2A圖所示的溝槽型MOSFET的方法步驟橫截面示意圖。如第3A圖所示，一個N-型外延半導體層302生長於圖中未示出的襯底上方(典型為對N溝道器件進行N+型高摻雜)。第一層掩膜304，有時作為溝槽掩膜，形成於N-型外延層302表面上，例如，該掩膜通過在光阻層上進行光刻，或者對經由低溫氧化物(LTO)沉積技術所形成的硬掩膜氧化物光刻，或者熱氧化並通過光致抗蝕劑掩模蝕刻，得以形成。如第3B圖所示，隨後通過例如反應離子蝕刻(RIE)來蝕刻N-型外延矽層，通過穿過溝槽掩膜304將N-型外延層蝕刻至預設的深度，以形成溝槽306。將蝕刻聚合物剝離，並在這個部位清潔晶圓。如第3C圖所示，一個柵絕緣薄層308(通常為氧化物)，形成於溝槽306的側壁和底部上(例如採用熱氧化技術，並伴隨一個標準的犧牲氧化層生長和蝕刻工序)。柵電極材料，例如N+型摻雜多晶矽，沉積於溝槽306之內的剩餘空間，並形成溝槽柵310。如第3D圖所示，位於溝槽306內的溝槽柵310的導電材料被進一步回蝕，直至其頂部低於N-型外延層302的頂部平面。
如第3E圖所示，溝槽掩膜304被剝離。如第3F圖所示，絕緣帽312，通常為氧化物、氮化物或者他們的組合物，形成於溝槽柵310上方。絕緣帽312的頂部經由化學機械平面化方法(CMP)或回蝕的方法與N-型外延層302對齊。絕緣帽312並不延伸至溝槽柵310的側 面之外。
如第3G圖所示，N-型外延層302可選擇性的回蝕至與溝槽柵310頂部平齊或稍低。如圖3H所示，體區314通過離子注入和擴散形成於N-型外延層302的頂部部分。舉例而言(該例並不是本發明的限制)，硼離子以20至100KeV的能量被注入到N-型外延層中，注入劑量約為3X1012至1X1014，以此形成N溝道器件的P-型體區。採用一掩膜來形成終止區(圖中未示出)。離子隨後通過例如加熱至950℃到1100℃之間的方法進行擴散。作為另一選擇，體區314也可在形成如第3A圖中所示的溝槽掩膜304之前就形成。
接下來，如第3I圖所示，一個高摻雜N+型多晶矽層316，厚度約為500Å至2KÅ，沉積于P-體區314和絕緣帽312上方。該多晶矽層316可在沉積過程中進行N型原位摻雜，如果在沉積的過程中未進行摻雜，也可在沉積之後採用砷或磷進行離子注入(通常注入劑量為1X1015到5X1015，能量為20KeV到60KeV)。如第3J圖所示，該N+型多晶矽層316隨後進行各向異性回蝕，所使用的蝕刻工藝相對於絕緣帽312的材料可選擇性的保留，直到位於平面上的該N+型多晶矽已被全部清除後形成了一個高摻雜N+型多晶矽隔片318，該隔片主要設置在位於絕緣帽層312側壁之外的柵極氧化物308上方。該多晶矽隔片318自對準於絕緣帽層312。
如第3K圖所示，P+型摻雜物可垂直注入P-型體區314的頂部平面未被隔片318覆蓋的一個或多個區域，以此形成一個P+型體接觸區320。隔片318可在摻雜物對P-型體接觸區320進行注入的時候起到掩膜的作用。該注入可以是一個單一注入或者與體區具有相同導電類型的組合注入，例如硼或者BF2，注入能量為10至100KeV，注入劑 量為5X1013至4X1015。因為該高摻雜N+型隔片318為高度摻雜，故其沒有受到P+體區接觸注入的顯著影響。
該高摻雜N+型隔片318(以及體接觸注入)隨即採用擴散爐快速熱處理(RTP)退火。如第3L圖所示，加熱使得N+型摻雜物擴散出高摻雜N+型隔片318，並在P-型體區層314之內形成了一個N+源極區322。該步驟也可用來對P-型體接觸區320進行退火。其所生成的結構隨後通過掩膜(無尺寸限制)來界定柵接觸區，並提供穿過柵絕緣帽312的通孔(未示出)之後得以完成。
如第3M圖所示，該半導體器件通過在P-型體區層314、N+型高摻雜多晶矽隔片318以及絕緣帽312上方沉積一個勢壘金屬324(例如Ti，TiN，Ti/TiN，TiW，TiWN，厚度範圍為200Å至1500Å)之後，再沉積並圖案化一個頂部金屬層326(例如採用厚鋁，或者銅鋁合金，厚度為0.5至4微米)而得以完成。該金屬可通過一個界定柵極和源極金屬以及觸點位置的掩膜進行圖案化和回蝕。其所生成的結構將被鈍化，例如通過使用一個第3M圖中未示出的氧化物層、氮化物層或者氮氧化物層。
該鈍化材料使用一次附加掩膜來進行圖案化，以便露出接合襯墊。這種圖案化可以界定並在鈍化物當中開出“視窗”，以便露出用以形成導電連接(例如接合線，探頭等等)的位置。
第4A圖至第4F圖為橫截面示意圖，示出了製造第2B圖所示溝槽型MOSFET的另一種替代方法。第4A圖所示與前述第3I圖所示完全一致。第3A圖至第3I圖所述製造流程也可以用來製造第4A圖所示的結構。
該高摻雜N+型多晶矽層316通過使用擴散爐快速熱處理(RTP) 進行退火，因而N+型摻雜物得以由高摻雜N+多晶矽層316擴散至P-型體區層314的頂部區域，並形成了如第4B圖所示的N+型源極擴散層418。
隨後，部分高摻雜N+型多晶矽層316進行各向異性回蝕，所使用的各向異性蝕刻可選擇性地保留絕緣帽312的材料，並使得源極擴散層418的頂部表面上的N+型多晶矽層316都已被去除，這樣就形成了如第4C圖中所示的高摻雜N+型多晶矽隔片420。
外露出來的N+型源極擴散層418進一步進行各向異性蝕刻，直至蝕刻深度與N+型源極深度相當，並形成了如第4D圖當中所示的N+型源極擴散區。
如第4E圖所示，P+型摻雜可垂直注入到P-型體區層314外露的頂部表面，以此形成一個P+型體接觸區422。在本實施例當中，隔片420對於P+型摻雜物的注入而言起到了自對準掩膜的作用。其結果是體接觸區422與P-型體區層314接觸，並與源極區418的一角相接觸。
其所生成的結構接下來將通過第三掩膜進行蝕刻，來為柵極接觸區(未示出)提供穿孔。如第4F圖所示，該半導體器件通過沉積一個勢壘金屬424(例如Ti，TiN，Ti/TiN，TiW，TiWN，厚度範圍為200Å至1500Å)於P-型體接觸區422、N+型摻雜源極擴散區418、N+型摻雜多晶矽隔片420和絕緣帽312上方，並接著沉積及圖案化一個頂部金屬層426(例如採用厚鋁，或者銅鋁合金，厚度為0.5至4微米)來完成。該金屬通過第四掩膜來進行圖案化和蝕刻。晶圓接下來將被鈍化，例如對晶圓外塗一層氧化物、氮化物或者氮氧化物，該過程第4F圖中未示出。鈍化材料將通過第五掩膜被沉積並進行蝕刻。
第5A圖至第5C圖為橫截面示意圖，示出了製造第2B圖所示溝 槽型MOSFET的又一種替代方法。第5A圖所示與前述第3J圖所示完全一致。第3A圖至第3J圖所述製造流程也可以用來製造第5A圖所示的結構。P-型體區層314頂部表面部分被選擇性的回蝕，並形成下凹的體接觸區。P+型摻雜物接著被垂直注入到P-型體區層314的剩餘部分的頂部表面之內，形成了如第5B圖中所示的體接觸區522。
高摻雜N+型多晶矽隔片318採用擴散爐快速熱處理(RTP)進行退火，因而N+型摻雜物得以由N+型高摻雜多晶矽層316擴散至P-型體區層314頂部表面的未被蝕刻的部分，形成了N+型摻雜源極區520。該步驟也可以對體接觸區522進行退火。其所生成的結構接下來通過第三掩膜進行蝕刻，以便為柵極接觸區(未示出)提供穿孔。如第5C圖所示，該半導體器件經由沉積一個勢壘金屬504(例如Ti，TiN，Ti/TiN，TiW，TiWN，厚度範圍為200Å至1500Å)於P-型體區層314、N+型摻雜源極區520、N+型摻雜多晶矽隔片318和氧化物312上方，接著沉積並圖案化頂部金屬層506(例如厚鋁，或者銅鋁合金，厚度為0.5至4微米)來完成。晶圓隨後被鈍化，例如通過對晶圓外塗一層氧化物、氮化物或者氮氧化物，該過程圖5C中未示出。
第6A圖至第6M圖為橫截面示意圖，示出了製造第2A圖所示溝槽型MOSFET的又一種替代方法。該實施例的特徵是一個不需要在有源區進行矽蝕刻以形成凹入溝槽的PSU方法。如第6A圖所示，N-型外延半導體層602生長於一個高度摻雜的襯底(圖中未示出)之上方。一個薄氧化層604(例如厚度在150Å至500Å之間)沉積於N-型外延層602上方。一個氮化層606，厚度約為300Å至2KÅ，沉積於氧化層604上方。
一個氧化物硬掩膜608通過圖案化一個採用低溫氧化(LTO)沉 積技術或者熱氧化技術所形成的厚氧化物(分為光致抗蝕劑掩模步驟和其後的氧化物蝕刻步驟)，形成於氮化物層606的表面之上方。氧化層604和氮化物層606通過氧化物硬掩膜608的一個開口完全被蝕刻。
如第6B圖所示，溝槽610透過氧化物硬掩膜608，通過在N外延層上進行反應離子蝕刻(RIE)至預先設定的深度得以形成。蝕刻下來的聚合物被剝離，然後晶圓的這個部位被清潔。如第6C圖所示，一個薄層柵極氧化物612通過標準的犧牲氧化層生長和剝離工序形成於溝槽610的側壁和底部上。如第6D圖所示，一種導體材料，例如N+型多晶矽，被沉積於溝槽610的剩餘空間之內。該多晶矽通過回蝕或者CMP過程進行頂部削平。
如第6E圖所示，氮化物層606上方的氧化物硬掩膜608(氧化物)被剝離。可以選擇性的採用一個掩膜來保留氧化物區域內的氧化物。如第6F圖所示，氧化物616可以選擇性的採用熱生長的方式生成於N+型多晶矽柵極614上方。該氧化物僅在外露的多晶矽柵極區之上方生長，因為器件的其他部分被氮化物層606所保護。
如第6G圖所示，氮化物層606被選擇性的蝕刻掉。一個保形氧化物層618，厚度約為150Å至700Å，通過採用高溫氧化(HTO)技術被沉積於氧化層604和氧化物616上方。
氮化物材料傾向於在製造過程當中表現出與氧化物不同的特性。舉例而言，某些氮化物在蝕刻過程當中並不會被氧化。同樣，某些氮化物，比如氮化矽，不能採用可以蝕刻氧化矽的化學方法進行蝕刻。所以氧化物可以選擇性的被蝕刻而與此同時氮化物則不會。因此，通過決定何時去除下層氧化物上方的氮化物層，可使得決定何時 停止一個蝕刻過程成為可能。
該結構可優選地在氮氣當中進行退火，所採用的方法為快速熱處理(RTP)或熔爐，溫度範圍約為900℃至1050℃。如第6H圖所示，氧化物618，616和604可通過反應離子蝕刻(RIE)的方式進行回蝕，回蝕的終點為當N-外延層602的水準表面外露出來之後。
P型摻雜物被覆毯式注入(例如零傾斜角或某種傾斜和旋轉的結合)到N-型外延層602的頂部區域。第二掩膜被用來形成終止區。P型摻雜物隨後進行擴散(例如通過在氮氣中加熱至950℃至1100℃)，於是形成了如圖6I當中所示的P-型體區620。如圖6J所示，一個N+型高摻雜多晶矽層622，厚度約為500Å至2KÅ，隨後被沉積於P-型體區620和氧化物616上方。該N+型摻雜多晶矽層622可進行原位N+摻雜(對於N溝道)；或者如果沉積的時候未進行摻雜，可採取POCl3擴散或者多重傾斜和旋轉注入的方式進行注入。
該高摻雜N+型多晶矽層622可採用反應離子蝕刻(RIE)的方式進行各向異性回蝕，回蝕的終點為當P-型體區620的水準表面上被清除乾淨，由此形成了如第6K圖所示的N+型摻雜多晶矽隔片623。在有源區內過度蝕刻並不會影響該結構，由於源極和溝道均與溝槽側壁自對準。
如第6L圖所示，P型摻雜物，例如硼，可垂直注入到P-型體區620的頂部部分，該區域並沒有被N+型摻雜多晶矽隔片623所覆蓋，這樣形成了一個P-型體接觸區626。該高摻雜N+型多晶矽隔片623隨後採用擴散爐快速熱處理(RTP)進行退火，因此N+型摻雜物由高摻雜N+型多晶矽層623擴散出並進入P-型體區620的頂部表面的一個頂部部分，以自對準的方式形成一個N+型源極擴散層624。
其所生成的結構接著可通過第三掩膜來進行蝕刻，以便為柵極接觸區提供穿孔。如第6M圖所示，該半導體器件經由沉積一個勢壘金屬628(例如Ti，TiN，Ti/TiN，TiW，TiWN，厚度範圍為200Å至1500Å)於P-型體接觸區626、N+型摻雜多晶矽隔片623和氧化物616上方，接著沉積並圖案化頂部金屬層630(例如厚鋁，或者銅鋁合金，厚度為0.5至4微米)來完成。該金屬隨後通過第四掩膜來進行圖案化和蝕刻。隨後晶圓被鈍化，例如對晶圓外塗一層氧化物、氮化物或者氮氧化物，該過程第6M圖中未示出。鈍化材料其後通過第五掩膜來蝕刻，以便形成接合襯墊的開口。
第7A圖至第7P圖為橫截面示意圖，示出了採用氮化物絕緣帽的溝槽型MOSFET的製造方法。其所生成的結構與第2C圖所示結構相似。該方法可加以修改，用以製造其他結構。如第7A圖所示，一個N-型外延半導體層702生長於圖中未示出的襯底上方(典型的對於N溝道器件，是高摻雜N+的襯底)。第一掩膜704，有時在這裏被當做溝槽掩膜，隨後形成於N-外延層702的表面之上方，例如，該掩膜通過在一個經由低溫氧化物(LTO)沉積技術所形成的氧化物硬掩膜上進行圖案化，或者熱氧化並通過光致抗蝕劑掩模蝕刻，得以形成。
如第7B圖所示，一個溝槽706通過穿過溝槽掩膜704將N-外延矽層702利用反應離子蝕刻(RIE)至一個預定的深度得以形成。蝕刻下來的聚合物可被剝離，在這個部位，晶圓隨即被清潔。如第7C圖所示，一個柵絕緣薄層710，例如氧化物，使用例如熱氧化技術，並伴隨一個標準的犧牲氧化層生長和蝕刻工序形成於溝槽706的側壁和底部上。一個導電柵電極材料708，例如N+型摻雜多晶矽，被沉積於溝槽706之內所剩餘的空間以及溝槽掩膜704上方。該導電材料708 隨即被回蝕至低於溝槽掩膜704頂部表面的位置，形成了一個如第7D圖所示的溝槽柵709。
如第7E圖所示，氮化物絕緣層711，例如氮化矽，形成於溝槽柵709和溝槽掩膜704上方。如第7F圖所示，該氮化物絕緣層711經由回蝕或者CMP過程，其頂部與溝槽掩膜704頂部平面大致平齊，剩下的部分成為了氮化物絕緣帽712，其邊緣沒有超出柵極709的邊緣。如第7G圖所示，溝槽掩膜704被剝離。如第7H圖所示，體區714經由離子注入和擴散形成於N-外延層702的頂部。該體區注入自對準於氮化物絕緣帽712，但仍需要一個掩膜來形成終止區(圖中未示出)。舉例而言(該例並不是本發明的限制)，硼離子以20至100KeV的能量被注入該N-型外延層，注入劑量約為3X1012至1X1014，以此形成N溝道器件的體區。離子隨後通過例如加熱至950℃到1100℃之間的方法進行擴散。
如第7I圖所示，氧化物薄層716通過例如熱氧化的方法，形成於溝槽柵709的側壁上以及P-型體區714之上方。溝槽柵709側壁上的氧化物生長增厚。如第7J圖所示，氧化物716接下來進行各向異性垂直蝕刻，以去除氧化物716未在氮化物絕緣帽712之下的部分。絕緣帽712的氮化物在該蝕刻過程中起到掩膜的作用。於是，如第7K圖所示，一個高摻雜的N+型多晶矽層717，厚度約為500Å至2KÅ之間，沉積於P-型體區714和氮化物絕緣帽712上方。該多晶矽層717可以在沉積的過程當中進行原位N+型摻雜，如果該多晶矽層在沉積的過程當中未進行摻雜，或者也可以在沉積之後使用砷或磷(劑量約為3X1012至1X1014，能量為20KeV至60KeV)進行離子注入。N+型多晶矽層717隨即進行各向異性回蝕，所使用的蝕刻工藝相對於絕 緣帽312的材料可選擇性的保留，直至位於各平面上的該N+型多晶矽全部被去除之後，形成了主要設置於接近位於氮化物絕緣帽712側壁上的柵氧化物716上的N+型高摻雜的多晶矽隔片718，如第7L圖所示。於是，N+型多晶矽隔片718自對準於氮化物絕緣帽712。
如第7M圖所示，對選定的P-型體區層714的頂部區域進行回蝕，以便形成下凹的體接觸區。該蝕刻自對準于N+型高摻雜多晶矽隔片718和氮化物絕緣帽712。該高摻雜N+型隔片718隨即採用擴散爐快速熱處理(RTP)退火。加熱使得N+型摻雜物擴散出高摻雜N+型多晶矽隔片718，並在P-型體區714之內形成了一個如第7N圖所示的N+源極區720。於是，該N+型源極區720自對準於多晶矽隔片718。
如第70圖所示，P+型摻雜物垂直注入到P-型體區層714中未被隔片718和N+型源極區720覆蓋的一個或者多個部分，形成了一個P+型體接觸區722。隔片718在摻雜物注入P-型體接觸區722時起到掩膜的作用，並且P+型體接觸區722自對準於多晶矽隔片718和氮化物絕緣帽712。該注入可以是摻雜物單獨注入，或者是與體區具有相同導電類型的摻雜物的混合注入，例如硼或BF2，注入能量範圍是10至100KeV，注入劑量範圍是5X1013至4X1015。作為另一選擇，體接觸區注入可以在如第7N圖所示的退火步驟之前進行，隨即與N+型源極區720一同進行退火。
其所生成的結構隨後通過非限定掩膜來界定柵接觸區並提供穿過柵絕緣帽712的穿孔(未示出)之後得以完成。
如第7P圖所示，該半導體器件通過沉積一個勢壘金屬724(例如Ti，TiN，Ti/TiN，TiW，TiWN，厚度範圍為200Å至1500Å)於P- 型體接觸區722、N+型源極區720、N+型摻雜多晶矽隔片718和氮化物絕緣帽712上方，並且隨後沉積和圖案化一個頂部金屬層726(例如厚鋁，或者銅鋁合金，厚度為0.5至4微米)得以完成。該金屬可通過一個界定柵極和源極電極及其位置(在該位置，電極可以被連接)的掩膜進行圖案化和蝕刻。其所生成的結構將被鈍化，例如通過外塗一個第7P圖中未示出的氧化物層、氮化物層或者氮氧化物層。該鈍化材料使用一次附加掩膜來進行圖案化，以便露出接合襯墊。這種圖案化可以界定並在鈍化物當中開出“視窗”，以便露出用以形成導電連接(例如接合線，探頭等等)的位置。
上述方法可以使得該半導體器件具有更小的單元間距。對於0.35微米的制程工藝來說，1微米或者更小些的間距是可行的(0.35微米的溝槽+0.35微米的溝槽接觸區+0.2微米的間隔)。另外，這些方法由於將源極接觸區到柵極的間距控制的更為緊湊與整個側壁是N+型源極進而改進了源極接觸區，其盡可能的降低了掩膜的次數，從而獲得了更高的產量。本發明的實施例可以僅使用五次掩模(包括鈍化和終止掩膜)而得以實施。
本發明的實施例可用以製造具有低接觸電阻和低寄生雙極效應的N溝道或P溝道器件。值得注意的是，儘管前述的例子涉及N溝道器件及其製造，掌握現有技術的人員可以想到同樣的技術也可以用於P溝道器件及其製造。由於半導體材料的相反極性(例如P型和N型)區別主要在於使用極性不同的摻雜物，上述技術在採用相反極性的半導體層和摻雜物之後，也可用於P溝道器件。
儘管上述是有關本發明優選實施例的完整敍述，對本發明進行某些替換、修改和等效仍然是可能的。因此，本發明的保護範圍並不由 以上相關敍述所決定，而是與本發明的等效物一起由所附的相關申請專利範圍所決定。任何特徵，都可以和其他特徵進行組合，無論其是否為最佳。在申請專利範圍當中，冠詞“一”或“一個”指得是其後文中所述事物在數量上的單個或更多個，除非該處有清楚的與之相反的意思表示。附加的申請專利範圍不應被解釋為包含方式加功能的限制，除非該限制明確地在某個申請專利範圍中採用短語“意味著”來進行敍述。
102‧‧‧漏極
104‧‧‧體區
106‧‧‧源極
108‧‧‧柵極
110‧‧‧電介質材料層
202‧‧‧溝槽型柵電極
204、312‧‧‧絕緣帽
205、712‧‧‧氮化物絕緣帽
206‧‧‧N+型高摻雜隔片
208、209‧‧‧N+源極擴散區
210‧‧‧雜極絕緣層
212、314、620、714‧‧‧P-型體區
213、522‧‧‧體區接觸區
214‧‧‧回流源極金屬
215‧‧‧體接觸區
216、324、424、504、628、724‧‧‧勢壘金屬
217‧‧‧N-漂移層
218‧‧‧N-外延層
219‧‧‧N+襯底
302‧‧‧N-型外延層
304‧‧‧溝槽掩膜
306、610、706‧‧‧溝槽
308‧‧‧柵絕緣薄層、柵極氧化物
310、709‧‧‧溝槽柵
316、717‧‧‧N+型多晶矽層
320、626、722‧‧‧P-型體接觸區
322、720‧‧‧N+源極區
326、426、506、630、726‧‧‧頂部金屬層
318、420、718‧‧‧N+型多晶矽隔片
418、624‧‧‧N+型源極擴散層
520‧‧‧N+型摻雜源極區
602、702‧‧‧N-外延層
604‧‧‧氧化層
606‧‧‧氮化層
608‧‧‧氧化物硬掩膜
612‧‧‧薄層柵極氧化物
614‧‧‧N+型多晶矽柵極
616、716‧‧‧氧化物
618‧‧‧保形氧化物層
622‧‧‧N+型摻雜多晶矽層
623‧‧‧N+型摻雜多晶矽隔片
704‧‧‧溝槽掩膜
708‧‧‧導電柵電極材料
710‧‧‧柵絕緣薄層
711‧‧‧氮化物絕緣層
722‧‧‧P+型體接觸區
本發明的目的和優點將通過閱讀以下詳細的描述和參考附圖可得以明確：第1圖是現有技術溝槽型MOSFET的透視圖。
第2A圖是本發明一個實施例中自對準溝槽型DMOSFET橫截面圖。
第2B圖是本發明另一個實施例中自對準溝槽型DMOSFET橫截面圖。
第2C圖是本發明又一個實施例中自對準溝槽型DMOSFET橫截面圖。
第3A-3M圖是第2A圖所示DMOSFET製造過程的橫截面說明圖。
第4A-4F圖是第2B圖所示DMOSFET製造過程的橫截面說明圖。
第5A-5C圖是第2B圖所示DMOSFET另一製造過程的橫截面說明圖。
第6A-6M圖是第2A圖所示DMOSFET製造過程的橫截面說明圖。
第7A-7P圖是第2C圖所示DMOSFET製造過程的橫截面說明圖。
202‧‧‧溝槽型柵電極
204‧‧‧絕緣帽
206‧‧‧N+型高摻雜隔片
208‧‧‧N+源極擴散區
210‧‧‧雜極絕緣層
212‧‧‧P-型體區
213‧‧‧體區接觸區
214‧‧‧回流源極金屬
216‧‧‧勢壘金屬
218‧‧‧N-外延層

Claims (20)

  1. 一種垂直型半導體裝置，包含：一個形成於一外延層內的體區層，其中該外延層是一第一種半導體類型，而該體區層為一第二種半導體類型；一個形成于該體區層和該外延層內的一溝槽內的柵電極；一個形成於臨近柵電極的、該體區層之內的源極區，其中該源極區為該第一種半導體類型，且該源極區的頂部表面高於環繞在其周圍的該體區層部分的頂部表面；一個沿該柵電極側壁和底部設置的柵絕緣體，其中該柵絕緣體位於該柵電極和該源極區頂部之間，位於該柵電極和該體區層之間，以及位於該柵電極和該外延層之間；一個位於該柵電極頂部上的氮化物絕緣帽，其中該絕緣帽未延伸至該柵電極邊緣之外區域；一個沿該源極區側壁和該絕緣帽側壁設置的多晶矽隔片，其中該多晶矽隔片為該第一種半導體類型，該源極區頂部包含有由該多晶矽隔片擴散而來的該第一種類型的半導體摻雜物，該多晶矽隔片具有外露於一金屬層的導電側壁；以及一個含有該第二種半導體類型摻雜物、且形成于該體區層之內的體接觸區，其中該體接觸區自對準於該多晶矽隔片和該源極區的邊緣。
  2. 如申請專利範圍第1項所述的垂直型半導體裝置，其特徵在於，該源極區域的底部與環繞在其周圍的該體區層部分的頂部表面平齊。
  3. 如申請專利範圍第2項所述的垂直型半導體裝置，其特徵在於，該體接觸區與該源極區的一角相接觸。
  4. 如申請專利範圍第1項所述的垂直型半導體裝置，還包含一個位於該多晶矽隔片、該絕緣帽以及該體接觸區上的勢壘金屬層。
  5. 如申請專利範圍第4項所述的垂直型半導體裝置，還包含一個位於勢壘金屬層上方的金屬層。
  6. 如申請專利範圍第1項所述的垂直型半導體裝置，其特徵在於，該第一種半導體類型為N型，第二種半導體類型為P型。
  7. 如申請專利範圍第1項所述的垂直型半導體裝置，其特徵在於，該第一種半導體類型為P型，第二種半導體類型為N型。
  8. 一種製造垂直型半導體器件的方法，其步驟包括：a 在一外延層內形成一個體區層，該外延層為一第一種半導體類型，該體區層為一第二種半導體類型；b 在該外延層內形成一個溝槽，其包括：在該外延層上形成一個薄氧化物層；在該薄氧化物層上形成一個氮化物層；在該氮化物層上形成一個厚氧化物層；並且藉由該薄氧化物層、該氮化物層以及該厚氧化物層上的一個或者多個穿孔對N-型外延層進行蝕刻，以形成該溝槽；c 將一柵絕緣層沿該溝槽的底部以及一個或者多個側壁設置；d 在該體區層和該外延層內的該溝槽中形成一個柵電極，該柵絕緣層位於一柵電極與該體區層、該柵電極與一外延層之間，並且該柵電極的至少一個部分突出於該外延層表面上，且所述的步驟d更包括沉積一導電材料於該溝槽之內，其中該柵絕緣層設置於該導電材料與該外延層之間；並且將該厚氧化物層蝕刻至該氮化物層，及保留一部分該導電材料突出於該氮化物層的外露表面上；e 在該柵電極上方形成一個絕緣帽，其包括：對突出於該氮化物層的外露表面上之該導電材料進行氧化；f 對該絕緣帽周圍進行回蝕，直至該柵電極的頂部與該外延層的表面 高度相當或者高出；g 在該外延層上形成一個多晶矽隔片並自對準於該絕緣帽，該多晶矽隔片包含該第一種半導體類型的高濃度摻雜物，該多晶矽隔片自對準於該絕緣帽，該多晶矽隔片的生成過程包含沉積一個多晶矽層，隨後通過相對該絕緣帽具有選擇性的各向異性回蝕該多晶矽層，使得只保留該多晶矽隔片；h 將該多晶矽隔片中的至少一個部分的摻雜物擴散至該體區層之內，以形成一個位於該多晶矽隔片之下的源極區，該源極區為該第一種半導體類型；i 向該體區層內注入一個包含有該第二種半導體類型摻雜物的一體接觸區，並對該體接觸區進行退火，該注入的體接觸區自對準於該多晶矽隔片；以及j 在該絕緣帽、該多晶矽隔片、該源極區以及該體接觸區的上方形成一個金屬層。
  9. 如申請專利範圍第8項所述的方法，其特徵在於，所述的步驟h與步驟i中對該體接觸區退火是同時進行的。
  10. 如申請專利範圍第8項所述的方法，其特徵在於，所述的步驟g還包括繼續進行各向異性蝕刻，使得相鄰多晶矽隔片的該體區層經回蝕後，低於該多晶矽隔片的底部。
  11. 如申請專利範圍第10項所述的方法，其特徵在於，所述的步驟h在步驟g中沉積該多晶矽層之後進行，但在步驟g中的各向異性回蝕之前進行。
  12. 如申請專利範圍第10項所述的方法，其特徵在於，所述的步驟h與步驟i中對該體接觸區退火是同時進行的。
  13. 如申請專利範圍第10項所述的方法，其特徵在於，所述的步驟g還包括進行各向異性蝕刻，使得相鄰多晶矽隔片的該體區層被回蝕至與該裝置完成之後的該源極區的底部平齊。
  14. 如申請專利範圍第8項所述的方法，其特徵在於，所述的步驟f包括對該外延層進行回蝕，使得該柵電極的至少一個部分突出於該外延層表面上。
  15. 如申請專利範圍第8項所述的方法，其特徵在於，該第一種半導體類型為N型，該第二種半導體類型為P型。
  16. 如申請專利範圍第8項所述的方法，其特徵在於，該第一種半導體類型為P型，該第二種半導體類型為N型。
  17. 如申請專利範圍第8項所述的方法，其特徵在於，所述的步驟a在步驟f之後執行。
  18. 如申請專利範圍第8項所述的方法，其特徵在於，所述的步驟b包括形成一個硬掩膜氧化物；所述的步驟d包括形成一個突出於該外延層頂部上的導電層；所述的步驟e包括形成一個含有氮化物的絕緣帽；以及所述的步驟f包括選擇性的蝕刻該硬掩膜氧化物。
  19. 一種製造垂直型半導體裝置的方法，其步驟包括：a 對一外延層上的一掩膜進行圖案化，該掩膜包括，一個位於該外延層表面上的薄氧化物層，一個位於該薄氧化物層上的氮化物層，以及一個位於該氮化物層上的硬掩膜，該圖案化形成了一個或者多個穿透該薄氧化物層、該氮化物層和該硬掩膜的穿孔，將位於其下方的部分外延層外露，該外延層由一第一種半導體類型的摻雜物進行摻雜；b 去除位於該穿孔下方的該外延層上的材料，以形成一個溝槽；c 將一柵絕緣層沿該溝槽的底部以及一個或者多個側壁設置；d 使用一多晶矽對該溝槽和該掩膜中的該穿孔進行填充，以形成一個柵電極，該柵絕緣層位於該柵電極和該外延層之間；e 去除硬掩膜層直至該氮化物層，以至於該柵電極的一個部分突出于該薄氧化物層的表面之外； f 在外露的該柵電極部分上、但不是在該氮化物層上，形成一絕緣帽；g 去除該氮化物層；h 在該絕緣帽和該薄氧化物層上方形成一個保形氧化物層；i 去除該保形氧化物層和該薄氧化物層，直至露出該外延層的表面；j 注入一第二種半導體類型的摻雜物至該外延層的上部部分，以形成該第二種半導體類型的一體區層；k 在該絕緣帽和外露的該體區層表面上方形成一個具有該第一種半導體類型的一多晶矽層；l 將該絕緣帽頂部上方和該體區層表面上的該多晶矽進行各向異性蝕刻剝離，保留位於該絕緣帽側壁上的一個多晶矽隔片；m 將該多晶矽隔片中至少一個部分的該第一種半導體類型的摻雜物由該多晶矽隔片向該體區層擴散，以形成最鄰近該隔片頂部的一源極區，該源極區為該第一種半導體類型；以及n 採用該第二種半導體類型的摻雜物對該體區層最鄰近隔片的一個部分進行摻雜，在該體區層內形成一個體接觸區。
  20. 一種製造垂直型半導體裝置的方法，其步驟包括：a 通過一硬掩膜層上的一穿孔，在一外延層內形成一溝槽，該外延層由一第一種半導體類型構成；b 將一柵絕緣層沿該溝槽的底部以及一個或者多個側壁設置；c 使用一摻雜多晶矽對該溝槽和硬掩膜中的該穿孔進行填充，以形成一個柵電極，該柵絕緣層位於該柵電極和該外延層之間；d 將該溝槽中的多晶矽刻蝕至低於掩膜層頂部表面的位置，以形成一個柵電極；e 採用一絕緣材料對該柵電極頂部與掩膜上表面之間的空間進行填充，以在該柵電極的一個或多個部分上方、且未被柵氧化物所遮蓋的位置，形成一個絕緣帽；f 去除掩膜層，保留該絕緣帽和該柵電極突出於該外延層表面上的部分；g 向該外延層頂部注入一第二種半導體類型的摻雜物，以形成一個該第二種半導體類型的體區層； h 在該柵電極側壁和該體區層的外露表面上，但不包括該絕緣帽上，形成一個氧化物層；i 使用該絕緣帽作為掩膜，對該氧化物層進行各向異性蝕刻剝離直至該體區層表面，保留該氧化物層位於該柵電極側壁上的部分；j 在該絕緣帽和該體區層外露表面上方形成一個具有該第一種半導體類型的高摻雜多晶矽層；k 對該絕緣帽頂部和該體區層表面上的該高摻雜多晶矽層進行各向異性蝕刻剝離，保留鄰近該柵電極側壁和該絕緣帽側壁的具有該第一種半導體類型的一多晶矽隔片；l 對該體區層未被該多晶矽隔片覆蓋的部分進行回蝕，以至於該體區層的臺階部分突出于該體區層所剩部分的表面上；m 將該多晶矽隔片中的至少一個部分的該第一種半導體類型的摻雜物由該多晶矽隔片向該體區層的臺階部分進行擴散，以形成鄰近隔片的具有該第一種半導體類型的一源極區；以及n 使用隔片作為掩膜，對鄰近該源極區的該體區層採用該第二種半導體類型的摻雜物進行摻雜，以形成位於該體區層之內的一體接觸區。
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