CN112103187B - 一种提高沟槽mosfet元胞密度的工艺方法及沟槽mosfet结构 - Google Patents

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Abstract

本发明公开了一种提高沟槽MOSFET元胞密度的工艺方法及沟槽MOSFET结构，包括以下步骤：步骤S4：淀积多晶硅，去除所述沟槽之外的多晶硅，去除所述第一氮化硅，在外延层中形成第一掺杂区，淀积所述第二氮化硅，刻蚀所述第二氮化硅，在所述多晶硅的侧壁形成侧墙；步骤S5：在第一掺杂区中注入硼原子或磷原子形成第二掺杂区，去除所述侧墙，刻蚀多晶硅使其上表面低于硅平面，在第一掺杂区中形成第三掺杂区，淀积介质层并去除设定区域的介质层即形成源区接触孔，淀积金属层并去除设定区域的金属即形成源极金属。本发明提供的提高沟槽MOSFET元胞密度的工艺方法及沟槽MOSFET结构具有更小的单位面积导通电阻、可实现更好的雪崩电流及其一致性等优点。

Description

一种提高沟槽MOSFET元胞密度的工艺方法及沟槽MOSFET结构
技术领域
本发明涉及半导体技术领域，尤其涉及一种提高沟槽MOSFET元胞密度的工艺方法及沟槽MOSFET结构。
背景技术
MOSFET芯片是一种分立器件，属于半导体功率器件范畴，与集成电路同属于半导体芯片领域，MOSFET的最关键指标参数包括击穿电压(特指漏源击穿电压)、导通电阻和阈值电压(口语中也称之为开启电压)，通常情况下，击穿电压越大越好，导通电阻越小越好。为实现其标称的击穿电压，MOSFET芯片内部结构中都采用特定电阻率、特定厚度的外延层来承压，通常所需实现的击穿电压越高，外延层的电阻率或(和)厚度也就越大，芯片的单位面积的导通电阻随之也越大，所以说，单位面积的导通电阻与击穿电压是一对互为矛盾的参数；最大程度的减小MOSFET芯片的导通电阻，是芯片研发工程师最重要的工作之一，为减小MOSFET芯片的导通电阻，最直接的方法是增大芯片的面积，但这种方法也最直接的增加了芯片的成本，所以说，最大程度的改善单位面积的导通电阻，才是芯片研发工程师的职责所在。
现有技术的缺点：在采用光刻、刻蚀的工艺方法形成源区接触孔m的制程中，光刻工艺总是存在一定精度的对准偏差，即实践工艺中的源区接触孔m不完全处于相邻沟槽c之间的中轴线位置，因此对源区接触孔m所在区域进行离子注入形成的浓体区k也不位于相邻沟槽c之间的中轴线位置，即浓体区k的左右边沿至对应沟槽c的距离(X1与X2)不相等，如示意图1所示。当源区接触孔m光刻的对准偏差比较大时，X1与X2严重不对等，MOSFET的阈值电压会发生变化，雪崩电流也变差，整体性能严重下降；更严重的，当接触孔光刻的对准偏差特别大时，源区接触孔m边缘偏至沟槽c所在区域，会直接导致MOSFET的源区与多晶栅短路而发生功能失效。
正因为如此，现有技术中MOSFET芯片的元胞密度不能设计得太高(元胞密度越高，意味着X1和X2的设计值就越小，当源区接触孔光刻存在较小的对准偏差时，就会导致X1与X2严重不对等，芯片的性能下降甚至功能失效)，现有技术中的MOSFET因受此因素局限所以其单位面积的导通电阻不能做得更小。
发明内容
本发明提供了一种提高沟槽MOSFET元胞密度的工艺方法及沟槽MOSFET结构，旨在解决芯片单位面积的导通电阻大的问题。
为了解决上述技术问题，本发明提供提供了一种提高沟槽MOSFET元胞密度的工艺方法，包括以下步骤：
步骤S1：在衬底的表面形成外延层；
步骤S2：在所述外延层的表面形成硬掩膜，所述硬掩膜包括第一氧化层、第二氧化层和第一氮化硅，所述第一氧化层形成在所述外延层的表面，所述第一氮化硅形成在所述第一氧化层的表面，所述第二氧化层形成在所述第一氮化硅的表面；
步骤S3：在所述外延层中形成沟槽，去除所述第二氧化层，在所述沟槽的表面生长栅氧化层；
步骤S4：淀积多晶硅，去除所述沟槽之外的多晶硅，去除所述第一氮化硅，在外延层中形成第一掺杂区，淀积所述第二氮化硅，刻蚀所述第二氮化硅，在所述多晶硅的侧壁形成侧墙；
步骤S5：在第一掺杂区中注入硼原子或磷原子形成第二掺杂区，去除所述侧墙，刻蚀多晶硅使其上表面低于硅平面，在第一掺杂区中形成第三掺杂区，淀积介质层并去除设定区域的介质层即形成源区接触孔，淀积金属层并去除设定区域的金属即形成源极金属；源区接触孔包含了元胞区沟槽和元胞区硅平面所在区域；
所述衬底为N型衬底，所述外延层为N型外延层，在所述N型外延层的表面注入硼原子，所述第一掺杂区为第一P型掺杂区，所述第二掺杂区为第二P型掺杂区，所述第三掺杂区为N型掺杂区；或所述衬底为P型衬底，所述外延层为P型外延层，在所述P型外延层的表面注入磷原子，所述第一掺杂区为第一N型掺杂区，所述第二掺杂区为第二N型掺杂区，所述第三掺杂区为P型掺杂区；所述步骤S4包括：
步骤S41：采用干法刻蚀或化学机械研磨工艺去除所述沟槽之外的多晶硅，从上至下去除所述第一氮化硅表面的多晶硅；
步骤S42：采用湿法腐蚀工艺去除第一氮化硅；
步骤S43：采用化学气相淀积的工艺，在所述第一氧化层的表面、多晶硅的表面和侧壁生长第二氮化硅；
步骤S44：采用垂直向下的干法刻蚀工艺，将位于所述第一氧化层和多晶硅的表面的第二氮化硅全部刻蚀掉，位于所述多晶硅侧壁的第二氮化硅保留下来且形成侧墙；
在步骤S44中，多晶硅左、右侧壁保留的第二氮化硅的侧墙的宽度是相等的。
优选地，所述步骤S3包括：
步骤S31：采用光刻、干法刻蚀的工艺去除设定区域的第一氧化层、第一氮化硅和第二氧化层；
步骤S32：采用干法刻蚀的工艺，在所述设定区域的外延层中形成所述沟槽；
步骤S33：采用湿法腐蚀的工艺，去除所述第二氧化层。
为了解决上述技术问题，本发明提供一种沟槽MOSFET结构，由上述一种提高沟槽MOSFET元胞密度的工艺方法制成，所述步骤S2中，所述第一氮化硅的厚度为250-800nm。
优选地，所述步骤S4中，去除所述沟槽之外的多晶硅，所述多晶硅的上表面比所述第一氮化硅的上表面低0-100nm，所述步骤S4中，淀积所述第二氮化硅，淀积的厚度小于所述多晶硅表面与所述第一氧化层表面的高度差，淀积的厚度为50-500nm，在所述多晶硅的左、右侧壁形成的侧墙的宽度相等。
优选地，所述步骤S5中，所述第一掺杂区中形成第二掺杂区，所述第二掺杂区的两侧与所述沟槽边沿的距离相等，所述距离为50-500nm，所述第二掺杂区的浓度大于所述第一掺杂区的浓度，所述第二掺杂区的深度小于所述第一掺杂区的深度。
优选地，所述步骤S5中，刻蚀多晶硅使其上表面低于硅平面，所述多晶硅的上表面比所述硅平面低250-800nm，所述第一掺杂区中形成所述第三掺杂区，所述第三掺杂区的深度大于所述硅平面与所述多晶硅之间的表面高度差。
优选地，所述步骤S5中，所述源区接触孔包括沟槽和硅平面，在所述沟槽内、多晶硅的顶部设置厚度为100-400nm的介质层，所述多晶硅顶部的介质层的表面低于硅平面。
优选地，所述衬底的下表层为MOSFET的漏，所述多晶硅为MOSFET的栅，所述第三掺杂区为MOSFET的源区，所述第一掺杂区和所述第二掺杂区构成MOSFET的体区。
本申请实施例提供的技术方案可以包括以下有益效果：在沟槽之中形成凸出的多晶硅，并在多晶硅的侧壁形成侧墙，然后利用侧墙的掩蔽作用在体区之中形成距离沟槽边沿有一定距离的浓体区，所述“距离”不受接触孔光刻对准偏差的影响，且本发明之源区接触孔包含了元胞区沟槽和元胞区硅平面所在区域(而现有技术中，源区接触孔只是位于硅平面区域且与沟槽有一定的间隔距离)，因此本发明可避免现有技术中的接触孔光刻对准偏差产生的浓体区左右边沿至对应沟槽的距离不相等、接触孔光刻出现严重的对准偏差导致源区与多晶栅短路等一系列问题。正因为如此，采用本发明可以实现比现有技术更高的元胞密度，从而降低单位面积的导通电阻；另一方面，因为不存在接触孔对准偏差产生的浓体区不位于相邻沟槽之间的中轴线位置的问题，本发明可实现更好的雪崩电流及其一致性。
附图说明
为了更清楚地说明本发明实施例技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是现有技术中沟槽MOSFET结构的示意图；
图2是本发明提高沟槽MOSFET元胞密度的工艺方法的流程示意图；
图3是图3中步骤S3的流程示意图；
图4是图3中步骤S4的流程示意图；
图5是本发明提高沟槽MOSFET元胞密度的工艺方法中步骤S1的结构示意图；
图6是本发明提高沟槽MOSFET元胞密度的工艺方法中步骤S2的结构示意图；
图7是本发明提高沟槽MOSFET元胞密度的工艺方法中步骤S31的结构示意图；
图8是本发明提高沟槽MOSFET元胞密度的工艺方法中步骤S33的结构示意图；
图9是本发明提高沟槽MOSFET元胞密度的工艺方法中步骤S3的结构示意图；
图10是本发明提高沟槽MOSFET元胞密度的工艺方法中步骤S4的结构示意图；
图11是本发明提高沟槽MOSFET元胞密度的工艺方法中步骤S41的结构示意图；
图12-13是本发明提高沟槽MOSFET元胞密度的工艺方法中步骤S42的结构示意图；
图14是本发明提高沟槽MOSFET元胞密度的工艺方法中步骤S43的结构示意图；
图15是本发明提高沟槽MOSFET元胞密度的工艺方法中步骤S44的结构示意图；
图16-21是本发明提高沟槽MOSFET元胞密度的工艺方法中步骤S5的结构示意图。
标号说明:
100、提高沟槽MOSFET元胞密度的工艺方法；1、衬底；2、外延层；3、第一氧化层；4、第一氮化硅；5、第二氧化层；6、沟槽；7、栅氧化层；8、多晶硅；9、第一掺杂区；10、第二氮化硅；10.1、侧墙；11、第二掺杂区；12、第三掺杂区；13、介质层；14、源极金属；200、沟槽MOSFET结构。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
还应当理解，在此本发明说明书中所使用的术语仅仅是出于描述特定实施例的目的而并不意在限制本发明。如在本发明说明书和所附权利要求书中所使用的那样，除非上下文清楚地指明其它情况，否则单数形式的“一”、“一个”及“该”意在包括复数形式。
还应当进一步理解，在本发明说明书和所附权利要求书中使用的术语“和/或”是指相关联列出的项中的一个或多个的任何组合以及所有可能组合，并且包括这些组合。
请参阅图2，本发明公开了一种提高沟槽MOSFET元胞密度的工艺方法100，包括以下步骤：
步骤S1：在衬底1的表面形成外延层2；参阅图5；
步骤S2：在所述外延层2的表面形成硬掩膜，所述硬掩膜包括第一氧化层3、第二氧化层5和第一氮化硅4，所述第一氧化层3形成在所述外延层2的表面，所述第一氮化硅4形成在所述第一氧化层3的表面，所述第二氧化层5形成在所述第一氮化硅4的表面；参阅图6；
步骤S3：在所述外延层2中形成沟槽6，去除所述第二氧化层5，在所述沟槽6的表面生长栅氧化层7；参阅图7-9；
步骤S4：淀积多晶硅8，去除所述沟槽6之外的多晶硅8，去除所述第一氮化硅4，在外延层2中形成第一掺杂区9，淀积第二氮化硅10，刻蚀所述第二氮化硅10，在所述多晶硅8的侧壁形成侧墙10.1；参阅图10-15；
步骤S5：在第一掺杂区9中注入硼原子或磷原子形成第二掺杂区11，去除所述侧墙10.1，刻蚀多晶硅8使其上表面低于硅平面，在第一掺杂区9中形成第三掺杂区12，淀积介质层13并去除设定区域的介质层13即形成源区接触孔S，淀积金属层并去除设定区域的金属即形成源极金属14。参阅图16-21。
通过在沟槽6之中形成凸出的多晶硅8，并在多晶硅8的侧壁形成侧墙10.1，然后利用侧墙10.1的掩蔽作用在体区之中形成距离沟槽6边沿有一定距离的浓体区，所述“距离”不受接触孔光刻对准偏差的影响，且本发明之源区接触孔S包含了元胞区沟槽6和元胞区硅平面所在区域(而现有技术中，源区接触孔只是位于硅平面区域且与沟槽有一定的间隔距离,见图1)，因此本发明可避免现有技术中的接触孔光刻对准偏差产生的浓体区左右边沿至对应沟槽的距离不相等、接触孔光刻出现严重的对准偏差导致源区与多晶栅短路等一系列问题。正因为如此，采用本发明可以实现比现有技术更高的元胞密度，从而降低单位面积的导通电阻；另一方面，因为不存在接触孔对准偏差产生的浓体区不位于相邻沟槽之间的中轴线位置的问题，本发明可实现更好的雪崩电流及其一致性。
在本实施例中，所述衬底1为N型衬底，所述外延层2为N型外延层，在所述N型外延层的表面注入硼原子，所述第一掺杂区9为第一P型掺杂区，所述第二掺杂区11为第二P型掺杂区，所述第三掺杂区12为N型掺杂区；可选的，在一些其他的实施例中，所述衬底1为P型衬底，所述外延层2为P型外延层，在所述P型外延层的表面注入磷原子，所述第一掺杂区9为第一N型掺杂区，所述第二掺杂区11为第二N型掺杂区，所述第三掺杂区12为P型掺杂区。
请参阅图3，所述步骤S3包括：
步骤S31：采用光刻、干法刻蚀的工艺去除设定区域的第一氧化层3、第一氮化硅4和第二氧化层5；参阅图7；
步骤S32：采用干法刻蚀的工艺，在所述设定区域的外延层2中形成所述沟槽6；
步骤S33：采用湿法腐蚀的工艺，去除所述第二氧化层5；参阅图8。
所述设定区域之外的区域，由于有硬掩膜的掩蔽，所以不会被刻出沟槽6。
请参阅图4，所述步骤S4包括：
步骤S41：采用干法刻蚀或化学机械研磨工艺去除所述沟槽6之外的多晶硅8，从上至下去除所述第一氮化硅4表面的多晶硅8；参阅图11；
步骤S42：采用湿法腐蚀工艺去除第一氮化硅4；参阅图12；
步骤S43：采用化学气相淀积的工艺，在所述第一氧化层3的表面、多晶硅8的表面和侧壁生长第二氮化硅10；参阅图14；
步骤S44：采用垂直向下的干法刻蚀工艺，将位于所述第一氧化层3和多晶硅8的表面的第二氮化硅10全部刻蚀掉，位于所述多晶硅8侧壁的第二氮化硅10保留下来且形成侧墙10.1。参阅图15。
由于多晶硅8侧壁的第二氮化硅10的纵向厚度(Y)大于横向厚度(X)，所以在步骤S44垂直向下的干法刻蚀工艺之后，位于多晶硅8侧壁的第二氮化硅10不会被刻蚀掉，得以保留且多晶硅8左、右侧壁保留的第二氮化硅10侧墙的宽度是相等的。
请参阅图5，本发明公开了一种沟槽MOSFET结构200，由上述一种提高沟槽MOSFET元胞密度的工艺方法100制成，请参阅图6，其中所述步骤S2中，所述第一氮化硅4的厚度为250-800nm。
请参阅图10-15，所述步骤S4中，去除所述沟槽6之外的多晶硅8，所述多晶硅8的上表面比所述第一氮化硅4的上表面低0-100nm。所述步骤S4中，淀积所述第二氮化硅10，淀积的厚度小于所述多晶硅8表面与所述第一氧化层3表面的高度差，淀积的厚度为50-500nm。在所述多晶硅8的左、右侧壁形成的侧墙10.1的宽度相等。
化学气相淀积工艺是没有方向性的(其固有属性)，即各个方向同时生长且各方向的生长速度基本相同：在多晶硅8的上表面纵向生长第二氮化硅10的同时，也会在多晶硅8的侧壁横向生长第二氮化硅10，且在多晶硅8侧壁横向生长的厚度与在多晶硅8上表面纵向生长的厚度一样。如此，由于多晶硅8的上表面与第一氧化层3的上表面的高度差(250-800nm)比第二氮化硅11的工艺厚度(50-500nm)大，所以位于多晶硅8的侧壁的第二氮化硅10的纵向厚度(Y)大于横向厚度(X)(参阅图11)。
请参阅图16-21，所述步骤S5中，所述第一掺杂区9中形成第二掺杂区11，所述第二掺杂区11的两侧与所述沟槽6边沿的距离相等，所述距离为50-500nm，向第一掺杂区9之中注入硼原子或磷原子，即形成第二掺杂区11，由于侧墙10.1的掩蔽作用，在侧墙10.1正下方的第一掺杂区9之中不会被注入硼原子或磷原子，因此第二掺杂区11的左右边沿至对应的沟槽6有一定的距离且左右距离相等。
所述步骤S5中，所述第二掺杂区11的浓度大于所述第一掺杂区9的浓度，所述第二掺杂区11的深度小于所述第一掺杂区9的深度。优选的，所述第二掺杂区11掺杂浓度为第一掺杂区9掺杂浓度的50-500倍。
所述步骤S5中，刻蚀多晶硅8使其上表面低于硅平面，所述多晶硅8的上表面比所述硅平面低250-800nm，所述第一掺杂区9中形成所述第三掺杂区12，所述第三掺杂区12的深度大于所述硅平面与所述多晶硅8之间的表面高度差。
所述步骤S5中，所述源区接触孔S包括沟槽6和硅平面，在所述沟槽6内、多晶硅8的顶部设置厚度为100-400nm的介质层，所述多晶硅8顶部的介质层的表面低于硅平面。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到各种等效的修改或替换，这些修改或替换都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以权利要求的保护范围为准。

Claims (8)

1.一种提高沟槽MOSFET元胞密度的工艺方法，其特征在于，包括以下步骤：
步骤S1：在衬底的表面形成外延层；
步骤S2：在所述外延层的表面形成硬掩膜，所述硬掩膜包括第一氧化层、第二氧化层和第一氮化硅，所述第一氧化层形成在所述外延层的表面，所述第一氮化硅形成在所述第一氧化层的表面，所述第二氧化层形成在所述第一氮化硅的表面；
步骤S3：在所述外延层中形成沟槽，去除所述第二氧化层，在所述沟槽的表面生长栅氧化层；
步骤S4：淀积多晶硅，去除所述沟槽之外的多晶硅，去除所述第一氮化硅，在外延层中形成第一掺杂区，淀积第二氮化硅，刻蚀所述第二氮化硅，在所述多晶硅的侧壁形成侧墙；
步骤S5：在第一掺杂区中注入硼原子或磷原子形成第二掺杂区，去除所述侧墙，刻蚀多晶硅使其上表面低于硅平面，在第一掺杂区中形成第三掺杂区，淀积介质层并去除设定区域的介质层即形成源区接触孔，淀积金属层并去除设定区域的金属即形成源极金属；
源区接触孔包含了元胞区沟槽和元胞区硅平面所在区域；
所述衬底为N型衬底，所述外延层为N型外延层，在所述N型外延层的表面注入硼原子，所述第一掺杂区为第一P型掺杂区，所述第二掺杂区为第二P型掺杂区，所述第三掺杂区为N型掺杂区；或所述衬底为P型衬底，所述外延层为P型外延层，在所述P型外延层的表面注入磷原子，所述第一掺杂区为第一N型掺杂区，所述第二掺杂区为第二N型掺杂区，所述第三掺杂区为P型掺杂区；
所述步骤S4包括：
步骤S41：采用干法刻蚀或化学机械研磨工艺去除所述沟槽之外的多晶硅，从上至下去除所述第一氮化硅表面的多晶硅；
步骤S42：采用湿法腐蚀工艺去除第一氮化硅；
步骤S43：采用化学气相淀积的工艺，在所述第一氧化层的表面、多晶硅的表面和侧壁生长第二氮化硅；
步骤S44：采用垂直向下的干法刻蚀工艺，将位于所述第一氧化层和多晶硅的表面的第二氮化硅全部刻蚀掉，位于所述多晶硅侧壁的第二氮化硅保留下来且形成侧墙；
在步骤S44中，多晶硅左、右侧壁保留的第二氮化硅的侧墙的宽度是相等的。
2.根据权利要求1所述的提高沟槽MOSFET元胞密度的工艺方法，其特征在于，所述步骤S3包括：
步骤S31：采用光刻、干法刻蚀的工艺去除设定区域的第一氧化层、第一氮化硅和第二氧化层；
步骤S32：采用干法刻蚀的工艺，在所述设定区域的外延层中形成所述沟槽；
步骤S33：采用湿法腐蚀的工艺，去除所述第二氧化层。
3.一种沟槽MOSFET结构，由上述权利要求1所述的一种提高沟槽MOSFET元胞密度的工艺方法制成，其特征在于：所述步骤S2中，所述第一氮化硅的厚度为250-800nm。
4.根据权利要求3所述的一种沟槽MOSFET结构，其特征在于，所述步骤S4中，去除所述沟槽之外的多晶硅，所述多晶硅的上表面比所述第一氮化硅的上表面低0-100nm，所述步骤S4中，淀积所述第二氮化硅，淀积的厚度小于所述多晶硅表面与所述第一氧化层表面的高度差，淀积的厚度为50-500nm，在所述多晶硅的左、右侧壁形成的侧墙的宽度相等。
5.根据权利要求4所述的一种沟槽MOSFET结构，其特征在于，所述步骤S5中，所述第一掺杂区中形成第二掺杂区，所述第二掺杂区的两侧与所述沟槽边沿的距离相等，所述距离为50-500nm，所述第二掺杂区的浓度大于所述第一掺杂区的浓度，所述第二掺杂区的深度小于所述第一掺杂区的深度。
6.根据权利要求5所述的一种沟槽MOSFET结构，其特征在于，所述步骤S5中，刻蚀多晶硅使其上表面低于硅平面，所述多晶硅的上表面比所述硅平面低250-800nm，所述第一掺杂区中形成所述第三掺杂区，所述第三掺杂区的深度大于所述硅平面与所述多晶硅之间的表面高度差。
7.根据权利要求6所述的一种沟槽MOSFET结构，其特征在于，所述步骤S5中，所述源区接触孔包括沟槽和硅平面，在所述沟槽内、多晶硅的顶部设置厚度为100-400nm的介质层，所述多晶硅顶部的介质层的表面低于硅平面。
8.根据权利要求4所述的沟槽MOSFET结构，其特征在于：所述衬底的下表层为MOSFET的漏，所述多晶硅为MOSFET的栅，所述第三掺杂区为MOSFET的源区，所述第一掺杂区和所述第二掺杂区构成MOSFET的体区。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113658949B (zh) * 2021-08-12 2022-06-14 深圳市芯电元科技有限公司 一种改善关断特性的mosfet芯片制造工艺

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020044861A (ko) * 2000-12-07 2002-06-19 박종섭 모스형 전계효과 트랜지스터 제조방법
US6489204B1 (en) * 2001-08-20 2002-12-03 Episil Technologies, Inc. Save MOS device
CN101645457A (zh) * 2008-08-08 2010-02-10 万国半导体股份有限公司 超自对准沟槽型双扩散金属氧化物半导体晶体管结构及其制造方法
JP2011101018A (ja) * 2009-11-09 2011-05-19 O2 Micro Inc トレンチ金属酸化物半導体電界効果トランジスタの製造方法
CN102956489A (zh) * 2011-08-23 2013-03-06 上海华虹Nec电子有限公司 沟槽晶体管的制造方法
CN103094324B (zh) * 2011-11-08 2016-03-23 无锡华润上华半导体有限公司 沟槽型绝缘栅双极型晶体管及其制备方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7405452B2 (en) * 2004-02-02 2008-07-29 Hamza Yilmaz Semiconductor device containing dielectrically isolated PN junction for enhanced breakdown characteristics
US7109552B2 (en) * 2004-11-01 2006-09-19 Silicon-Based Technology, Corp. Self-aligned trench DMOS transistor structure and its manufacturing methods
CN111415997B (zh) * 2020-03-05 2020-11-10 江阴新顺微电子有限公司 一种mos结构沟槽二极管器件及其制造方法
CN111415868B (zh) * 2020-03-30 2022-11-04 捷捷微电(上海)科技有限公司 一种分离栅mosfet的制作方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020044861A (ko) * 2000-12-07 2002-06-19 박종섭 모스형 전계효과 트랜지스터 제조방법
US6489204B1 (en) * 2001-08-20 2002-12-03 Episil Technologies, Inc. Save MOS device
CN101645457A (zh) * 2008-08-08 2010-02-10 万国半导体股份有限公司 超自对准沟槽型双扩散金属氧化物半导体晶体管结构及其制造方法
JP2011101018A (ja) * 2009-11-09 2011-05-19 O2 Micro Inc トレンチ金属酸化物半導体電界効果トランジスタの製造方法
CN102956489A (zh) * 2011-08-23 2013-03-06 上海华虹Nec电子有限公司 沟槽晶体管的制造方法
CN103094324B (zh) * 2011-11-08 2016-03-23 无锡华润上华半导体有限公司 沟槽型绝缘栅双极型晶体管及其制备方法

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