CN108682685A - 半导体器件及其制作方法 - Google Patents
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Abstract
本发明提供了一种半导体器件及其制作方法，该器件包括：衬底，具有沟道区；MOS晶体管，包括位于所述沟道区之上的栅极；在所述栅极的长度方向上位于所述沟道区两侧的第一隔离结构和第二隔离结构，所述第一隔离结构具有位于顶端并向所述沟道区突出的第一凸部，所述第二隔离结构具有位于顶端并向所述沟道区突出的第二凸部。与现有技术相比，本发明沟道边缘形成了凹槽，绝缘层在凹槽处对应地形成了凸起，使得沟道边缘与栅极之间的绝缘材料的厚度增加。这样的结构使沟道边缘位置的阈值电压增加，与边缘电场引起阈值电压降低的效果相抵消，进而改善了MOS器件的反窄沟道效应。
Description
技术领域
本发明主要涉及半导体技术领域，尤其涉及一种改善MOS晶体管反窄沟道效应的半导体器件。
背景技术
在浅沟槽隔离(STI,Shallow Trench Isolation)的金属氧化物半导体(MOS,Metal-Oxide Semiconductor)结构中，在MOS器件的宽度方向上，沟道两侧的栅极覆盖了部分绝缘隔离层。在加上栅电压的情况下，由于栅边缘的电场终止于沟道侧边，使沟道边缘靠近STI的区域的电场增加，这个电场使边缘位置的耗尽层更深，并使沟道边缘位置的表面势增加，使边缘位置能更早反型。因此，沟道边缘位置的阈值电压(Threshold Voltage,阈值电压)比沟道中间位置的阈值电压低。这称为反窄沟道效应。
当MOS器件宽度很大时，边缘部分占比很小，反窄沟道效应可以被忽略。但随着MOS器件宽度的减小，边缘部分占比越来越大，就会使整个MOS器件的阈值电压降低。
随着集成电路工艺技术的发展，器件尺寸越缩越小，浅沟槽隔离的MOS器件中反窄沟道效应带来的影响越来越显著。
目前，改善反窄沟道效应的方法需要增加额外的光掩模或者工艺步骤，成本较高且效果有限。
发明内容
本发明要解决的技术问题是提供一种半导体器件及其制作方法，可以在不增加工艺复杂性和成本的基础上，改善MOS晶体管反窄沟道效应。
为解决上述技术问题，本发明提供了一种半导体器件，包括：衬底，具有沟道区；MOS晶体管，包括位于所述沟道区之上的栅极；在所述栅极的长度方向上位于所述沟道区两侧的第一隔离结构和第二隔离结构，所述第一隔离结构具有位于顶端并向所述沟道区突出的第一凸部，所述第二隔离结构具有位于顶端并向所述沟道区突出的第二凸部。
在本发明的一实施例中，所述栅极在所述长度方向上的两端分别位于所述第一凸部和第二凸部之上。
在本发明的一实施例中，所述第一凸部与所述沟道区的边界、和/或所述第二凸部与所述沟道区的边界呈平滑状。
在本发明的一实施例中，所述第一凸部和/或第二凸部在所述栅极的长度方向上的截面为扇形。
在本发明的一实施例中，所述第一凸部和/或第二凸部的在垂直于所述衬底的方向上的尺寸为所述栅极的宽度的1/5到1/3。
在本发明的一实施例中，所述第一凸部与所述沟道区之间、和/或所述第二凸部与所述沟道区之间形成有线性氧化层。
在本发明的一实施例中，所述线性氧化层的密度大于所述第一凸部或第二凸部的密度。
本发明还提供一种半导体器件的制作方法，包括如下步骤：提供衬底；在所述衬底中形成沟道区；形成在设定方向上位于所述沟道区两侧的第一隔离结构和第二隔离结构，所述第一隔离结构具有位于顶端并向所述沟道区突出的第一凸部，所述第二隔离结构具有位于顶端并向所述沟道区突出的第二凸部；形成MOS晶体管，所述MOS晶体管包括位于所述沟道区之上的栅极；其中所述设定方向为所述栅极的长度方向。
在本发明的一实施例中，在所述衬底中形成沟道区的步骤包括：对所述衬底进行刻蚀，以在所述衬底内对应所述第一隔离结构、第二隔离结构的位置分别形成第一沟槽、第二沟槽，所述第一沟槽与第二沟槽之间的衬底作为所述沟道区；所述第一沟槽、第二沟槽的侧壁顶端分别形成有向所述沟道区凹陷的第一凹槽、第二凹槽，使得所述第一沟槽、第二沟槽的顶部向所述沟道区突出。
在本发明的一实施例中，所述第一沟槽、第二沟槽的形成方法包括：使用各向同性刻蚀工艺刻蚀无源区的衬底到第一深度，使用各向异性刻蚀工艺刻蚀所述无源区的衬底到第二深度以形成第一沟槽和第二沟槽。
在本发明的一实施例中，形成在设定方向上位于所述沟道区两侧的第一隔离结构和第二隔离结构的步骤包括：向所述第一沟槽、第二沟槽内填充绝缘层，以分别形成所述第一隔离结构和第二隔离结构；填充于所述第一凹槽内的绝缘层构成所述第一凸部；填充于所述第二凹槽内的绝缘层构成所述第二凸部。
在本发明的一实施例中，所述栅极在所述长度方向上的两端分别位于所述第一凸部和第二凸部之上。
在本发明的一实施例中，所述第一凸部与所述沟道区的边界、和/或所述第二凸部与所述沟道区的边界呈平滑状。
在本发明的一实施例中，所述第一凸部和/或第二凸部在所述栅极的长度方向上的截面为扇形。
在本发明的一实施例中，所述第一凸出部和/或第二凸出部的在垂直于所述衬底的方向上的尺寸为所述栅极的宽度的1/5到1/3。
在本发明的一实施例中，形成所述第一凹槽和所述第二凹槽后还包括：在所述第一凹槽和/或所述第二凹槽上热生长线性氧化层。
在本发明的一实施例中，所述线性氧化层的厚度为1-5nm。
在本发明的一实施例中，在所述第一沟槽和第二沟槽中分别对应地形成第一隔离结构和第二隔离结构的步骤包括：在所述衬底上覆盖绝缘层；平坦化所述衬底表面。
本发明还提供一种半导体器件，包括：衬底，具有沟道区；MOS晶体管，包括位于所述沟道区之上的栅极；在所述栅极的长度方向上位于所述沟道区两侧的第一隔离结构和第二隔离结构；所述沟道区与所述第一隔离结构相邻的第一侧壁顶端具有第一凹槽，所述第一隔离结构具有凸伸到所述第一凹槽的第一凸部，所述沟道区与所述第二隔离结构相邻的第二侧壁顶端具有第二凹槽，所述第二隔离结构具有凸伸到所述第二凹槽的第二凸部。
在本发明的一实施例中，所述栅极在所述长度方向上的两端分别位于所述第一凸部和第二凸部之上。
与现有技术相比，本发明具有以下优点：本发明提供了一种改善MOS晶体管反窄沟道效应的半导体器件和其制作方法，其沟道边缘形成了凹槽，绝缘层在凹槽处对应地形成了凸起，使得沟道边缘与栅极之间的绝缘材料的厚度增加。这样的结构使沟道边缘位置的阈值电压增加，与边缘电场引起阈值电压降低的效果相抵消，进而改善了MOS器件的反窄沟道效应。
附图说明
图1是一种具有MOS晶体管的半导体器件的俯视图；
图2是图1中的具有MOS晶体管的半导体器件的A-A向剖视图；
图3是图1中的具有MOS晶体管的半导体器件的B-B向剖视图；
图4是根据本发明一实施例的具有MOS晶体管的半导体器件的剖面示意图；
图5是根据本发明另一实施例的具有MOS晶体管的半导体器件的剖面示意图；
图6是根据本发明一实施例的半导体器件的形成方法流程图；
图7A-7H是根据本发明一实施例的形成半导体器件的示例性过程的剖面示意图；
图8是根据本发明的一实施例的半导体工艺器件仿真的结果的示意图。
具体实施方式
为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其它不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。
如本申请和权利要求书中所示，除非上下文明确提示例外情形，“一”、“一个”、“一种”和/或“该”等词并非特指单数，也可包括复数。一般说来，术语“包括”与“包含”仅提示包括已明确标识的步骤和元素，而这些步骤和元素不构成一个排它性的罗列，方法或者设备也可能包含其他的步骤或元素。
在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。例如，如果翻转附图中的器件，则被描述为在其他元件或特征“下方”或“之下”或“下面”的元件的方向将改为在所述其他元件或特征的“上方”。因而，示例性的词语“下方”和“下面”能够包含上和下两个方向。器件也可能具有其他朝向(旋转90度或处于其他方向)，因此应相应地解释此处使用的空间关系描述词。此外，还将理解，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。
在本申请的上下文中，所描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
图1是一种具有MOS晶体管的半导体器件10的俯视图。如图1所示，具有一个或多个MOS晶体管(图中示例一个)的半导体器件10包括浅沟槽隔离结构STI 101、有源区102和栅极103。半导体器件10分为A-A向和B-B向，其中B-B向指的是沿着MOS晶体管栅极的长度方向，A-A向指的是沿着MOS晶体管栅极的宽度方向，A-A向与B-B向垂直。浅沟槽隔离结构STI101位于有源区102的外侧，将有源区102包围。具有MOS晶体管的半导体器件10可以应用于功率器件、电路控制等各种领域。
图2是图1中的具有MOS晶体管的半导体器件10的A-A向剖视图。如图2所示，衬底104具有有源区和无源区，无源区内形成浅沟道隔离结构STI 101，STI 101界定出有源区。有源区内形成MOS晶体管。MOS晶体管包括栅极103、源极区105、漏极区106、沟道区107和阱区108。沟道区107位于源极区105和漏极区106之间，栅极103位于沟道107之上。MOS晶体管的结构是本领域已知的，本发明不再详细介绍。
图3是图1中的具有MOS晶体管的半导体器件10的B-B向剖视图。如图3所示，在浅沟槽隔离STI 101的MOS晶体管结构中，在MOS器件的宽度方向上，沟道107两侧的栅极103覆盖了部分绝缘隔离层。在加上栅电压的情况下，由于栅边缘的电场终止于沟道107侧边，使沟道107边缘靠近STI 101的区域的电场增加，这个电场使边缘位置的耗尽层更深，并使沟道边缘位置的表面势增加，使边缘位置能更早反型。因此，沟道107边缘位置的阈值电压比沟道中间位置的阈值电压低，称为反窄沟道效应。
当MOS器件宽度很大时，边缘部分占比很小，反窄沟道效应可以被忽略。但随着MOS器件宽度的减小，边缘部分占比越来越大，就会使整个MOS器件的阈值电压降低。随着集成电路工艺技术的发展，器件尺寸越缩越小，浅沟槽隔离的MOS器件中反窄沟道效应带来的影响越来越显著。因此需要提供一种改进的半导体器件，以改善反窄沟道效应。
图4是根据本发明一实施例的具有MOS晶体管的半导体器件20的剖面示意图。这一剖面示意图是MOS晶体管的栅极的长度方向的剖面示意图。半导体器件20包括MOS晶体管21和隔离MOS晶体管的第一隔离结构205、第二隔离结构206。尽管图4中示例1个MOS晶体管，但可以理解，半导体器件20可包括多个MOS晶体管。这些MOS晶体管之间被第一隔离结构205、第二隔离结构206隔离。
参考图4所示，MOS晶体管21位于有源区中。可以理解，MOS晶体管21可以如图2所示那样包括源极区、漏极区和栅极等典型结构。图4是MOS晶体管的栅极的长度方向的剖视图，因此源极区和漏极区在图4中并未体现。
半导体器件20包括衬底201。衬底201具有沟道区202。源极区和漏极区形成于衬底201中。源极区和漏极区之间形成沟道区202。沟道区202可以被掺杂，以用来调整MOS晶体管阈值电压的大小。可以掺入p型杂质，以用于增大n-MOSFET的阈值电压。也可以掺入n型杂质，以得到耗尽型MOSFET。
MOS晶体管21包括位于沟道区202之上的栅极203。栅极203在长度方向上的两端分别位于下文所述的第一凸部209和第二凸部210之上。栅极203和沟道区202之间包括栅极氧化层204，以防止栅极203被破坏性击穿。栅极氧化层204的材料可以是氧化硅(SiO2)等。
半导体器件20还包括在每个MOS管的栅极的长度方向上分别位于沟道区202两侧的第一隔离结构205和第二隔离结构206。第一隔离结构205和第二隔离结构206形成浅沟槽隔离结构。浅沟槽隔离结构界定出有源区。衬底201上浅沟槽隔离结构以外的区域为有源区。第一隔离结构205和第二隔离结构206为绝缘材料。绝缘材料例如是氧化硅、氮化硅、氮氧化硅等。在一个实施例中，第一隔离结构205和第二隔离结构206可以是与栅极氧化层204相同的材料，例如氧化硅SiO2。
沟道区202与第一隔离结构205相邻的第一侧壁顶端具有第一凹槽207，沟道区202与第二隔离结构206相邻的第二侧壁顶端具有第二凹槽208。第一凹槽207和/或第二凹槽208可以呈平滑状，也可以呈非平滑状。在此，平滑的凹槽相比不平滑的凹槽有助于提高电场的均匀性。例如，第一凹槽207和/或第二凹槽208在栅极的长度方向上的截面可以是弧形，例如圆弧形或者椭圆弧形。可以理解，这里所列举的形状是大致的，可以出于各种目的对凹槽207和/或208的形状进行变化。例如，弧形的凹槽与沟道区202的侧壁和/或顶面的交界处也可具有平滑的轮廓，从而进一步提高电场的均匀性。此时，凹槽207和/或208近似为弧形。
第一凹槽207和/或第二凹槽208的垂直于衬底201的方向上的尺寸可以与MOS晶体管的栅极的宽度相关。例如，第一凹槽207和/或第二凹槽208的垂直于衬底201的方向上的尺寸可以为对应的MOS晶体管的栅极的宽度的1/5到1/3。
第一隔离结构205具有位于顶端并向沟道区202突出的第一凸部209，第二隔离结构206具有位于顶端并向沟道区202突出的第二凸部210。第一凸部209是由第一隔离结构205凸伸到第一凹槽207形成的，第二凸部210是由第二隔离结构206凸伸到第二凹槽208形成的。由于第一凸部209是第一隔离结构205凸伸到第一凹槽207形成的，因此第一凸部209与第一凹槽207的结构是互补的。由于第二凸部210是第二隔离结构206凸伸到第二凹槽208形成的，因此第二凸部210与第二凹槽208的结构也是互补的。第一凸部209与沟道区202的边界、和/或第二凸部210与沟道区202的边界呈平滑状。第一凸部209和/或第二凸部210在栅极的长度方向上的截面可以是扇形或者其变化。第一凸部209和/或第二凸部210在垂直于衬底201的方向上的尺寸可以与MOS晶体管的栅极的宽度相关。例如，第一凸部209和/或第二凸部220在垂直于衬底201的方向上的尺寸可以与MOS晶体管的栅极的宽度的1/5到1/3。
由于沟道区202与第一隔离结构205和第二隔离结构206相邻的侧壁顶端设置了第一凹槽207和第二凹槽208，第一隔离结构205和第二隔离结构206相应地形成了第一凸部209和第二凸部210，使得沟道边缘的栅极氧化层厚度增加，沟道边缘位置的阈值电压增加，与边缘电场引起阈值电压降低的效果相抵消，进而改善了MOS器件的反窄沟道效应。
在本发明的另一实施例中，参见图5，第一凸部209与沟道区202之间、和/或第二凸部209与沟道区202之间形成有线性氧化层(linear oxide)211。线性氧化层(linearoxide)211的厚度为1-5nm。
线性氧化层211可以通过对第一凹槽207和/或第二凹槽208上的材料进行氧化而得到，从而改变了第一凹槽207和/或第二凹槽208的轮廓。
在一个实例中，通过热生长来形成线性氧化层211。线性氧化层211的密度大于对应的凹槽内的第一凸部209或第二凸部210的密度。
由于线性氧化层211的的形成过程改变了第一凹槽207和/或第二凹槽208的轮廓，使得第一凹槽207和/或第二凹槽208的轮廓更加平滑，提高了电场在局部的均匀性。
图6是根据本发明一实施例的半导体器件的形成方法流程图。图7A-7H是根据本发明一实施例的形成半导体器件的示例性过程的剖面示意图。下面参考图6-7H描述本实施例的半导体器件的形成方法。本发明的该实施例的半导体器件的形成方法包括：
步骤302，提供衬底。
提供衬底，衬底为后续的步骤提供支撑作用和良好的电气性能。衬底的材料可以是碳化硅(SiC)、硅(Si)等。衬底一般需要预处理，用于提高衬底表面的附着能力。提高衬底表面附着能力的方法包括蒸发掉衬底表面的水分和在衬底表面涂抹化合物。涂抹的化合物可以是六甲基乙硅氮烷(hexa-methyl-disilazane,HMDS)、三甲基甲硅烷基二乙胺(tri-methyl-silyl-diethyl-amime,TMSDEA)等。
步骤304，在衬底中形成沟道区。
在衬底中形成沟道区的步骤包括：对衬底进行刻蚀，以在衬底内对应第一隔离结构、第二隔离结构的位置分别形成第一沟槽、第二沟槽，第一沟槽与第二沟槽之间的衬底作为所述沟道区。
在衬底中形成沟道区可以参见图7A-7E的示例性过程。
在图7A所示例的半导体结构的剖面图中，在衬底401上形成刻蚀阻挡层402。仅作为示例，刻蚀阻挡层402可包括衬垫氧化层(Pad Oxide)和氮化硅(SiN)层。其中衬垫氧化层位于衬底401之上，氮化硅层位于衬垫氧化层之上。衬垫氧化层用于为刻蚀阻挡层402提供缓冲，防止衬底401受到较大应力而产生机械损伤。本领域技术人员可以理解的是，刻蚀阻挡层402可以是其它的结构或材料。例如，刻蚀阻挡层402包含光阻层和氧化硅层。
图7B示出了经过图案化处理之后的刻蚀阻挡层。如图7B所示，刻蚀阻挡层402经过了图案化处理之后，部分衬底401暴露出来，暴露出来的衬底401形成无源区，被刻蚀阻挡层402覆盖的衬底401构成有源区。图案化刻蚀阻挡层402的方法包括利用光掩模进行光刻。利用光掩模进行光刻是已知技术，此次不再赘述。
下面参考图7C-7D。图7C-7D示出了形成第一沟槽和第二沟槽的示例性过程。
在对刻蚀阻挡层进行刻蚀之后，使用各向同性刻蚀工艺对暴露的衬底进行刻蚀。各向同性刻蚀指的是各个方向的刻蚀速率是一致的，在本实施例中，各个方向指的是横向和垂直方向。具体地，参考图7C，使用各向同性刻蚀工艺纵向刻蚀无源区的衬底401到第一深度，由于各向同性刻蚀中各个方向的刻蚀速率是一致的，衬底401在侧向上也受到刻蚀。各向同性刻蚀可以是湿法化学腐蚀。仅作为各向同性刻蚀的一个示例，可以使用氢氟酸HF和硝酸HNO3作为刻蚀剂对衬底401进行各向同性刻蚀。
随后如图7D所示，使用各向异性刻蚀工艺刻蚀所述无源区的衬底到第二深度以形成第一沟槽和第二沟槽。
各向异性刻蚀指的是各个方向的刻蚀速率是不同的，可以进行较大深度的刻蚀，完美的各向异性刻蚀指的是仅在一个方向上刻蚀。在本实施例中，在垂直方向上的刻蚀速率大于在横向方向上的刻蚀速率。参照图7D，使用各向异性刻蚀纵向刻蚀无源区的衬底401到第二深度，第二深度大于第一深度，由于在垂直方向上的刻蚀速率大于在横向方向上的刻蚀速率，衬底401在侧向上几乎很少或者没有受到刻蚀。第二深度的数值可以通过各向异性刻蚀的参数来控制，例如刻蚀时间、刻蚀剂温度等。各向异性刻蚀可以是干法等离子刻蚀。经过各向同性刻蚀和各向异性刻蚀之后，衬底401上形成了第一沟槽403和第二沟槽404。第一沟槽403和第二沟槽404之间的衬底形成沟道区。
第一沟槽403、第二沟槽404的侧壁顶端分别形成有向沟道区凹陷的第一凹槽405、第二凹槽406，使得第一沟槽403、第二沟槽404的顶部向沟道区突出。第一凹槽405和第二凹槽406在栅极的长度方向上的形状可以是弧形，也可以是其它形状。第一凹槽405和第二凹槽406的形状可以通过调整各向同性刻蚀的参数来控制，例如刻蚀剂浓度、刻蚀时间、刻蚀剂温度等。当刻蚀的各向同性良好时，第一凹槽405和第二凹槽406的形状可以是圆弧形。
沟道区在衬底401中形成之后，需要将刻蚀阻挡层402去除，去除刻蚀阻挡层402之后的衬底结构参见图7E。可以使用清洗剂通过清洗的方法将刻蚀阻挡层402去除。清洗剂可以是磷酸等其它各类清洗剂。去除刻蚀阻挡层402之后还可以包括在第一凹槽405和/或第二凹槽406上热生长线性氧化层。热生长会腐蚀掉凹槽的尖端部分。线性氧化层的厚度可以为1-5nm。
步骤306，形成在设定方向上位于沟道区两侧的第一隔离结构和第二隔离结构。
在设定方向上位于沟道区两侧形成第一隔离结构和第二隔离结构方法可以是沉积。设定方向指的是MOS晶体管的栅极的长度方向。向第一沟槽403、第二沟槽404内填充绝缘层，以分别形成第一隔离结构和第二隔离结构。填充于第一凹槽405内的绝缘层构成第一凸部407。填充于第二凹槽406内的绝缘层构成第二凸部408。第一凸部407与沟道区的边界、和/或第二凸部408与沟道区的边界可以呈平滑状。第一凸部407和/或第二凸部408在栅极的长度方向上的截面为扇形。第一凸部407和/或第二凸部408的在垂直于衬底的方向上的尺寸为栅极的宽度的1/5到1/3。第一隔离结构和第二隔离结构的形成参见图7F-7G。图7F中，在衬底401覆盖绝缘层409，由于第一沟槽403和第二沟槽404的存在，绝缘层409的表面不是平坦的。随后对衬底401表面进行平坦化处理，保留无源区内的沟槽内的绝缘层409。平坦化处理之后的衬底401表面参见图7G，其中绝缘层409和有源区的衬底401是处在同一个平面的。位于第一沟槽403内的绝缘层409形成第一隔离结构410，位于第二沟槽404内的绝缘层409形成第二隔离结构411。
步骤308，形成MOS晶体管。
经过步骤302-306，第一隔离结构410和第二隔离结构411已经成型，接下来形成MOS晶体管。形成MOS晶体管包括沟道掺杂。沟道掺杂指的是在沟道区域通过离子注入技术把少量的施主或受主杂质离子注入进去，以用来调整MOS晶体管阈值电压的大小。可以掺入p型杂质，以用于增大n-MOSFET的阈值电压。也可以掺入n型杂质，以得到耗尽型MOSFET。本领域技术人员可以理解的是，沟道掺杂并不一定在浅沟道隔离结构成型之后进行，也可以在其它合适的时机进行。例如沟道掺杂可以在浅沟道隔离结构成型之前，衬底401上做阱的过程中进行。
图7H示出了栅极形成之后的半导体结构。参见图7H，栅极412形成在沟道区之上。栅极412在长度方向上的两端分别位于第一凸部407和第二凸部408之上。沟道区与栅极412之间还可以包括栅极氧化层用于防止栅极412的破坏性击穿。在沟道之上形成栅极氧化层的可以是在形成浅沟槽隔离结构之后进行。栅极氧化层的材料可以与第一隔离结构和第二隔离结构为相同的材料，例如氧化硅SiO2等。
MOS晶体管包括栅极、源极区和漏极区。栅极形成之后，接下来是形成MOS晶体管的源极区和漏极区。源极区和漏极区位于沟道沿栅极412宽度方向的两侧。本领域技术人员可以理解的是，并不局限于先形成栅极，再形成源极区和漏极区，也可以先形成源极区和漏极区，再形成栅极。
由于沟道区与第一隔离结构410和第二隔离结构411相邻的侧壁顶端设置了第一凹槽405和第二凹槽406，第一隔离结构410和第二隔离结构411相应地形成了第一凸部407和第二凸部408，使得沟道边缘的栅极氧化层厚度增加，沟道边缘位置的阈值电压增加，与边缘电场引起阈值电压降低的效果相抵消，进而改善了MOS器件的反窄沟道效应。
图8是半导体工艺器件仿真的结果的示意图。横坐标是半导体器件的特征尺寸，单位是微米。纵坐标是阈值电压，单位是伏特。三个各向同性刻蚀深度中，各向同性刻蚀深度1＜各向同性刻蚀深度2＜各向同性刻蚀深度3。其中各向同性刻蚀深度1可以是0。从图8可以看出，在低特征尺寸W范围内，随着各向同性刻蚀深度的增加，阈值电压的下降变得缓慢，可见MOS器件的反窄沟道效应得到了改善。
本申请使用了特定词语来描述本申请的实施例。如“一个实施例”、“一实施例”、和/或“一些实施例”意指与本申请至少一个实施例相关的某一特征、结构或特点。因此，应强调并注意的是，本说明书中在不同位置两次或多次提及的“一实施例”或“一个实施例”或“一替代性实施例”并不一定是指同一实施例。此外，本申请的一个或多个实施例中的某些特征、结构或特点可以进行适当的组合。
虽然本发明已参照当前的具体实施例来描述，但是本技术领域中的普通技术人员应当认识到，以上的实施例仅是用来说明本发明，在没有脱离本发明精神的情况下还可作出各种等效的变化或替换，因此，只要在本发明的实质精神范围内对上述实施例的变化、变型都将落在本申请的权利要求书的范围内。
Claims (20)
1.一种半导体器件，包括：
衬底，具有沟道区；
MOS晶体管，包括位于所述沟道区之上的栅极；
在所述栅极的长度方向上位于所述沟道区两侧的第一隔离结构和第二隔离结构，所述第一隔离结构具有位于顶端并向所述沟道区突出的第一凸部，所述第二隔离结构具有位于顶端并向所述沟道区突出的第二凸部。
2.根据权利要求1所述的半导体器件，其特征在于，所述栅极在所述长度方向上的两端分别位于所述第一凸部和第二凸部之上。
3.根据权利要求1所述的半导体器件，其特征在于，所述第一凸部与所述沟道区的边界、和/或所述第二凸部与所述沟道区的边界呈平滑状。
4.根据权利要求3所述的半导体器件，其特征在于，所述第一凸部和/或第二凸部在所述栅极的长度方向上的截面为扇形。
5.根据权利要求1或4所述的半导体器件，其特征在于，所述第一凸部和/或第二凸部的在垂直于所述衬底的方向上的尺寸为所述栅极的宽度的1/5到1/3。
6.根据权利要求1或4所述的半导体器件，其特征在于，所述第一凸部与所述沟道区之间、和/或所述第二凸部与所述沟道区之间形成有线性氧化层。
7.根据权利要求6所述的半导体器件，其特征在于，所述线性氧化层的密度大于所述第一凸部或第二凸部的密度。
8.一种半导体器件的制作方法，包括如下步骤：
提供衬底；
在所述衬底中形成沟道区；
形成在设定方向上位于所述沟道区两侧的第一隔离结构和第二隔离结构，所述第一隔离结构具有位于顶端并向所述沟道区突出的第一凸部，所述第二隔离结构具有位于顶端并向所述沟道区突出的第二凸部；
形成MOS晶体管，所述MOS晶体管包括位于所述沟道区之上的栅极；
其中所述设定方向为所述栅极的长度方向。
9.如权利要求8所述的方法，其特征在于，在所述衬底中形成沟道区的步骤包括：
对所述衬底进行刻蚀，以在所述衬底内对应所述第一隔离结构、第二隔离结构的位置分别形成第一沟槽、第二沟槽，所述第一沟槽与第二沟槽之间的衬底作为所述沟道区；
所述第一沟槽、第二沟槽的侧壁顶端分别形成有向所述沟道区凹陷的第一凹槽、第二凹槽，使得所述第一沟槽、第二沟槽的顶部向所述沟道区突出。
10.如权利要求9所述的方法，其特征在于，所述第一沟槽、第二沟槽的形成方法包括：
使用各向同性刻蚀工艺刻蚀无源区的衬底到第一深度，
使用各向异性刻蚀工艺刻蚀所述无源区的衬底到第二深度以形成第一沟槽和第二沟槽。
11.如权利要求9所述的方法，其特征在于，形成在设定方向上位于所述沟道区两侧的第一隔离结构和第二隔离结构的步骤包括：
向所述第一沟槽、第二沟槽内填充绝缘层，以分别形成所述第一隔离结构和第二隔离结构；
填充于所述第一凹槽内的绝缘层构成所述第一凸部；
填充于所述第二凹槽内的绝缘层构成所述第二凸部。
12.根据权利要求8所述的半导体器件的制作方法，其特征在于，所述栅极在所述长度方向上的两端分别位于所述第一凸部和第二凸部之上。
13.根据权利要求8所述的半导体器件的制作方法，其特征在于，所述第一凸部与所述沟道区的边界、和/或所述第二凸部与所述沟道区的边界呈平滑状。
14.根据权利要求13所述的半导体器件的制作方法，其特征在于，所述第一凸部和/或第二凸部在所述栅极的长度方向上的截面为扇形。
15.根据权利要求8或14所述的半导体器件的制作方法，其特征在于，所述第一凸出部和/或第二凸出部的在垂直于所述衬底的方向上的尺寸为所述栅极的宽度的1/5到1/3。
16.根据权利要求9所述的半导体器件的制作方法，其特征在于，形成所述第一凹槽和所述第二凹槽后还包括：在所述第一凹槽和/或所述第二凹槽上热生长线性氧化层。
17.根据权利要求16所述的半导体器件的制作方法，其特征在于，所述线性氧化层的厚度为1-5nm。
18.根据权利要求11所述的半导体器件的制作方法，其特征在于，在所述第一沟槽和第二沟槽中分别对应地形成第一隔离结构和第二隔离结构的步骤包括：
在所述衬底上覆盖绝缘层；
平坦化所述衬底表面。
19.一种半导体器件，包括：
衬底，具有沟道区；
MOS晶体管，包括位于所述沟道区之上的栅极；
在所述栅极的长度方向上位于所述沟道区两侧的第一隔离结构和第二隔离结构；
所述沟道区与所述第一隔离结构相邻的第一侧壁顶端具有第一凹槽，所述第一隔离结构具有凸伸到所述第一凹槽的第一凸部，所述沟道区与所述第二隔离结构相邻的第二侧壁顶端具有第二凹槽，所述第二隔离结构具有凸伸到所述第二凹槽的第二凸部。
20.根据权利要求19所述的半导体器件，其特征在于，所述栅极在所述长度方向上的两端分别位于所述第一凸部和第二凸部之上。
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| GR01 | Patent grant | ||
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