CN114512405A - 减小FinFET器件寄生电容的方法 - Google Patents
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Abstract
本发明提供一种减小FinFET器件寄生电容的方法，提供衬底，衬底上形成有外延层，在外延层上形成伪栅，在伪栅的侧壁形成侧墙；提供设定值，在衬底形成覆盖伪栅和侧墙的第一牺牲层，第一牺牲层在侧墙的厚度为设定值，对衬底进行退火；去除第一牺牲层，在侧墙的外壁形成硬质掩膜层；在衬底形成第二牺牲层，第一牺牲层在硬质掩膜层上的厚度为设定值，对轻掺杂漏进行重掺杂，之后对衬底进行退火；去除第二牺牲层，在衬底淀积覆盖伪栅、侧墙和硬质掩膜层的层间介质层，研磨层间介质层使得伪栅裸露；去除伪栅和侧墙后形成金属栅。本发明使得器件性能不会下降，栅极到源极和漏极的重叠电容会大大降低，提高了器件的性能。
Description
技术领域
本发明涉及半导体技术领域，特别是涉及一种减小FinFET器件寄生电容的方法。
背景技术
如图1和图2所示，在伪栅及其上的侧墙的去除过程中，硬质掩膜层中低K的侧墙和低K的间隔层会部分损失，从而使金属栅在形成后的关键尺寸(CD)增大，金属栅到epi(外延层)区和金属栅到ldd(轻掺杂漏)区直接重叠，因此重叠的部分电容会增大，但在上述过程中，有效通道长度(Leff)没有变大，热转换结也没有变大。
综合以上两个因素，器件直流性能不变，但寄生电容增大，交流性能下降。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种减小FinFET器件寄生电容的方法，用于解决现有技术中伪栅及其上的侧墙的去除过程中，低K的侧墙和低K的硬质掩膜层会部分损失，从而使金属栅在形成后的关键尺寸(CD)增大，金属栅到epi(外延层)区和金属栅到轻掺杂漏区直接重叠，重叠的部分电容会增大的问题。
为实现上述目的及其他相关目的，本发明提供一种减小FinFET器件寄生电容的方法包括：
步骤一、提供衬底，所述衬底上形成有外延层，在所述外延层上形成伪栅，之后在所述伪栅的侧壁形成侧墙；
步骤二、在所述衬底形成覆盖所述伪栅和所述侧墙的第一牺牲层，所述第一牺牲层在所述侧墙的厚度为设定值，之后采用离子注入在所述衬底上形成轻掺杂漏区，使得所述轻掺杂漏离区所述伪栅边缘的距离为所述设定值，之后对所述衬底进行退火；
步骤三、去除所述第一牺牲层，之后在所述侧墙的外壁形成硬质掩膜层；
步骤四、在所述衬底形成覆盖所述伪栅、所述侧墙和所述硬质掩膜层的第二牺牲层，所述第一牺牲层在所述硬质掩膜层上的厚度为所述设定值，之后对所述轻掺杂漏区进行重掺杂，之后对所述衬底进行退火；
步骤五、去除所述第二牺牲层，之后在所述衬底淀积覆盖所述伪栅、所述侧墙和所述硬质掩膜层的层间介质层，之后研磨所述层间介质层使得所述伪栅裸露；
步骤六、去除所述伪栅和所述侧墙，使得所述层间介质层上形成凹槽，之后在所述凹槽内填充金属形成金属栅。
优选地，步骤一中的所述衬底为硅衬底。
优选地，步骤一中的所述侧墙为低K绝缘材料。
优选地，步骤二中的所述设定值为步骤五中的去除所述伪栅和所述侧墙时所述硬质掩膜层的损失厚度。
优选地，步骤二中的所述设定值为2纳米至8纳米。
优选地，步骤三中采用湿法刻蚀去除所述第一牺牲层。
优选地，步骤五中采用湿法刻蚀去除所述第二牺牲层。
优选地，步骤二中的所述第一牺牲层为氧化层。
优选地，步骤四中的所述第二牺牲层为氧化层。
优选地，步骤三中的所述硬质掩膜包括为低K材料的间隔层和或氮化硅层。
优选地，步骤三中的所述硬质掩膜的材料为氮化硅或二氧化硅。
如上所述，本发明的减小FinFET器件寄生电容的方法，具有以下有益效果：
本发明通过牺牲层的沉积，使得轻掺杂和重掺杂的离子注入离开栅边缘设定值的距离，在伪栅及其上的侧墙去除时，内部低K间隔层和氮化硅层将损失设定值的厚度，栅边缘将移动到轻掺杂区域约设定值的距离，补偿了低K间隔层和氮化硅层损失带来的位移量，使得器件性能不会下降，栅极到源极和漏极的重叠电容会大大降低，提高了器件的性能。
附图说明
图1显示为现有技术中一种器件成型过程中化学机械平坦化后的示意图；
图2显示为现有技术中一种器件成型过程中去除伪栅和侧墙后的示意图；
图3显示为本发明的工艺流程示意图；
图4显示为本发明的衬底示意图；
图5显示为本发明的轻掺杂示意图；
图6显示为本发明的轻掺杂后的示意图；
图7显示为本发明的重掺杂示意图；
图8显示为本发明的重掺杂后示意图；
图9显示为本发明的去除第二牺牲层后的示意图；
图10显示为本发明的形成层间介质层示意图；
图11显示为本发明的去除侧墙和伪栅示意图；
图12显示为本发明的形成金属栅示意图。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图3，本发明提供一种减小FinFET器件寄生电容的方法包括：
步骤一，请参阅图4，提供衬底100，衬底100上形成有外延层101，在外延层101上形成伪栅200，之后在伪栅200的侧壁形成侧墙201；
在一种可选的实施方案中，步骤一中的衬底100为硅衬底100，由于衬底100硅片是单晶，外延层101也是单晶。而且，外延层101可以是n型也可以是p型，这并不依赖于原始硅片的掺杂类型。例如，在p型硅片上外延一层电学活性杂质浓度比衬底100还要低的P型硅是可以的。
在一种可选的实施方案中，步骤一中的侧墙201为低K绝缘材料，通常情况下可通过CVD或PVD在衬底100上形成覆盖有伪栅200和外延层101的低K绝缘材料层，之后回刻蚀低K绝缘材料层，即可在伪栅200的侧壁留有侧墙201。
步骤二，请参阅图5，提供设定值，在衬底100形成覆盖伪栅200和侧墙201的第一牺牲层300，第一牺牲层300在侧墙201的厚度为设定值，之后采用离子注入在衬底100上形成轻掺杂漏区，使得轻掺杂漏区离伪栅200边缘的距离为设定值，之后对衬底100进行退火，得到如图6所示的结构。
示例性地，例如设定值为5纳米，则第一牺牲层300在侧墙201的形成厚度也应是约5纳米，由于第一牺牲层300的阻挡作用，因此采用离子注入形成轻掺杂漏区时，掺杂的区域远离伪栅200的边缘5纳米。
在一种可选的实施方案中，步骤二中的设定值为步骤五中的去除伪栅200和侧墙201时硬质掩膜层202的损失厚度，可由实际中不同产品在刻蚀后测得其损失厚度。
在一种可选的实施方案中，步骤二中的设定值为2纳米至8纳米。
在一种可选的实施方案中，步骤二中的第一牺牲层300为氧化层，通常情况下可由CVD或PVD淀积形成。
步骤三，请参阅图7，去除第一牺牲层300，之后在侧墙201的外壁形成硬质掩膜层202；
在一种可选的实施方案中，步骤三中的硬质掩膜包括为低K材料的间隔层和或氮化硅层。
在一种可选的实施方案中，步骤三中的硬质掩膜的材料为氮化硅或二氧化硅。
在一种可选的实施方案中，第一牺牲层300为氧化层，步骤三中采用湿法刻蚀去除第一牺牲层300。
步骤四，请参阅图7，在衬底100形成覆盖伪栅200、侧墙201和硬质掩膜层202的第二牺牲层400，第一牺牲层300在硬质掩膜层202上的厚度为设定值，之后对轻掺杂漏进行重掺杂，之后对衬底100进行退火，得到如图8所示的结构；
示例性地，例如设定值为5纳米，则第二牺牲层400在硬质掩膜层202的形成厚度也应是约5纳米，由于第二牺牲层400的阻挡作用，因此在重掺杂形成源区和漏区时，掺杂的区域远离硬质掩膜层202的边缘5纳米，由于之后去除硬质掩膜层202时，会造成约5纳米厚度的损失，在栅极形成后其厚度会在两侧均增加约5纳米，从而增大寄生电容，由于掺杂的区域远离了硬质掩膜层202外侧边缘约5纳米，也就是说，该距离补偿了栅极边缘与掺杂区间的距离，使得栅极边缘距掺杂区仍为约5纳米的距离。
在一种可选的实施方案中，步骤四中的第二牺牲层400为氧化层。
步骤五，请参阅图9，去除第二牺牲层400，之后在衬底100淀积覆盖伪栅200、侧墙201和硬质掩膜层202的层间介质层500，之后采用CMP研磨层间介质层500使得伪栅200裸露，得到如图10所示的结构；
在一种可选的实施方案中，第二牺牲层400为氧化层，步骤五中采用湿法刻蚀去除第二牺牲层400。
步骤六，请参阅图11，去除伪栅200和侧墙201，在去除伪栅200和侧墙201时，会对使得层间介质层500上形成凹槽，同时也会对硬质掩膜层202造成一定厚度的损失，会使金属栅600的关键尺寸增加，由于对离子注入的区域向远离金属栅600边缘偏移该损失的距离，之后在凹槽形成金属栅600，得到如图12所示的结构，金属栅600和离子注入的区域之间的距离不会受到硬质掩膜层202损失的影响，从而减少了寄生电容。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
综上所述，本发明通过牺牲层的沉积，使得轻掺杂和重掺杂的离子注入离开栅边缘设定值的距离，在伪栅及其上的侧墙去除时，内部低K间隔层和氮化硅层将损失设定值的厚度，栅边缘将移动到轻掺杂区域约设定值的距离，补偿了低K间隔层和氮化硅层损失带来的位移量，使得器件性能不会下降，栅极到源极和漏极的重叠电容会大大降低，提高了器件的性能。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (11)
1.一种减小FinFET器件寄生电容的方法，其特征在于，至少包括：
步骤一、提供衬底，所述衬底上形成有外延层，在所述外延层上形成伪栅，之后在所述伪栅的侧壁形成侧墙；
步骤二、在所述衬底形成覆盖所述伪栅和所述侧墙的第一牺牲层，所述第一牺牲层在所述侧墙的厚度为设定值，之后采用离子注入在所述衬底上形成轻掺杂漏区，使得所述轻掺杂漏区离所述伪栅边缘的距离为所述设定值，之后对所述衬底进行退火；
步骤三、去除所述第一牺牲层，之后在所述侧墙的外壁形成硬质掩膜层；
步骤四、在所述衬底形成覆盖所述伪栅、所述侧墙和所述硬质掩膜层的第二牺牲层，所述第一牺牲层在所述硬质掩膜层上的厚度为所述设定值，之后对所述轻掺杂漏区进行重掺杂，之后对所述衬底进行退火；
步骤五、去除所述第二牺牲层，之后在所述衬底淀积覆盖所述伪栅、所述侧墙和所述硬质掩膜层的层间介质层，之后研磨所述层间介质层使得所述伪栅裸露；
步骤六、去除所述伪栅和所述侧墙，形成凹槽，之后在所述凹槽内填充金属形成金属栅。
2.根据权利要求1所述的减小FinFET器件寄生电容的方法，其特征在于：步骤一中的所述衬底为硅衬底。
3.根据权利要求1所述的减小FinFET器件寄生电容的方法，其特征在于：步骤一中的所述侧墙为低K绝缘材料。
4.根据权利要求1所述的减小FinFET器件寄生电容的方法，其特征在于：步骤二中的所述设定值为步骤五中的去除所述伪栅和所述侧墙时所述硬质掩膜层的损失厚度。
5.根据权利要求4所述的减小FinFET器件寄生电容的方法，其特征在于：步骤二中的所述设定值为2纳米至8纳米。
6.根据权利要求1所述的减小FinFET器件寄生电容的方法，其特征在于：步骤三中采用湿法刻蚀去除所述第一牺牲层。
7.根据权利要求1所述的减小FinFET器件寄生电容的方法，其特征在于：步骤五中采用湿法刻蚀去除所述第二牺牲层。
8.根据权利要求1所述的减小FinFET器件寄生电容的方法，其特征在于：步骤二中的所述第一牺牲层为氧化层。
9.根据权利要求1所述的减小FinFET器件寄生电容的方法，其特征在于：步骤四中的所述第二牺牲层为氧化层。
10.根据权利要求1所述的减小FinFET器件寄生电容的方法，其特征在于：步骤三中的所述硬质掩膜为低K材料。
11.根据权利要求10所述的减小FinFET器件寄生电容的方法，其特征在于：步骤三中的所述硬质掩膜的材料为氮化硅或二氧化硅。
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