CN116779611B - 一种半导体结构及其制备方法 - Google Patents
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Abstract
本发明提供一种半导体结构及其制备方法，包括：衬底，所述衬底上形成多个有源区器件，相邻两个所述有源区器件之间的所述衬底的部分结构形成隔离器件；以及栅极结构，形成于所述隔离器件上，所述栅极结构包括偏移间隔层与栅极层，所述偏移间隔层形成于所述隔离器件上，所述偏移间隔层上形成有栅极槽，所述栅极层形成于所述栅极槽中。通过本发明公开的一种半导体结构及其制备方法，能够对栅极层进行防护。
Description
技术领域
本发明涉及半导体技术领域，特别是涉及一种半导体结构及其制备方法。
背景技术
在衬底上形成栅极结构的过程中，大多都是通过在衬底上进行多晶硅沉积后形成多晶硅薄膜，之后对多晶硅薄膜进行刻蚀处理，以生成栅极结构。在刻蚀过程中，栅极结构的栅极层可能会被部分刻蚀，导致衬底出现损伤，进而导致栅极结构的控制能力降低。因此，存在待改进之处。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种半导体结构及其制备方法，能够对栅极层进行防护。
为实现上述目的及其他相关目的，本发明提供一种半导体结构，包括：
衬底，所述衬底上形成多个有源区器件，相邻两个所述有源区器件之间的所述衬底的部分结构形成隔离器件；以及
栅极结构，形成于所述隔离器件上，所述栅极结构包括偏移间隔层与栅极层，所述偏移间隔层形成于所述隔离器件上，所述偏移间隔层上形成有栅极槽，所述栅极层形成于所述栅极槽中。
在本发明一实施例中，所述有源区器件包括源极结构与漏极结构，所述源极结构与所述漏极结构分别位于所述栅极结构的两侧。
在本发明一实施例中，所述栅极层的表面与所述偏移间隔层的表面位于同一水平面上。
在本发明一实施例中，所述栅极结构位于所述隔离器件上，且与所述隔离器件相对应。
在本发明一实施例中，在所述偏移间隔层与所述隔离器件的接触面上，所述偏移间隔层的表面积小于所述隔离器件的表面积。
本发明还提供一种半导体结构的制备方法，包括：
对衬底进行处理，以在所述衬底上形成多个有源区器件，其中，相邻两个所述有源区器件之间的所述衬底上形成隔离器件；
对所述隔离器件进行沉积处理，以在所述隔离器件上形成栅极结构，其中，所述栅极结构包括偏移间隔层与栅极层，所述偏移间隔层形成于所述隔离器件上，所述偏移间隔层上形成有栅极槽，所述栅极层形成于所述栅极槽中。
在本发明一实施例中，所述对衬底进行处理，以在所述衬底上形成多个有源区器件的步骤包括：
对衬底进行刻蚀处理，以在所述衬底上形成多个有源槽；
对所述衬底进行漏源离子注入处理，以在所述有源槽中形成有源区器件，其中，相邻两个所述有源区器件之间的所述衬底的部分结构形成隔离器件。
在本发明一实施例中，在所述对衬底进行处理，以在所述衬底上形成多个有源区器件的步骤之后，还包括：
对所述衬底进行沉积处理，以在所述衬底的表面沉积氧化硅薄膜；
对所述氧化硅薄膜进行刻蚀处理，以在所述氧化硅薄膜上形成多个栅极槽。
在本发明一实施例中，所述对所述隔离器件进行沉积处理，以在所述隔离器件上形成栅极结构的步骤包括：
对所述衬底进行沉积处理，以在氧化硅薄膜的表面沉积多晶硅层，其中，所述氧化硅薄膜的栅极槽中沉积多晶硅材料；
对所述多晶硅层进行研磨处理，以去除所述氧化硅薄膜上的所述多晶硅层；
对所述氧化硅薄膜进行刻蚀处理，以形成偏移间隔层，其中，所述偏移间隔层与所述栅极层配合形成栅极结构。
在本发明一实施例中，所述栅极结构位于所述隔离器件上，且与所述隔离器件相对应。
如上所述，本发明提供一种半导体结构及其制备方法，意想不到的技术效果是：在对氧化硅薄膜进行刻蚀的过程中，不会对栅极层造成损伤，同时生成的偏移间隔层能够对栅极层进行防护。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1显示为本发明的一种半导体结构的制备过程的示意图；
图2显示为本发明的一种半导体结构的制备方法的流程图；
图3显示为图2中步骤S10的流程图；
图4显示为图2中步骤S40的流程图。
元件标号说明：
10、衬底；20、有源区器件；30、隔离器件；40、氧化硅薄膜；50、栅极槽；60、多晶硅层；70、偏移间隔层；80、栅极层。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
请参阅图1，本发明提供了一种半导体结构，其上可设有多个栅极结构，以实现不同的需求。半导体结构可以包括衬底10、有源区器件20、隔离器件30以及栅极结构。其中，衬底10上可开设有多个有源槽，有源区器件20可以沉积在该有源槽中，以形成对应的源极结构与漏极结构。相邻两个有源区器件20之间通过隔离器件30进行隔离，隔离器件30上可形成有栅极结构。栅极结构可以位于隔离器件30上，且与隔离器件30相对应。栅极结构可以与两侧的源极结构、漏极结构相互配合，以形成对应的场效应管。其中，栅极结构的两侧分别设有源极结构与漏极结构。
请参阅图1，在本发明的一个实施例中，在衬底10上生成栅极结构的过程中，可以先在衬底10上刻蚀出多个有源槽，以便后续形成对应的有源区器件20。在衬底10上刻蚀有源槽的过程中，可以通过刻蚀机采用等离子体刻蚀法对其进行刻蚀处理，进而在衬底10上形成多个有源槽。相邻两个有源槽之间的间距可以相同，也可以不同。有源槽的形状可不加限制。在本实施例中，有源槽的形状可以为长方体形，其竖直方向上的截面可以为矩形。在其他实施例中，有源槽的形状也可以为其他形状的四棱柱形，其竖直方向上的截面可以为倒梯形。相邻两个有源槽之间的衬底10的部分结构可以形成隔离器件30，用以对相邻两个有源槽进行隔离。隔离器件30的形状可不加限制。在本实施例中，隔离器件30的形状可以为长方体形，其竖直方向上的截面可以为矩形。在其他实施例中，隔离器件30的形状也可以为其他形状的四棱柱形，其竖直方向上的截面可以为倒梯形。
请参阅图1，在本发明的一个实施例中，当在衬底10上刻蚀出多个有源槽后，需要衬底10进行漏源离子注入处理，以在有源槽中形成有源区器件20。在漏源离子注入处理时，可以通过离子注入机进行漏源离子的注入。在漏源离子注入完成后，可以在有源槽上形成有源区器件20，有源区器件20的形状可以与有源槽相同。有源区器件20的形状可不加限制，在本实施例中，有源区器件20的形状可以为长方体形，其竖直方向上的截面可以为矩形。在其他实施例中，有源区器件20的形状也可以为其他形状的四棱柱形，其竖直方向上的截面可以为倒梯形。有源区器件20可以包括源极结构与漏极结构，每个隔离器件30的两侧都会存在源极结构与漏极结构。
请参阅图1，在本发明的一个实施例中，当在衬底10上形成有源区器件20与隔离器件30后，此时需要根据半导体制程工艺，在衬底10的表面沉积氧化硅薄膜40。在向衬底10的表面沉积氧化硅薄膜40的过程中，可以采用等离子体化学气相沉积法进行沉积。反应气体可以包括硅烷、氮气以及氦气。反应条件可以表示为硅烷的气体流量在25sccm~35sccm的范围之间，氮气的气体流量在12sccm~16sccm的范围之间，氦气的气体流量在350sccm~450sccm的范围之间，功率在400W~600W的范围之间，反应温度在350℃~450℃的范围之间，气压在650mTorr~750mTorr的范围之间。其中，硅烷的气体流量可以为25sccm，也可以为20sccm，还可以为35sccm。氮气的气体流量可以为12sccm，也可以为14sccm，还可以为16sccm。氦气的气体流量可以为350sccm，也可以为400sccm，还可以为450sccm。功率可以为400W，也可以为500W，还可以为600W。反应温度可以为350℃，也可以为400℃，还可以为450℃。气压可以为650mTorr，也可以为700mTorr，还可以为750mTorr。通过等离子体化学气相沉积法向衬底10的表面沉积氧化硅薄膜40，能够降低氧化硅薄膜40中氢离子的含量，进而能够在一定程度上提升半导体结构的绝缘性能。
请参阅图1，在本发明的一个实施例中，当在衬底10上形成氧化硅薄膜40后，此时需要对氧化硅薄膜40进行刻蚀处理，以在氧化硅薄膜40上形成多个栅极槽50。栅极槽50可以与隔离器件30相对应，且位于隔离器件30上。可以通过在氧化硅薄膜40上刻蚀较大的栅极槽50，进而可以减小栅极的特征尺寸。栅极槽50可以位于隔离器件30表面的中心部分上，即源极结构与漏极结构可以对称设于对应的栅极槽50的两侧。栅极槽50也可以位于隔离器件30表面的非中心部分上，即栅极槽50可以位于靠近源极结构的隔离器件30的一侧，或者位于靠近漏极结构的隔离器件30一侧。栅极槽50的具体分布位置可根据实际需求进行设定。在氧化硅薄膜40上蚀刻出栅极槽50时，可以通过蚀刻出较大的栅极槽50，进而可以得到较大的栅极层80，以便能够降低后续工艺的成本。
请参阅图1，在本发明的一个实施例中，当在氧化硅薄膜40上刻蚀出多个栅极槽50后，需要在氧化硅薄膜40的表面沉积多晶硅层60，以使栅极槽50中沉积满多晶硅材料。此时栅极槽50完全被多晶硅材料填充，栅极槽50中无空隙，且氧化硅薄膜40的表面会沉积一层多晶硅层60。当多晶硅层60沉积完成后，需要对其进行研磨处理，以将多余的多晶硅材料去除，仅保留栅极槽50中的多晶硅材料。在对多晶硅层60进行研磨处理时，可以采用化学机械抛光（Chemical Mechanical Polishing，CMP）设备进行研磨。CMP设备在工作过程中，抛光头将多晶硅层60抵在粗糙的抛光垫上，借助抛光液腐蚀、微粒摩擦、抛光垫摩擦等耦合实现多晶硅层60的全局平坦化。抛光头在限定的空间内对多晶硅层60实现超精密可控单向加压，从而响应抛光盘测量的膜厚数据调节压力，使晶圆抛光后表面达到超高平整度。当CMP设备的抛光头与隔离器件30接触后，可以表示隔离器件30表面的多余的多晶硅材料被去除完成，CMP设备停止工作。此时可在氧化硅薄膜40中形成多个栅极层80。
请参阅图1，在本发明的一个实施例中，当完成对多晶硅层60的研磨后，此时可以对氧化硅薄膜40进行刻蚀处理，以去除多余的氧化硅材料。在去除完成后，此时隔离器件30上会形成栅极结构。栅极结构可以包括偏移间隔层70与栅极层80。偏移间隔层70的形状可以不加限制。在本实施例中，偏移间隔层70的形状可以为长方体形，其竖直方向上的截面可以为矩形。在其他实施例中，偏移间隔层70的形状也可以为其他形状的四棱柱形，其竖直方向上的截面可以为梯形。栅极槽50可以设于偏移间隔层70中。栅极槽50的形状可以不加限制。栅极槽50可以为长方体形或者其他形状的四棱柱形。栅极层80可沉积于栅极槽50中。栅极层80的形状可以与栅极槽50相同，进而栅极层80与偏移间隔层70相互配合可形成栅极结构，且栅极层80的表面与偏移间隔层70的表面位于同一水平面上。在偏移间隔层70与隔离器件30的接触面上，偏移间隔层70侧面的表面积小于隔离器件30侧面的表面积。
请参阅图1，在本发明的一个实施例中，当得到栅极结构后，可形成相应的半导体结构。半导体结构可以包括衬底10、有源区器件20、隔离器件30以及栅极结构。其中，衬底10上可设有多个有源区器件20，相邻两个有源区器件20之间可通过衬底10上的隔离器件30进行隔离。有源区器件20可以包括源极结构与漏极结构，隔离器件30的两侧可分别设有源极结构与漏极结构。栅极结构可形成于隔离器件30上，进而栅极结构、源极结构、漏极结构以及隔离器件30等相互配合可形成场效应管。栅极结构可以包括偏移间隔层70与栅极层80，偏移间隔层70可以形成于隔离器件30上，栅极层80可以沉积于偏移间隔层70中，进而可通过偏移间隔层70对栅极层80进行防护。
可见，在上述方案的栅极结构的形成过程中，意想不到的技术效果是：在对氧化硅薄膜进行刻蚀的过程中，不会对栅极层造成损伤，同时生成的偏移间隔层能够对栅极层进行防护。在氧化硅薄膜上蚀刻出栅极槽时，可以通过蚀刻出较大的栅极槽，进而可以得到较大的栅极层，以便能够降低后续工艺的成本。
请参阅图2，本发明提供了一种半导体结构的制备方法，该制备方法可用于对上述的半导体结构进行制备。制备方法可以包括如下步骤：
步骤S10、对衬底进行处理，以在衬底上形成多个有源区器件，其中，相邻两个有源区器件之间的衬底上形成隔离器件；
步骤S20、对衬底进行沉积处理，以在衬底的表面沉积氧化硅薄膜；
步骤S30、对氧化硅薄膜进行刻蚀处理，以在氧化硅薄膜上形成多个栅极槽；
步骤S40、对隔离器件进行沉积处理，以在隔离器件上形成栅极结构，其中，栅极结构包括偏移间隔层与栅极层，偏移间隔层形成于隔离器件上，偏移间隔层上形成有栅极槽，栅极层形成于栅极槽中。
请参阅图3，在本发明的一个实施例中，当执行步骤S10时，具体的，步骤S10可包括如下步骤：
步骤S11、对衬底进行刻蚀处理，以在衬底上形成多个有源槽；
步骤S12、对衬底进行漏源离子注入处理，以在有源槽中形成有源区器件，其中，相邻两个有源区器件之间的衬底的部分结构形成隔离器件。
请参阅图1及图3，在本发明的一个实施例中，当执行步骤S11时，具体的，在衬底10上生成栅极结构的过程中，可以先在衬底10上刻蚀出多个有源槽，以便后续形成对应的有源区器件20。在衬底10上刻蚀有源槽的过程中，可以通过刻蚀机采用等离子体刻蚀法对其进行刻蚀处理，进而可以在衬底10上形成多个有源槽，相邻两个有源槽之间的间距可以相同，也可以不同。有源槽的形状可不加限制。在本实施例中，有源槽的形状可以为长方体形，其竖直方向上的截面可以为矩形。在其他实施例中，有源槽的形状也可以为其他形状的四棱柱形，其竖直方向上的截面可以为倒梯形。相邻两个有源槽之间的衬底10的部分结构可以形成隔离器件30，用以对相邻两个有源槽进行隔离。隔离器件30的形状可不加限制。在本实施例中，隔离器件30的形状可以为长方体形，其竖直方向上的截面可以为矩形。在其他实施例中，隔离器件30的形状也可以为其他形状的四棱柱形，其竖直方向上的截面可以为倒梯形。
请参阅图1及图3，在本发明的一个实施例中，当执行步骤S12时，具体的，当在衬底10上刻蚀出多个有源槽后，需要衬底10进行漏源离子注入处理，以在有源槽中形成有源区器件20。在漏源离子注入处理时，可以通过离子注入机进行漏源离子的注入。在漏源离子注入完成后，可以在有源槽上形成有源区器件20。有源区器件20的形状可以与有源槽相同。有源区器件20的形状可不加限制。在本实施例中，有源区器件20的形状可以为长方体形，其竖直方向上的截面可以为矩形。在其他实施例中，有源区器件20的形状也可以为其他形状的四棱柱形，其竖直方向上的截面可以为倒梯形。有源区器件20可以包括源极结构与漏极结构，每个隔离器件30的两侧都会存在源极结构与漏极结构。
请参阅图1及图2，在本发明的一个实施例中，当执行步骤S20时，具体的，当在衬底10上形成有源区器件20与隔离器件30后，此时需要根据半导体制程工艺，在衬底10的表面沉积氧化硅薄膜40。在向衬底10的表面沉积氧化硅薄膜40的过程中，可以采用等离子体化学气相沉积法进行沉积。通过等离子体化学气相沉积法向衬底10的表面沉积氧化硅薄膜40，能够降低氧化硅薄膜40中氢离子的含量，进而能够在一定程度上提升半导体结构的绝缘性能。
请参阅图1及图2，在本发明的一个实施例中，当执行步骤S30时，具体的，当在衬底10上形成氧化硅薄膜40后，此时需要对氧化硅薄膜40进行刻蚀处理，以在氧化硅薄膜40上形成多个栅极槽50。栅极槽50可以与隔离器件30相对应，且位于隔离器件30上。可以通过在氧化硅薄膜40上刻蚀较大的栅极槽50，进而可以减小栅极的特征尺寸。栅极槽50可以位于隔离器件30表面的中心部分上，即源极结构与漏极结构可以对称设于对应的栅极槽50的两侧。栅极槽50也可以位于隔离器件30表面的非中心部分上，即栅极槽50可以位于靠近源极结构的隔离器件30的一侧，或者位于靠近漏极结构的隔离器件30的一侧。栅极槽50的具体分布位置可根据实际需求进行设定。在氧化硅薄膜40上蚀刻出栅极槽50时，可以通过蚀刻出较大的栅极槽50，进而可以得到较大的栅极层80，以便能够降低后续工艺的成本。
请参阅图4，在本发明的一个实施例中，当执行步骤S40时，具体的，步骤S40可包括如下步骤：
步骤S41、对衬底进行沉积处理，以在氧化硅薄膜的表面沉积多晶硅层，其中，氧化硅薄膜的栅极槽中沉积多晶硅材料；
步骤S42、对多晶硅层进行研磨处理，以去除氧化硅薄膜上的多晶硅层；
步骤S43、对氧化硅薄膜进行刻蚀处理，以形成偏移间隔层，其中，偏移间隔层与栅极层配合形成栅极结构。
请参阅图1及图4，在本发明的一个实施例中，当执行步骤S41时，具体的，当在氧化硅薄膜40上刻蚀出多个栅极槽50后，需要在氧化硅薄膜40的表面沉积多晶硅层60，以使栅极槽50中沉积满多晶硅材料。此时栅极槽50完全被多晶硅材料填充，栅极槽50中无空隙，且氧化硅薄膜40的表面会沉积一层多晶硅层60。
请参阅图1及图4，在本发明的一个实施例中，当执行步骤S42时，具体的，当多晶硅层60沉积完成后，需要对其进行研磨处理，以将多余的多晶硅材料去除，仅保留栅极槽50中的多晶硅材料。在对多晶硅层60进行研磨处理时，可以采用化学机械抛光（ChemicalMechanical Polishing，CMP）设备进行研磨。
请参阅图1及图4，在本发明的一个实施例中，当执行步骤S43时，具体的，当完成对多晶硅层60的研磨后，此时可以对氧化硅薄膜40进行刻蚀处理，以去除多余的氧化硅材料。在去除完成后，此时隔离器件30上会形成栅极结构。栅极结构可以包括偏移间隔层70与栅极层80。偏移间隔层70的形状可以不加限制。在本实施例中，偏移间隔层70的形状可以为长方体形，其竖直方向上的截面可以为矩形。在其他实施例中，偏移间隔层70的形状也可以为其他形状的四棱柱形，其竖直方向上的截面可以为梯形。栅极槽50可以设于偏移间隔层70中。栅极槽50的形状可以不加限制，栅极槽50可以为长方体形或者其他形状的四棱柱形。栅极层80可沉积于栅极槽50中。栅极层80的形状可以与栅极槽50相同，进而栅极层80与偏移间隔层70相互配合可形成栅极结构，且栅极层80的表面与偏移间隔层70的表面位于同一水平面上。在偏移间隔层70与隔离器件30的接触面上，偏移间隔层70侧面的表面积小于隔离器件30侧面的表面积。
综上所述，通过本发明提供的一种半导体结构及其制备方法，意想不到的技术效果是：在对氧化硅薄膜进行刻蚀的过程中，不会对栅极层造成损伤，同时生成的偏移间隔层能够对栅极层进行防护。在氧化硅薄膜上蚀刻出栅极槽时，可以通过蚀刻出较大的栅极槽，进而可以得到较大的栅极层，以便能够降低后续工艺的成本。
在本说明书的描述中，参考术语“本实施例”、“示例”、“具体示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
以上公开的本发明实施例只是用于帮助阐述本发明。实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施方式。显然，根据本说明书的内容，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地理解和利用本发明。本发明仅受权利要求书及其全部范围和等效物的限制。
Claims (8)
1.一种半导体结构的制备方法，其特征在于，包括：
对衬底进行处理，以在所述衬底上形成多个有源区器件，其中，相邻两个所述有源区器件之间的所述衬底上形成隔离器件；
对所述衬底进行沉积处理，以在所述衬底的表面沉积氧化硅薄膜；
对所述氧化硅薄膜进行刻蚀处理，以在所述氧化硅薄膜上形成多个栅极槽；
对所述衬底进行沉积处理，以在所述氧化硅薄膜的表面沉积多晶硅层，其中，所述氧化硅薄膜的栅极槽中沉积多晶硅材料；
对所述多晶硅层进行研磨处理，以去除所述氧化硅薄膜上的所述多晶硅层，以形成栅极层；
对所述氧化硅薄膜进行刻蚀处理，以形成偏移间隔层，其中，所述偏移间隔层与所述栅极层配合形成栅极结构，所述偏移间隔层形成于所述隔离器件上，所述偏移间隔层上形成有栅极槽，所述栅极层形成于所述栅极槽中。
2.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述对衬底进行处理，以在所述衬底上形成多个有源区器件的步骤包括：
对衬底进行刻蚀处理，以在所述衬底上形成多个有源槽；
对所述衬底进行漏源离子注入处理，以在所述有源槽中形成有源区器件，其中，相邻两个所述有源区器件之间的所述衬底的部分结构形成隔离器件。
3.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述栅极结构位于所述隔离器件上，且与所述隔离器件相对应。
4.一种半导体结构，其特征在于，采用如权利要求1~3中任一项所述的半导体结构的制备方法制备而成，所述半导体结构包括：
衬底，所述衬底上形成多个有源区器件，相邻两个所述有源区器件之间的所述衬底的部分结构形成隔离器件；以及
栅极结构，形成于所述隔离器件上，所述栅极结构包括偏移间隔层与栅极层，所述偏移间隔层形成于所述隔离器件上，所述偏移间隔层上形成有栅极槽，所述栅极层形成于所述栅极槽中。
5.根据权利要求4所述的半导体结构，其特征在于，所述有源区器件包括源极结构与漏极结构，所述源极结构与所述漏极结构分别位于所述栅极结构的两侧。
6.根据权利要求4所述的半导体结构，其特征在于，所述栅极层的表面与所述偏移间隔层的表面位于同一水平面上。
7.根据权利要求4所述的半导体结构，其特征在于，所述栅极结构位于所述隔离器件上，且与所述隔离器件相对应。
8.根据权利要求4所述的半导体结构，其特征在于，在所述偏移间隔层与所述隔离器件的接触面上，所述偏移间隔层侧面的表面积小于所述隔离器件侧面的表面积。
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Citations (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05190565A (ja) * | 1992-01-09 | 1993-07-30 | Fujitsu Ltd | 半導体装置の製造方法 |
| TW459294B (en) * | 2000-10-26 | 2001-10-11 | United Microelectronics Corp | Self-aligned offset gate structure and its manufacturing method |
| KR20050066481A (ko) * | 2003-12-26 | 2005-06-30 | 동부아남반도체 주식회사 | 반도체 소자의 게이트 전극 형성방법 |
| KR20050118548A (ko) * | 2004-06-14 | 2005-12-19 | 주식회사 하이닉스반도체 | 셀프 얼라인드 리세스 채널 ｍｏｓｆｅｔ 제조 방법 |
| JP2008117981A (ja) * | 2006-11-06 | 2008-05-22 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| JP2008288560A (ja) * | 2007-04-18 | 2008-11-27 | Sony Corp | 半導体装置及びその製造方法 |
| CN102760762A (zh) * | 2011-04-25 | 2012-10-31 | 中国科学院微电子研究所 | 半导体器件及其制造方法 |
| US8835265B1 (en) * | 2012-06-18 | 2014-09-16 | Altera Corporation | High-k dielectric device and process |
| CN104701164A (zh) * | 2013-12-04 | 2015-06-10 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件和半导体器件的制作方法 |
| CN105428237A (zh) * | 2014-08-28 | 2016-03-23 | 中芯国际集成电路制造(上海)有限公司 | Nmos晶体管及其形成方法 |
| CN106098692A (zh) * | 2015-04-28 | 2016-11-09 | 爱思开海力士有限公司 | 半导体器件及制造其的方法 |
| CN106952908A (zh) * | 2016-01-06 | 2017-07-14 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其制造方法 |
| CN108878529A (zh) * | 2017-05-16 | 2018-11-23 | 中芯国际集成电路制造（天津）有限公司 | 半导体器件及其制造方法 |
| CN112838008A (zh) * | 2021-01-08 | 2021-05-25 | 上海华虹宏力半导体制造有限公司 | 浮栅型分栅闪存器件的工艺方法 |
| CN114496763A (zh) * | 2022-01-25 | 2022-05-13 | 中国电子科技集团公司第五十八研究所 | 一种提升mos器件抗总剂量能力的栅氧加固方法 |
| CN114512405A (zh) * | 2022-01-27 | 2022-05-17 | 上海华力集成电路制造有限公司 | 减小FinFET器件寄生电容的方法 |
| CN114628326A (zh) * | 2020-12-10 | 2022-06-14 | 中国科学院微电子研究所 | 半导体器件中不同沟道长度的晶体管形成方法 |
| CN114937678A (zh) * | 2022-07-20 | 2022-08-23 | 晶芯成(北京)科技有限公司 | 3d cmos图像传感器及其形成方法 |
| US11456182B1 (en) * | 2021-04-22 | 2022-09-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated circuit structure and fabrication thereof |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20090170270A1 (en) * | 2007-12-27 | 2009-07-02 | Texas Instruments Incorporated | Integration schemes to avoid faceted sige |
| CN102751229B (zh) * | 2011-04-20 | 2015-09-30 | 中国科学院微电子研究所 | 浅沟槽隔离结构、其制作方法及基于该结构的器件 |
| KR20220134835A (ko) * | 2021-03-26 | 2022-10-06 | 삼성전자주식회사 | 반도체 장치 및 반도체 장치 제조 방법 |
-
2023
- 2023-08-17 CN CN202311039103.4A patent/CN116779611B/zh active Active
Patent Citations (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05190565A (ja) * | 1992-01-09 | 1993-07-30 | Fujitsu Ltd | 半導体装置の製造方法 |
| TW459294B (en) * | 2000-10-26 | 2001-10-11 | United Microelectronics Corp | Self-aligned offset gate structure and its manufacturing method |
| KR20050066481A (ko) * | 2003-12-26 | 2005-06-30 | 동부아남반도체 주식회사 | 반도체 소자의 게이트 전극 형성방법 |
| KR20050118548A (ko) * | 2004-06-14 | 2005-12-19 | 주식회사 하이닉스반도체 | 셀프 얼라인드 리세스 채널 ｍｏｓｆｅｔ 제조 방법 |
| JP2008117981A (ja) * | 2006-11-06 | 2008-05-22 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| JP2008288560A (ja) * | 2007-04-18 | 2008-11-27 | Sony Corp | 半導体装置及びその製造方法 |
| CN102760762A (zh) * | 2011-04-25 | 2012-10-31 | 中国科学院微电子研究所 | 半导体器件及其制造方法 |
| US8835265B1 (en) * | 2012-06-18 | 2014-09-16 | Altera Corporation | High-k dielectric device and process |
| CN104701164A (zh) * | 2013-12-04 | 2015-06-10 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件和半导体器件的制作方法 |
| CN105428237A (zh) * | 2014-08-28 | 2016-03-23 | 中芯国际集成电路制造(上海)有限公司 | Nmos晶体管及其形成方法 |
| CN106098692A (zh) * | 2015-04-28 | 2016-11-09 | 爱思开海力士有限公司 | 半导体器件及制造其的方法 |
| CN106952908A (zh) * | 2016-01-06 | 2017-07-14 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其制造方法 |
| CN108878529A (zh) * | 2017-05-16 | 2018-11-23 | 中芯国际集成电路制造（天津）有限公司 | 半导体器件及其制造方法 |
| CN114628326A (zh) * | 2020-12-10 | 2022-06-14 | 中国科学院微电子研究所 | 半导体器件中不同沟道长度的晶体管形成方法 |
| CN112838008A (zh) * | 2021-01-08 | 2021-05-25 | 上海华虹宏力半导体制造有限公司 | 浮栅型分栅闪存器件的工艺方法 |
| US11456182B1 (en) * | 2021-04-22 | 2022-09-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated circuit structure and fabrication thereof |
| CN114496763A (zh) * | 2022-01-25 | 2022-05-13 | 中国电子科技集团公司第五十八研究所 | 一种提升mos器件抗总剂量能力的栅氧加固方法 |
| CN114512405A (zh) * | 2022-01-27 | 2022-05-17 | 上海华力集成电路制造有限公司 | 减小FinFET器件寄生电容的方法 |
| CN114937678A (zh) * | 2022-07-20 | 2022-08-23 | 晶芯成(北京)科技有限公司 | 3d cmos图像传感器及其形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
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