CN106952908A - 半导体结构及其制造方法 - Google Patents

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Abstract

一种半导体结构及其制造方法，所述方法包括：形成包括第二区域的衬底和凸出于所述衬底的第二鳍部；在第二鳍部上形成第二伪栅结构，包括伪栅氧化层和第二伪栅电极层；在第二伪栅结构侧壁表面形成侧壁层；对第二伪栅结构进行氧化处理；在衬底上形成介质层；去除第二伪栅电极层，在介质层内形成第二开口；去除伪栅氧化层；在第二开口中填充金属层，形成第二栅极结构。由于侧壁层的遮挡作用所述氧化处理不容易在第二伪栅结构侧壁形成侧壁氧化层，从而避免去除伪栅氧化层的工艺还去除侧壁氧化层，进而防止第二开口尺寸增大，避免金属层与第二栅极结构两侧的源、漏区的距离过小而引起接触孔插塞和第二栅极结构发生短路的问题，提高半导体器件电学性能。

Description

半导体结构及其制造方法
技术领域
本发明涉及半导体领域，尤其涉及一种半导体结构及其制造方法。
背景技术
在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小。为了适应特征尺寸的减小，MOSFET器件的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(SCE：short-channel effects)更容易发生。
因此，为了更好的适应特征尺寸的减小，半导体工艺逐渐开始从平面MOSFET向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应管(FinFET)。FinFET中，栅至少可以从两侧对超薄体(鳍部)进行控制，具有比平面MOSFET器件强得多的栅对沟道的控制能力，能够很好的抑制短沟道效应；且FinFET相对于其他器件，具有更好的现有的集成电路制作技术的兼容性。
鳍式场效应管按照功能区分主要分为核心(Core)器件和周边(I/O)器件(或称为输入/输出器件)。按照鳍式场效应管的电性类型区分，核心器件可分为核心NMOS器件和核心PMOS器件，周边器件可分为周边NMOS器件和周边PMOS器件。
通常情况下，周边器件的工作电压比核心器件的工作电压大的多。为防止电击穿等问题，当器件的工作电压越大时，要求器件的栅介质层的厚度越厚，因此，周边器件的栅介质层的厚度通常大于核心器件的栅介质层的厚度。
但是，现有技术形成的半导体器件的电学性能较差。
发明内容
本发明解决的问题是提供一种半导体结构及其制造方法，提高半导体器件的电学性能。
为解决上述问题，本发明提供一种半导体结构的制造方法。包括如下步骤：形成半导体基底，所述半导体基底包括衬底、凸出于所述衬底的鳍部，所述衬底包括第一区域和第二区域，凸出于所述第一区域衬底的鳍部为第一鳍部，凸出于所述第二区域衬底的鳍部为第二鳍部；在所述第一鳍部表面形成第一伪栅结构并在所述第二鳍部表面形成第二伪栅结构，其中，所述第一伪栅结构包括栅氧化层和第一伪栅电极层，所述第二伪栅结构包括伪栅氧化层和第二伪栅电极层；在所述第二伪栅结构的侧壁表面形成侧壁层；通过氧化处理在所述第一伪栅结构的侧壁表面形成侧壁氧化层；在所述半导体基底表面形成介质层，所述介质层与所述第一伪栅结构和第二伪栅结构齐平并露出所述第一伪栅电极层和第二伪栅电极层；去除所述第一伪栅电极层，暴露出部分栅氧化层并在所述介质层内形成第一开口；去除所述第二伪栅电极层，暴露出部分伪栅氧化层并在所述介质层内形成第二开口；去除所述第二开口底部的伪栅氧化层；在所述栅氧化层表面、第一开口侧壁以及第二开口的底部和侧壁上形成栅介质层；在所述第一开口和第二开口中填充金属层，位于所述第一开口中的栅氧化层、栅介质层和金属层用于构成第一栅极结构，位于所述第二开口中的栅介质层和金属层用于构成第二栅极结构。
可选的，所述栅氧化层和伪栅氧化层的材料为氧化硅。
可选的，在所述第二伪栅结构的侧壁表面形成侧壁层的步骤包括：形成覆盖所述第一、第二伪栅结构侧壁表面和顶部表面的初始侧壁膜；采用无掩膜刻蚀工艺去除所述第一、第二伪栅结构顶部表面的初始侧壁膜，在所述第一、第二伪栅结构的侧壁表面形成侧壁层；形成覆盖所述第二伪栅结构的图形层；以所述图形层为掩膜，去除所述第一伪栅结构侧壁表面的侧壁层；去除所述图形层。
可选的，去除所述第一伪栅结构侧壁表面的侧壁层的工艺为干法刻蚀工艺或湿法刻蚀工艺。
可选的，去除所述第一伪栅结构侧壁表面的侧壁层的工艺为干法刻蚀工艺，所述干法刻蚀工艺为等离子体干法刻蚀工艺。
可选的，去除所述第一伪栅结构侧壁表面的侧壁层的工艺为湿法刻蚀工艺，所述湿法刻蚀工艺采用的刻蚀溶液为磷酸。
可选的，所述侧壁层的材料为氮化硅。
可选的，通过原子层沉积工艺形成所述氮化硅。
可选的，所述原子层沉积工艺的工艺参数包括：向原子层沉积室内通入的前驱体为含硅和氮的前驱体，工艺温度为400摄氏度至600摄氏度，压强为1毫托至10毫托，前驱体的气体流量为1500sccm至4000sccm，沉积次数为15次至50次。
可选的，所述侧壁层的厚度为至
可选的，所述氧化处理为快速热氧化工艺。
可选的，所述快速热氧化工艺的工艺参数包括：工艺温度为700摄氏度至1000摄氏度，工艺时间为5秒至20秒，压强为50托至300托，反应气体为氧气，辅助气体为氮气，氧气与氮气的气体流量比值为1:20至1:5。
可选的，所述侧壁氧化层的材料为氧化硅。
可选的，对所述第一伪栅结构和第二伪栅结构进行氧化处理之后，在所述半导体基底表面形成介质层之前，还包括：在所述第一伪栅结构的侧壁氧化层表面形成第一区域第二侧壁层，在所述第二伪栅结构的侧壁层表面形成第二区域第二侧壁层；在所述第一伪栅结构两侧的第一鳍部内形成第一区域应力层，在所述第二伪栅结构两侧的第二鳍部内形成第二区域应力层；在所述第一区域应力层内形成第一区域源区和漏区，在所述第二区域应力层内形成第二区域源区和漏区。
相应的，本发明还提供一种半导体结构，包括：半导体基底，所述半导体基底包括衬底、凸出于所述衬底的鳍部，所述衬底包括第一区域和第二区域，凸出于所述第一区域衬底的鳍部为第一鳍部，凸出于所述第二区域衬底的鳍部为第二鳍部；栅极结构，包括位于所述第一鳍部上的第一栅极结构，以及位于所述第二鳍部上的第二栅极结构；侧壁氧化层，位于所述第一栅极结构的侧壁表面；侧壁层，位于所述第二栅极结构的侧壁表面；源区和漏区，包括位于所述第一栅极结构两侧的第一鳍部中的第一区域源区和漏区，以及位于所述第二栅极结构两侧的第二鳍部中的第二区域源区和漏区。
可选的，所述侧壁氧化层的材料为氧化硅。
可选的，所述侧壁层的材料为氮化硅。
可选的，所述侧壁层的厚度为至
可选的，所述第一栅极结构包括依次位于衬底上的栅氧化层、第一栅介质层和第一金属层，所述第二栅极结构包括依次位于衬底上的第二栅介质层和第二金属层。
可选的，所述第一栅极结构两侧的第一鳍部中形成有第一区域应力层，所述第一区域源区和漏区形成于所述第一区域应力层中；所述第二栅极结构两侧的第二鳍部中形成有第二区域应力层，所述第二区域源区和漏区形成于所述第二区域应力层中。
与现有技术相比，本发明的技术方案具有以下优点：
本发明先在第二伪栅结构的侧壁表面形成侧壁层，然后对所述第一伪栅结构和第二伪栅结构进行氧化处理，所述氧化处理能修复对栅氧化层和伪栅氧化层造成的损伤，同时由于所述侧壁层的遮挡作用所述氧化处理不容易在所述第二伪栅结构的表面形成侧壁氧化层，从而避免后续去除第二开口底部的伪栅氧化层的工艺还去除所述侧壁氧化层的问题，进而防止所述第二开口的尺寸增大，避免因所述第二开口内的金属层与所述第二栅极结构两侧的源区和漏区的距离过小而引起接触孔插塞和第二栅极结构发生短路的问题，以提高半导体器件电学性能。
附图说明
图1至图3是现有技术半导体结构的制造方法各步骤对应的结构示意图；
图4至图14是本发明半导体结构的制造方法一实施例中各步骤对应结构示意图；
图15是本发明半导体结构一实施例的结构示意图。
具体实施方式
现有技术的半导体器件的电性能较差，结合现有技术半导体结构制造方法分析其原因。参考图1至图3，示出了现有技术半导体结构的制造方法各步骤对应的结构示意图。所述半导体结构的制造方法包括以下步骤：
参考图1，形成半导体基底，所述半导体基底包括衬底100、凸出于所述衬底100的鳍部；所述衬底100包括第一区域Ⅰ和第二区域Ⅱ，凸出于所述第一区域Ⅰ衬底100的鳍部为第一鳍部110，凸出于所述第二区域Ⅱ衬底100的鳍部为第二鳍部120。所述第一区域Ⅰ用于形成周边器件，所述第二区域Ⅱ用于形成核心器件。
具体的，所述半导体基底还包括位于所述第一区域Ⅰ的第一伪栅结构(未标示)，以及位于所述第二区域Ⅱ的第二伪栅结构(未标示)。其中，所述第一伪栅结构包括位于所述第一鳍部110部分表面的栅氧化层111，以及位于所述栅氧化层111表面的第一伪栅电极层112；所述第二伪栅结构包括位于所述第二鳍部120部分表面的伪栅氧化层121，以及位于所述伪栅氧化层121表面的第二伪栅电极层122。
需要说明的是，形成所述第一伪栅结构和第二伪栅结构的刻蚀工艺容易对所述栅氧化层111和伪栅氧化层121造成损伤，而所述栅氧化层111作为后续形成的第一栅极结构的一部分，因此在形成所述第一伪栅结构和第二伪栅结构之后，还包括：对所述第一伪栅结构和第二伪栅结构进行氧化处理，以修复对所述栅氧化层111和伪栅氧化层121造成的损伤。通过所述氧化处理，在所述第一伪栅电极层112和所述第二伪栅电极层122的侧壁表面形成侧壁氧化层130，所述侧壁氧化层130的材料为氧化硅。
结合参考图2，在所述第一伪栅结构两侧的第一鳍部110内形成第一区域应力层113，在所述第二伪栅结构两侧的第二鳍部120内形成第二区域应力层123；在所述第一伪栅结构两侧的第一区域应力层113内形成第一区域源、漏区，在所述第二伪栅结构两侧的第二区域应力层123内形成第二区域源、漏区；形成覆盖所述第一伪栅结构和第二伪栅结构且与所述第一伪栅结构和第二伪栅结构齐平的介质层130；去除所述第一伪栅电极层112，暴露出部分所述栅氧化层111表面并在所述介质层130内形成第一开口200；去除所述第二伪栅电极层122，暴露出部分所述伪栅氧化层121表面并在所述介质层130内形成第二开口210。其中，所述第二开口210具有第一开口尺寸L。
参考图3，去除所述第二开口210底部的伪栅氧化层121。
需要说明的是，所述伪栅氧化层121的材料为氧化硅，所述侧壁氧化层130的材料为氧化硅，因此，在去除所述第二开口210底部的伪栅氧化层121的工艺过程中，所述第二开口210侧壁表面的侧壁氧化层130也同时被去除，从而导致所述第二开口210具有第二开口尺寸L’，且所述第二开口尺寸L’大于所述第一开口尺寸L(如图2所示)。
还需要说明的是，去除所述第二开口210底部的伪栅氧化层121之后，还包括：在所述第一开口200和第二开口210内填充金属层(图未示)，分别在第一鳍部上形成第一栅极结构(图未示)，在第二鳍部上形成第二栅极结构(图未示)。
由于形成所述第一伪栅结构和第二伪栅结构的刻蚀工艺容易对所述栅氧化层111和伪栅氧化层121造成的损伤，而所述栅氧化层111作为后续形成的第一栅极结构的一部分，因此在形成所述第一伪栅结构和第二伪栅结构之后，对所述第一伪栅结构和第二伪栅结构进行氧化处理，以修复对所述栅氧化层111和伪栅氧化层121造成的损伤。但是，所述氧化处理之后，在所述第一伪栅电极层112和第二伪栅电极层122的侧壁表面形成侧壁氧化层130，所述侧壁氧化层130和伪栅氧化层121的材料均为氧化硅，在去除所述第二开口210底部的伪栅氧化层121的工艺过程中还会去除位于所述第二开口210侧壁表面的侧壁氧化层130，引起所述第二开口210的尺寸增大；在所述第二开口210内填充金属层以形成第二栅极结构之后，所述第二开口210内的金属层与位于所述第二栅极结构两侧的第二区域源、漏区的距离变小，而后续形成的接触孔插塞与所述第二区域源、漏区对应的第二鳍部120相接触，从而容易导致后续形成的接触孔插塞与第二栅极结构发生短路，进而容易引起半导体器件电学性能的下降。
为了解决所述技术问题，本发明提供一种半导体结构的制造方法，包括：形成半导体基底，所述半导体基底包括衬底、凸出于所述衬底的鳍部，所述衬底包括第一区域和第二区域，凸出于所述第一区域衬底的鳍部为第一鳍部，凸出于所述第二区域衬底的鳍部为第二鳍部；在所述第一鳍部表面形成第一伪栅结构并在所述第二鳍部表面形成第二伪栅结构，其中，所述第一伪栅结构包括栅氧化层和第一伪栅电极层，所述第二伪栅结构包括伪栅氧化层和第二伪栅电极层；在所述第二伪栅结构的侧壁表面形成侧壁层；对所述第一伪栅结构和第二伪栅结构进行氧化处理，在所述第一伪栅结构的侧壁表面形成侧壁氧化层；在所述半导体基底表面形成介质层，所述介质层与所述第一伪栅结构和第二伪栅结构齐平并露出所述第一伪栅电极层和第二伪栅电极层；去除所述第一伪栅电极层，暴露出部分栅氧化层并在所述介质层内形成第一开口，去除所述第二伪栅电极层，暴露出部分伪栅氧化层并在所述介质层内形成第二开口；去除所述第二开口底部的伪栅氧化层；在所述栅氧化层表面、第一开口侧壁以及第二开口的底部和侧壁上形成栅介质层；在所述第一开口和第二开口中填充金属层，位于所述第一开口中的栅氧化层、栅介质层和金属层用于构成第一栅极结构，位于所述第二开口中的栅介质层和金属层用于构成第二栅极结构。
本发明先在第二伪栅结构的侧壁表面形成侧壁层，然后对所述第一伪栅结构和第二伪栅结构进行氧化处理，所述氧化处理能修复对栅氧化层和伪栅氧化层造成的损伤，同时由于所述侧壁层的遮挡作用所述氧化处理不容易在所述第二伪栅结构的表面形成侧壁氧化层，从而避免后续去除第二开口底部的伪栅氧化层的工艺还去除所述侧壁氧化层的问题，进而防止所述第二开口的尺寸增大，避免因所述第二开口内的金属层与所述第二栅极结构两侧的源区和漏区的距离过小而引起接触孔插塞和第二栅极结构发生短路的问题，以提高半导体器件电学性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图4至图14是本发明半导体结构的制造方法一实施例中各步骤对应结构示意图。
结合参考图4和图5，图5是图4沿AA1方向的剖面结构示意图，形成半导体基底，所述半导体基底包括衬底400、凸出于所述衬底400的鳍部，所述衬底400包括第一区域Ⅰ(如图7所示)和第二区域Ⅱ(如图7所示)，凸出于所述第一区域Ⅰ衬底400的鳍部为第一鳍部410，凸出于所述第二区域Ⅱ衬底400的鳍部为第二鳍部420。
本实施例中，所述第一区域Ⅰ用于形成周边器件(例如：输入/输出器件)，所述第二区域Ⅱ用于形成核心器件。所述第一区域Ⅰ可以为N型区或P型区，所述第二区域Ⅱ可以为N型区或P型区，所述第一区域Ⅰ和第二区域Ⅱ类型相同。
所述衬底400的材料为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底400还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底；所述第一鳍部410和第二鳍部420的材料包括硅、锗、锗化硅、碳化硅、砷化镓或镓化铟。本实施例中，所述衬底400为硅衬底，所述第一鳍部410和第二鳍部420的材料为硅。
具体地，形成所述半导体基底的步骤包括：提供初始基底，在所述基底上形成图形化的硬掩膜层500；以所述硬掩模层500为掩膜，刻蚀所述初始基底，形成若干分立的凸起；所述凸起为鳍部，刻蚀后的初始基底作为衬底400，所述衬底400包括第一区域Ⅰ和第二区域Ⅱ，位于所述第一区域Ⅰ的鳍部为第一鳍部410，位于所述第二区域Ⅱ的鳍部为第二鳍部420。
本实施例中，所述第一鳍部410和所述第二鳍部420的顶部尺寸小于底部尺寸。在其他实施例中，所述第一鳍部410和第二鳍部420的侧壁还能够与衬底表面相垂直，即所述第一鳍部410和第二鳍部420的顶部尺寸等于底部尺寸。
本实施例中，所述硬掩膜层500的材料为氮化硅，后续在进行平坦化工艺时，所述硬掩膜层500表面能够作为平坦化工艺的停止位置，且所述硬掩膜层500还能够起到保护所述第一鳍部410顶部、第二鳍部420顶部的作用。
结合参考图6，需要说明的是，形成所述半导体基底之后，还包括：在所述第一鳍部410和第二鳍部420表面形成线性氧化层401；在所述衬底400表面形成隔离层402。
所述线性氧化层401用于修复所述第一鳍部410和第二鳍部420。
在氧化处理过程中，由于第一鳍部410和第二鳍部420凸出的棱角部分的比表面更大，更容易被氧化，后续去除所述线性氧化层401之后，不仅第一鳍部410和第二鳍部420表面的缺陷层被去除，且凸出棱角部分也被去除，使所述第一鳍部410和第二鳍部420的表面光滑，晶格质量得到改善，避免第一鳍部410和第二鳍部420顶角尖端放电问题，有利于改善鳍式场效应管的性能。
所述氧化处理还会对所述衬底400表面进行氧化，因此，所述线性氧化层401还位于所述衬底400表面。本实施例中，第一鳍部410、第二鳍部420和衬底400的材料为硅，相应的，所述线性氧化层401的材料为氧化硅。
所述隔离层402作为半导体结构的隔离结构，用于对相邻器件之间起到隔离作用。本实施例中，所述隔离层402是浅沟槽隔离层，但不限于浅沟槽隔离层
具体地，形成所述隔离层402的步骤包括：在所述线性氧化层401表面形成隔离膜，所述隔离膜的顶部高于所述硬掩膜层500顶部；研磨去除高于所述硬掩膜层500顶部的隔离膜；去除部分厚度的隔离膜以形成所述隔离层402；去除所述硬掩膜层500(如图5所示)。
需要说明的是，在去除部分厚度的隔离膜的过程中还去除部分鳍部表面的线性氧化层401。
参考图7，图7是沿BB1(如图4所示)方向的剖面结构示意图，在所述第一鳍部410表面形成第一伪栅结构(未标示)，在所述第二鳍部420表面形成第二伪栅结构(未标示)。
所述第一伪栅结构和第二伪栅结构为后续形成的第一栅极结构和第二栅极结构占据空间位置。
本实施例中，所述第一伪栅结构横跨所述第一鳍部410表面且覆盖所述第一鳍部410部分顶部表面和侧壁表面，包括栅氧化层411和第一伪栅电极层412，所述第二伪栅结构横跨所述第二鳍部420表面且覆盖所述第二鳍部420部分顶部表面和侧壁表面，包括伪栅氧化层421和第二伪栅电极层422。
具体地，形成所述第一伪栅结构和第二伪栅结构的步骤包括：形成覆盖所述第一鳍部410和第二鳍部420的伪栅氧化膜；在所述伪栅氧化膜表面形成伪栅电极膜；对所述伪栅电极膜进行平坦化处理；在所述伪栅电极膜表面形成第一图形层510；以所述第一图形层510为掩膜，刻蚀所述伪栅电极膜和伪栅氧化膜，在所述第一鳍部410表面形成栅氧化层411，在所述栅氧化层411表面形成第一伪栅电极层412，在所述第二鳍部420表面形成伪栅氧化层421，在所述伪栅氧化层421表面形成第二伪栅电极层422；所述栅氧化层411和第一伪栅电极层412构成第一伪栅结构，所述伪栅氧化层421和第二伪栅电极层422构成第二伪栅结构。
本实施例中，所述第一图形层510为硬掩膜层，所述第一图形层510的材料为氮化硅。
所述栅氧化层411和伪栅氧化层421的材料为氧化硅。所述第一伪栅电极层412和第二伪栅电极层422的材料可以为多晶硅、氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳。本实施例中，所述第一伪栅电极层412和第二伪栅电极层422的材料为多晶硅。
参考图8，在所述第二伪栅结构的侧壁表面形成侧壁层430。
所述侧壁层430用于保护所述第二伪栅结构，避免后续对所述第一伪栅结构和第二伪栅结构进行氧化处理时，在所述第二伪栅结构的侧壁表面形成氧化层。
具体地，在所述第二伪栅结构的侧壁表面形成侧壁层430的步骤包括：形成覆盖所述第一、第二伪栅结构侧壁表面和顶部表面的初始侧壁膜(图未示)；采用无掩膜刻蚀工艺去除所述第一、第二伪栅结构顶部表面的初始侧壁膜，在所述第一、第二伪栅结构的侧壁表面形成侧壁层430；形成覆盖所述第二伪栅结构的第二图形层520；以所述第二图形层520为掩膜，去除所述第一伪栅结构侧壁表面的侧壁层430；去除所述第二图形层520。
本实施例中，所述侧壁层430的材料为氮化硅。通过原子层沉积工艺形成所述氮化硅。所述原子层沉积工艺的工艺参数包括：向原子层沉积室内通入的前驱体为含硅和氮的前驱体，工艺温度为400摄氏度至600摄氏度，压强为1毫托至10毫托，前驱体的气体流量为1500sccm至4000sccm，沉积次数为15次至50次。
去除所述第一伪栅结构侧壁表面的侧壁层430的工艺可以为干法刻蚀工艺或湿法刻蚀工艺。当去除所述第一伪栅结构侧壁表面的侧壁层430的工艺为干法刻蚀工艺时，所述干法刻蚀工艺为等离子体干法刻蚀工艺；当去除所述第一伪栅结构侧壁表面的侧壁层430的工艺为湿法刻蚀工艺时，所述湿法刻蚀工艺采用的刻蚀溶液为磷酸。本实施例中，采用湿法刻蚀工艺去除所述第一伪栅结构侧壁表面的侧壁层430。
需要说明的是，所述侧壁层430的厚度不宜过厚，也不宜过薄。当所述侧壁层430的厚度过厚时，容易导致后续浅掺杂区域的电阻过大，从而引起半导体器件的电学性能发生偏移；当所述侧壁层430的厚度过薄时，后续浅掺杂工艺中注入的离子扩散到沟道区内，导致短沟道效应变差。为此，本实施例中，所述侧壁层430的厚度为至
参考图9，通过氧化处理在所述第一伪栅结构的侧壁表面形成侧壁氧化层440。
形成所述第一、第二伪栅结构的刻蚀工艺容易对所述栅氧化层411和伪栅氧化层421造成的损伤，而所述栅氧化层411作为后续形成的第一栅极结构的一部分，因此在形成所述第一、第二伪栅结构之后，对所述第一伪栅结构和第二伪栅结构进行氧化处理，以修复对所述栅氧化层411和伪栅氧化层421造成的损伤，从而提高后续形成的第一栅极结构的质量，进而提高半导体器件的电学性能。
本实施例中，对所述第一伪栅结构和第二伪栅结构进行氧化处理的工艺为快速热氧化工艺。所述快速热氧化工艺的工艺参数包括：工艺温度为700摄氏度至1000摄氏度，工艺时间为5秒至20秒，压强为50托至300托，反应气体为氧气，辅助气体为氮气，氧气与氮气的气体流量比值为1:20至1:5。
需要说明的是，所述快速热氧化工艺的温度问题不宜过低，也不宜过高。如果所述快速热氧化工艺的工艺温度过低，对所述栅氧化层411和伪栅氧化层421的修复效果不佳；如果所述快速热氧化工艺的工艺温度过高，过高的温度会带来过多的热容量,从而影响前面离子注入制程中离子的分布。为此，本实施例中，所述快速热氧化工艺的温度为700摄氏度至1000摄氏度。
本实施例中，所述侧壁氧化层440的材料为氧化硅。
结合参考图10，需要说明的是，在对所述第一伪栅结构和第二伪栅结构进行氧化处理之后，还包括：在所述第一伪栅结构的侧壁氧化层440表面形成第一区域第二侧壁层415，在所述第二伪栅结构的侧壁层430表面形成第二区域第二侧壁层425；在所述第一伪栅结构两侧的第一鳍部410内形成第一区域应力层414，在所述第二伪栅结构两侧的第二鳍部420内形成第二区域应力层424；在所述第一区域应力层414内掺杂离子形成第一区域源区和漏区(图未示)，在所述第二区域应力层424内掺杂离子形成第二区域源区和漏区(图未示)。
参考图11，在所述半导体基底表面形成介质层480，所述介质层480与所述第一伪栅结构和第二伪栅结构齐平并露出所述第一伪栅电极层412和第二伪栅电极层422。
本实施例中，所述介质层480为叠层结构，包括位于所述半导体基底表面第一介质层460，以及位于所述第一介质层460表面的第二介质层470。
所述介质层480作为后续形成的鳍式场效应管的隔离结构。其中，所述第二介质层470的致密度大于所述第一介质层460的致密度，所述第二介质层470的电绝缘性能优于所述第一介质层460的电绝缘性能，从而使得后续形成的隔离结构具有良好的电绝缘性能。
需要说明的是，在形成所述介质层480之前，还包括：在所述半导体基底表面形成刻蚀阻挡层450，所述刻蚀阻挡层450还覆盖所述第一伪栅结构表面和第二伪栅结构表面。
所述刻蚀阻挡层450用于作为后续接触孔刻蚀工艺中的刻蚀停止层，且作为后续平坦化工艺的停止位置。本实施例中，所述刻蚀阻挡层450的材料为氮化硅。
具体地，形成所述介质层480的步骤包括：在所述半导体基底表面形成刻蚀阻挡层450后，在所述鳍部与鳍部之间的半导体基底上填充满第一介质膜，所述第一介质膜还覆盖所述第一伪栅结构和第二伪栅结构，且所述第一介质膜顶部高于所述第一图形层510顶部；平坦化所述第一介质膜直至露出所述刻蚀阻挡层450顶部表面；回刻蚀去除部分厚度的第一介质膜以形成第一介质层460；在所述第一介质层460表面形成第二介质膜，所述第二介质膜还覆盖所述第一伪栅结构和第二伪栅结构表面，且所述第二介质膜顶部高于所述第一图形层510顶部；平坦化所述第二介质膜直至露出所述第一伪栅电极层412顶部表面和第二伪栅电极层422顶部表面，以形成第二介质层470。
需要说明的是，在平坦化所述第二介质膜的同时，去除位于所述第一伪栅电极层412顶部、第二伪栅电极层422顶部的第一图形层510和刻蚀阻挡层430，使形成的所述第二介质层470顶部与所述第一伪栅电极层412和第二伪栅电极层422顶部齐平。
参考图12，去除所述第一伪栅电极层412(如图11所示)，暴露出部分栅氧化层411并在所述介质层480内形成第一开口600；去除所述第二伪栅电极层422(如图11所示)，暴露出部分伪栅氧化层421并在所述介质层480内形成第二开口610。
本实施例中，在同一道工艺步骤中，刻蚀去除所述第一伪栅电极层412和第二伪栅电极层422。
具体地，采用无掩膜刻蚀工艺刻蚀去除所述第一伪栅电极层412和第二伪栅电极层422。
本实施例中，采用干法刻蚀工艺刻蚀去除所述第一伪栅电极层412和第二伪栅电极层422，由于所述刻蚀工艺对所述第一伪栅电极层412和第二伪栅电极层422具有较高刻蚀选择比，从而在刻蚀去除所述第一伪栅电极层412和第二伪栅电极层422的同时，可以避免对所述介质层480造成损耗。
参考图13，去除所述第二开口610底部的伪栅氧化层421，暴露出所述第二鳍部420的部分表面。
具体地，去除所述第二开口610底部的伪栅氧化层421的步骤包括：形成填充满所述第一开口600(如图12所示)的第三图形层530，所述第三图形层530暴露出所述第二开口610底部的伪栅氧化层421表面；以所述第三图形层530为掩膜，采用干法刻蚀工艺刻蚀去除所述伪栅氧化层421直至暴露出所述第一开口600底部的第二鳍部420表面；去除所述第三图形层530。
本实施例中，所述第三图形层530为深紫外光吸收氧化层(Deep UV LightAbsorbing Oxide，DUO)；去除所述第二开口610底部的伪栅氧化层421之后，采用湿法去胶或灰化工艺去除所述第三图形层530。
需要说明的是，所述第二开口610的侧壁表面形成有侧壁层430，所述侧壁层430的材料为氮化硅，而所述伪栅氧化层421的材料为氧化硅，因此，在去除所述第二开口610底部的伪栅氧化层421的工艺过程中，难以对所述侧壁层430造成损耗，从而可以避免所述第二开口610的尺寸增大，进而可以避免后续在所述第二开口610内填充的金属层与所述第二区域源、漏区的距离过近。
参考图14，在所述栅氧化层411表面、第一开口600(如图12所示)侧壁以及第二开口610(如图13所示)的底部和侧壁上形成栅介质层(未标示)；在所述第一开口600和第二开口610中填充金属层(未标示)，位于所述第一开口600中的栅氧化层411、栅介质层和金属层用于构成第一栅极结构710，位于所述第二开口610中的栅介质层和金属层用于构成第二栅极结构720。
本实施例中，所述第一栅极结构710横跨所述第一鳍部410，且覆盖所述第一鳍部410的部分顶部表面和侧壁表面，具体地，所述第一栅极结构710包括覆盖所述第一鳍部410部分顶部表面和侧壁表面的第一栅介质层417和位于所述第一栅介质层417上的第一栅电极层419；所述第二栅极结构720横跨所述第二鳍部420，且覆盖所述第二鳍部420的部分顶部表面和侧壁表面，具体地，所述第二栅极结构720包括覆盖所述第二鳍部420部分顶部表面和侧壁表面的第二栅介质层427和位于所述第二栅介质层427上的第二栅电极层429。
所述第一区域Ⅰ用于形成周边器件，所述第二区域Ⅱ用于形成核心器件，因此，所述栅氧化层411与所述第一栅介质层417作为周边器件的栅介质层，所述第二栅介质层427作为核心器件的栅介质层。本实施例中，所述第一栅介质层417和所述第二栅介质层427的材料为高k栅介质材料，其中，高k栅介质材料指的是，相对介电常数大于氧化硅相对介电常数的栅介质材料，高k栅介质材料可以为HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2或Al2O3。
所述金属层的材料为Al、Cu、Ag、Au、Pt、Ni、Ti或W。本实施例中，所述金属层的材料为W。相应的，所述第一栅电极层419和第二栅电极层429的材料为W。
本实施例中，在所述栅氧化层411表面、第一开口600侧壁以及第二开口610的底部和侧壁上形成栅介质层之后，在所述栅介质层上形成金属层之前，形成所述第一栅极结构710和第二栅极结构720的步骤还包括：在所述栅介质层表面形成功函数层(未标示)。
所述第一栅极结构710还包括：位于所述第一栅介质层417和所述第一栅电极层419之间的第一功函数层418，用于调节周边器件的阈值电压；所述第二栅极结构720还包括：位于所述第二栅介质层427和所述第二栅电极层429之间的第二功函数层428，用于调节所述核心器件的阈值电压。
本实施例中，所述第一区域Ⅰ和第二区域Ⅱ为N型区时，所述功函数层为N型功函数材料；所述第一区域Ⅰ和第二区域Ⅱ为P型区时，所述功函数层为P型功函数材料。
具体地，所述第一区域Ⅰ和第二区域Ⅱ为N型区，所述功函数层为N型功函数材料，N型功函数材料功函数范围为3.9ev至4.5ev，例如为4ev、4.1ev或4.3ev。所述功函数层为单层结构或叠层结构，所述功函数层的材料包括TiAl、TaAlN、TiAlN、MoN、TaCN和AlN中的一种或几种。本实施例中，所述功函数层的材料为TiAl；相应的，所述第一功函数层418和第二功函数层428的材料为TiAl。
或者，所述第一区域Ⅰ和第二区域Ⅱ为P型区，所述功函数层为P型功函数材料，P型功函数材料功函数范围为5.1ev至5.5ev，例如，5.2ev、5.3ev或5.4ev。所述功函数层为单层结构或叠层结构，所述功函数层的材料包括Ta、TiN、TaN、TaSiN和TiSiN中的一种或几种。本实施例中，所述功函数层的材料为TiN；相应的，所述第一功函数层418和第二功函数层428的材料为TiN。
具体地，形成所述第一栅极结构710和第二栅极结构720的步骤包括：在所述第一开口600底部的栅氧化层411表面、第一开口600侧壁、第二开口610底部以及第二开口610侧壁形成栅介质层，所述栅介质层还覆盖所述介质层480表面；在所述栅介质层表面形成功函数层；在所述功函数层表面形成金属层，所述金属层填充满所述第一开口600和第二开口610且所述金属层顶部高于所述介质层480顶部；研磨去除高于所述介质层480顶部的金属层，在所述第一区域Ⅰ的功函数层表面形成第一栅电极层419，在所述第二区域Ⅱ的功函数层表面形成第二栅电极层429。
需要说明的是，研磨去除高于所述介质层480顶部的金属层的同时，还研磨去除高于所述介质层480顶部的栅介质层和功函数层，在所述第一区域Ⅰ形成位于所述栅氧化层411表面和第一开口600侧壁的第一栅介质层417，以及位于所述第一栅介质层417表面的第一功函数层418，在所述第二区域Ⅱ形成位于所述第二开口610侧壁及底部的第二栅介质层427，以及位于所述第二栅介质427表面的第二功函数层428。
需要说明的是，为了提高所述第一栅极结构710与第一鳍部410之间、所述第二栅极结构720与第二鳍部420之间的界面性能，在形成所述第一栅介质层417和第二栅介质层427之前，还包括：在所述第一开口600底部的栅氧化层411表面形成第一界面层416，在所述第二开口610底部的第二鳍部420表面形成第二界面层426；形成所述栅介质层的步骤包括：在所述第一开口600底部的第一界面层416表面、第一开口600侧壁、第二开口610底部的第二界面层426表面以及第二开口610侧壁形成所述栅介质层。
相应地，本发明实施例还提供一种半导体结构。
参考图15，示出了本发明半导体结构一实施例的示意图。所述半导体结构包括：
半导体基底800，所述半导体基底包括衬底800、凸出于所述衬底800的鳍部，所述衬底800包括第一区域Ⅰ和第二区域Ⅱ，凸出于所述第一区域Ⅰ衬底800的鳍部为第一鳍部810，凸出于所述第二区域Ⅱ衬底800的鳍部为第二鳍部820；
栅极结构，包括位于所述第一鳍部810上的第一栅极结构815，以及位于所述第二鳍部820上的第二栅极结构825；
侧壁氧化层840，位于所述第一栅极结构815的侧壁表面；
侧壁层830，位于所述第二栅极结构825的侧壁表面；
源区和漏区，包括位于所述第一栅极结构815两侧的第一鳍部810中的第一区域源区和漏区，以及位于所述第二栅极结构825两侧的第二鳍部820中的第二区域源区和漏区。
本实施例中，所述侧壁氧化层840的材料为氧化硅。
本实施例中，所述侧壁层830的材料为氮化硅，所述侧壁层830的厚度为至
本实施例中，所述第一栅极结构815包括依次位于衬底800上的栅氧化层811、第一栅介质层813和第一金属层814，所述第二栅极结构825包括依次位于衬底800上的第二栅介质层823和第二金属层824。
需要说明的是，所述第一栅极结构815两侧的第一鳍部810中形成有第一区域应力层812，所述第一区域源区和漏区形成于所述第一区域应力层812中；所述第二栅极结构825两侧的第二鳍部820中形成有第二区域应力层822，所述第二区域源区和漏区形成于所述第二区域应力层822中。
本发明先在第二伪栅结构的侧壁表面形成侧壁层，然后对所述第一伪栅结构和第二伪栅结构进行氧化处理，所述氧化处理能修复对栅氧化层和伪栅氧化层造成的损伤，同时由于所述侧壁层的遮挡作用所述氧化处理不容易在所述第二伪栅结构的表面形成侧壁氧化层，从而避免后续去除第二开口底部的伪栅氧化层的工艺还去除所述侧壁氧化层的问题，进而防止所述第二开口的尺寸增大，避免所述第二开口内的金属层与所述第二栅极结构两侧的源区和漏区的距离过小而引起接触孔插塞和第二栅极结构发生短路的问题，以提高半导体器件电学性能。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构的制造方法，其特征在于，包括：
形成半导体基底，所述半导体基底包括衬底、凸出于所述衬底的鳍部，所述衬底包括第一区域和第二区域，凸出于所述第一区域衬底的鳍部为第一鳍部，凸出于所述第二区域衬底的鳍部为第二鳍部；
在所述第一鳍部表面形成第一伪栅结构并在所述第二鳍部表面形成第二伪栅结构，其中，所述第一伪栅结构包括栅氧化层和第一伪栅电极层，所述第二伪栅结构包括伪栅氧化层和第二伪栅电极层；
在所述第二伪栅结构的侧壁表面形成侧壁层；
通过氧化处理在所述第一伪栅结构的侧壁表面形成侧壁氧化层；
在所述半导体基底表面形成介质层，所述介质层与所述第一伪栅结构和第二伪栅结构齐平并露出所述第一伪栅电极层和第二伪栅电极层；
去除所述第一伪栅电极层，暴露出部分栅氧化层并在所述介质层内形成第一开口；去除所述第二伪栅电极层，暴露出部分伪栅氧化层并在所述介质层内形成第二开口；
去除所述第二开口底部的伪栅氧化层；
在所述栅氧化层表面、第一开口侧壁以及第二开口的底部和侧壁上形成栅介质层；
在所述第一开口和第二开口中填充金属层，位于所述第一开口中的栅氧化层、栅介质层和金属层用于构成第一栅极结构，位于所述第二开口中的栅介质层和金属层用于构成第二栅极结构。
2.如权利要求1所述的半导体结构的制造方法，其特征在于，所述栅氧化层和伪栅氧化层的材料为氧化硅。
3.如权利要求1所述的半导体结构的制造方法，其特征在于，在所述第二伪栅结构的侧壁表面形成侧壁层的步骤包括：形成覆盖所述第一、第二伪栅结构侧壁表面和顶部表面的初始侧壁膜；
采用无掩膜刻蚀工艺去除所述第一、第二伪栅结构顶部表面的初始侧壁膜，在所述第一、第二伪栅结构的侧壁表面形成侧壁层；
形成覆盖所述第二伪栅结构的图形层；
以所述图形层为掩膜，去除所述第一伪栅结构侧壁表面的侧壁层；
去除所述图形层。
4.如权利要求3所述的半导体结构的制造方法，其特征在于，去除所述第一伪栅结构侧壁表面的侧壁层的工艺为干法刻蚀工艺或湿法刻蚀工艺。
5.如权利要求4所述的半导体结构的制造方法，其特征在于，去除所述第一伪栅结构侧壁表面的侧壁层的工艺为干法刻蚀工艺，所述干法刻蚀工艺为等离子体干法刻蚀工艺。
6.如权利要求4所述的半导体结构的制造方法，其特征在于，去除所述第一伪栅结构侧壁表面的侧壁层的工艺为湿法刻蚀工艺，所述湿法刻蚀工艺采用的刻蚀溶液为磷酸。
7.如权利要求1所述的半导体结构的制造方法，其特征在于，所述侧壁层的材料为氮化硅。
8.如权利要求7所述的半导体结构的制造方法，其特征在于，通过原子层沉积工艺形成所述氮化硅。
9.如权利要求8所述的半导体结构的制造方法，其特征在于，所述原子层沉积工艺的工艺参数包括：向原子层沉积室内通入的前驱体为含硅和氮的前驱体，工艺温度为400摄氏度至600摄氏度，压强为1毫托至10毫托，前驱体的气体流量为1500sccm至4000sccm，沉积次数为15次至50次。
10.如权利要求1所述的半导体结构的制造方法，其特征在于，所述侧壁层的厚度为至
11.如权利要求1所述的半导体结构的制造方法，其特征在于，所述氧化处理为快速热氧化工艺。
12.如权利要求11所述的半导体结构的制造方法，其特征在于，所述快速热氧化工艺的工艺参数包括：工艺温度为700摄氏度至1000摄氏度，工艺时间为5秒至20秒，压强为50托至300托，反应气体为氧气，辅助气体为氮气，氧气与氮气的气体流量比值为1:20至1:5。
13.如权利要求1所述的半导体结构的制造方法，其特征在于，所述侧壁氧化层的材料为氧化硅。
14.如权利要求1所述的半导体结构的制造方法，其特征在于，对所述第一伪栅结构和第二伪栅结构进行氧化处理之后，在所述半导体基底表面形成介质层之前，还包括：在所述第一伪栅结构的侧壁氧化层表面形成第一区域第二侧壁层，在所述第二伪栅结构的侧壁层表面形成第二区域第二侧壁层；
在所述第一伪栅结构两侧的第一鳍部内形成第一区域应力层，在所述第二伪栅结构两侧的第二鳍部内形成第二区域应力层；
在所述第一区域应力层内形成第一区域源区和漏区，在所述第二区域应力层内形成第二区域源区和漏区。
15.一种半导体结构，其特征在于，包括：
半导体基底，所述半导体基底包括衬底、凸出于所述衬底的鳍部，所述衬底包括第一区域和第二区域，凸出于所述第一区域衬底的鳍部为第一鳍部，凸出于所述第二区域衬底的鳍部为第二鳍部；
栅极结构，包括位于所述第一鳍部上的第一栅极结构，以及位于所述第二鳍部上的第二栅极结构；
侧壁氧化层，位于所述第一栅极结构的侧壁表面；
侧壁层，位于所述第二栅极结构的侧壁表面；
源区和漏区，包括位于所述第一栅极结构两侧的第一鳍部中的第一区域源区和漏区，以及位于所述第二栅极结构两侧的第二鳍部中的第二区域源区和漏区。
16.如权利要求15所述的半导体结构，其特征在于，所述侧壁氧化层的材料为氧化硅。
17.如权利要求15所述的半导体结构，其特征在于，所述侧壁层的材料为氮化硅。
18.如权利要求15所述的半导体结构，其特征在于，所述侧壁层的厚度为至
19.如权利要求15所述的半导体结构，其特征在于，所述第一栅极结构包括依次位于衬底上的栅氧化层、第一栅介质层和第一金属层，所述第二栅极结构包括依次位于衬底上的第二栅介质层和第二金属层。
20.如权利要求15所述的半导体结构，其特征在于，所述第一栅极结构两侧的第一鳍部中形成有第一区域应力层，所述第一区域源区和漏区形成于所述第一区域应力层中；所述第二栅极结构两侧的第二鳍部中形成有第二区域应力层，所述第二区域源区和漏区形成于所述第二区域应力层中。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110571188A (zh) * 2018-06-05 2019-12-13 中芯国际集成电路制造(上海)有限公司 接触插塞、半导体器件及其制造方法
CN110690109A (zh) * 2018-07-05 2020-01-14 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
TWI717031B (zh) * 2018-09-26 2021-01-21 台灣積體電路製造股份有限公司 半導體裝置及其佈局方法
CN113013256A (zh) * 2021-02-04 2021-06-22 上海华力集成电路制造有限公司 分栅monos闪存及其制造方法
DE112018002948B4 (de) 2017-07-20 2023-01-12 Globalfoundries Inc. Bilden von selbstausgerichteten Kontakten
CN116779611A (zh) * 2023-08-17 2023-09-19 合肥晶合集成电路股份有限公司 一种半导体结构及其制备方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130062702A1 (en) * 2011-09-08 2013-03-14 International Business Machines Corporation Cmos structure having multiple threshold voltage devices
CN103839808A (zh) * 2012-11-21 2014-06-04 中国科学院微电子研究所 半导体器件制造方法
CN103839792A (zh) * 2012-11-21 2014-06-04 中国科学院微电子研究所 半导体器件制造方法
CN103854978A (zh) * 2012-11-28 2014-06-11 中国科学院微电子研究所 半导体器件制造方法
US20140357073A1 (en) * 2013-06-04 2014-12-04 Globalfoundries Inc. Systems and methods for fabricating gate structures for semiconductor devices
CN104282540A (zh) * 2013-07-03 2015-01-14 中芯国际集成电路制造(上海)有限公司 晶体管及其形成方法
CN106935550A (zh) * 2015-12-30 2017-07-07 中芯国际集成电路制造(上海)有限公司 半导体结构及其制造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130062702A1 (en) * 2011-09-08 2013-03-14 International Business Machines Corporation Cmos structure having multiple threshold voltage devices
CN103839808A (zh) * 2012-11-21 2014-06-04 中国科学院微电子研究所 半导体器件制造方法
CN103839792A (zh) * 2012-11-21 2014-06-04 中国科学院微电子研究所 半导体器件制造方法
CN103854978A (zh) * 2012-11-28 2014-06-11 中国科学院微电子研究所 半导体器件制造方法
US20140357073A1 (en) * 2013-06-04 2014-12-04 Globalfoundries Inc. Systems and methods for fabricating gate structures for semiconductor devices
CN104282540A (zh) * 2013-07-03 2015-01-14 中芯国际集成电路制造(上海)有限公司 晶体管及其形成方法
CN106935550A (zh) * 2015-12-30 2017-07-07 中芯国际集成电路制造(上海)有限公司 半导体结构及其制造方法

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE112018002948B4 (de) 2017-07-20 2023-01-12 Globalfoundries Inc. Bilden von selbstausgerichteten Kontakten
CN110571188A (zh) * 2018-06-05 2019-12-13 中芯国际集成电路制造(上海)有限公司 接触插塞、半导体器件及其制造方法
CN110690109A (zh) * 2018-07-05 2020-01-14 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
TWI717031B (zh) * 2018-09-26 2021-01-21 台灣積體電路製造股份有限公司 半導體裝置及其佈局方法
US11210447B2 (en) 2018-09-26 2021-12-28 Taiwan Semiconductor Manufacturing Co., Ltd. Reconfiguring layout and sizing for transistor components to simultaneously optimize logic devices and non-logic devices
CN113013256A (zh) * 2021-02-04 2021-06-22 上海华力集成电路制造有限公司 分栅monos闪存及其制造方法
CN116779611A (zh) * 2023-08-17 2023-09-19 合肥晶合集成电路股份有限公司 一种半导体结构及其制备方法
CN116779611B (zh) * 2023-08-17 2023-11-28 合肥晶合集成电路股份有限公司 一种半导体结构及其制备方法

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