CN108389905B - 半导体结构及其形成方法 - Google Patents
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Abstract
一种半导体结构及其形成方法，方法包括：提供衬底以及位于衬底上分立的鳍部；在衬底上形成隔离结构；形成横跨鳍部且覆盖鳍部部分顶部和侧壁表面的伪栅结构；在伪栅结构侧壁上形成侧墙；形成侧墙后，形成覆盖隔离结构且露出鳍部顶部的保护层；形成保护层后，在伪栅结构两侧鳍部内形成凹槽；形成凹槽后去除保护层；去除保护层后在凹槽内形成掺杂外延层；形成覆盖伪栅结构并露出伪栅结构顶部的层间介质层；去除伪栅结构，在层间介质层内形成开口；在开口内填充金属层形成金属栅极结构。在伪栅结构两侧的鳍部内形成凹槽的过程中，保护层对隔离结构起到保护作用，避免侧墙下方隔离结构受到损耗，从而避免金属层与掺杂外延层发生桥接。
Description
技术领域
本发明涉及半导体领域，尤其涉及一种半导体结构及其形成方法。
背景技术
在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小。为了适应特征尺寸的减小，MOSFET的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthresholdleakage)现象，即所谓的短沟道效应(SCE：short-channel effects)更容易发生。
因此，为了更好的适应特征尺寸的减小，半导体工艺逐渐开始从平面MOSFET向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应管(FinFET)。FinFET中，栅至少可以从两侧对超薄体(鳍部)进行控制，与平面MOSFET相比，栅极对沟道的控制能力更强，能够很好的抑制短沟道效应；且FinFET相对于其他器件，与现有集成电路制造具有更好的兼容性。
但是，现有技术形成的半导体器件的电学性能和良率仍有待提高。
发明内容
本发明解决的问题是提供一种半导体结构及其形成方法，优化半导体器件的电学性能和良率。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供基底，所述基底包括衬底以及位于所述衬底上分立的鳍部；在所述鳍部露出的衬底上形成隔离结构，所述隔离结构覆盖所述鳍部的部分侧壁；形成所述隔离结构后，形成横跨所述鳍部的伪栅结构，所述伪栅结构覆盖所述鳍部的部分顶部表面和侧壁表面；在所述伪栅结构的侧壁上形成侧墙；形成所述侧墙后，形成覆盖所述隔离结构的保护层，且所述保护层露出所述鳍部的顶部；形成所述保护层后，在所述伪栅结构两侧的鳍部内形成凹槽；形成所述凹槽后，去除所述保护层；去除所述保护层后，在所述凹槽内形成掺杂外延层；形成所述掺杂外延层后，在所述伪栅结构露出的隔离结构上形成层间介质层，所述层间介质层露出所述伪栅结构顶部；去除所述伪栅结构，在所述层间介质层内形成开口；在所述开口内填充金属层，形成金属栅极结构。
相应的，本发明还提供一种半导体结构，包括：基底，所述基底包括衬底以及位于所述衬底上分立的鳍部；隔离结构，位于所述鳍部露出的衬底上，所述隔离结构覆盖所述鳍部的部分侧壁；横跨所述鳍部的伪栅结构，所述伪栅结构覆盖所述鳍部的部分顶部表面和侧壁表面；侧墙，位于所述伪栅结构的侧壁上；覆盖所述隔离结构的保护层，所述保护层露出所述鳍部的顶部。
与现有技术相比，本发明的技术方案具有以下优点：
本发明在所述伪栅结构的侧壁上形成侧墙后，形成覆盖所述隔离结构的保护层，且所述保护层露出所述鳍部的顶部。后续在所述伪栅结构两侧的鳍部内形成凹槽的工艺过程中，所述保护层对所述隔离结构起到保护作用，避免所述侧墙下方的隔离结构在形成所述凹槽的过程中受到损耗，从而避免在所述侧墙下方出现由隔离结构损耗所产生的缝隙；因此后续在层间介质层内的开口内填充金属层时，不会出现所述金属层通过所述缝隙与所述掺杂外延层发生桥接的问题，即通过本发明所述方案，可以避免所述掺杂外延层与金属栅极结构发生桥接，进而使半导体器件的电学性能和良率得到改善。
本发明提供一种半导体结构，所述半导体结构包括：基底，所述基底包括衬底以及位于所述衬底上分立的鳍部；隔离结构，位于所述鳍部露出的衬底上，所述隔离结构覆盖所述鳍部的部分侧壁；横跨所述鳍部的伪栅结构，所述伪栅结构覆盖所述鳍部的部分顶部表面和侧壁表面；侧墙，位于所述伪栅结构的侧壁上；覆盖所述隔离结构的保护层，所述保护层露出所述鳍部的顶部。在半导体制造工艺过程中，为了在所述伪栅结构两侧的鳍部内形成掺杂外延层，需先在所述伪栅结构两侧的鳍部内形成凹槽，在形成掺杂外延层之后，去除所述伪栅结构并在所述伪栅结构位置处填充金属层以形成金属栅极结构；所述保护层用于在形成所述凹槽的工艺过程中对所述隔离结构起到保护作用，避免侧墙下方的隔离结构受到损耗，从而避免在所述侧墙下方出现由隔离结构损耗所产生的缝隙，因此本发明所述半导体结构不会出现所述金属层通过所述缝隙与所述掺杂外延层发生桥接的问题，相应避免了所述掺杂外延层与金属栅极结构发生桥接的问题，使半导体器件的电学性能和良率得到改善。
附图说明
图1和图2是一种半导体结构的形成方法中各步骤对应的结构示意图；
图3至图23是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
由背景技术可知，半导体器件的电学性能和良率仍有待提高。分析其原因在于：
结合参考图1和图2，示出了一种半导体结构的形成方法中各步骤对应的结构示意图，图1是立体图，图2是基于图1在隔离结构位置处沿鳍部延伸方向割线(如图1中X1X2割线所示)的剖面结构示意图。
参考图1，提供基底，所述基底包括衬底10以及位于所述衬底10上分立的鳍部11；在所述鳍部11露出的衬底10上形成隔离结构12，所述隔离结构12覆盖所述鳍部11的部分侧壁；形成所述隔离结构12后，形成横跨所述鳍部11的伪栅结构13，所述伪栅结构13覆盖所述鳍部11的部分顶部表面和侧壁表面；在所述伪栅结构13的侧壁上形成侧墙14。
结合参考图2，形成所述侧墙14后，刻蚀所述伪栅结构13两侧的鳍部11(如图1所示)，在所述鳍部11内形成凹槽(图未示)；在所述凹槽内形成掺杂外延层15。
形成所述掺杂外延层15后，后续步骤还包括：在所述伪栅结构13露出的隔离结构12上形成层间介质层(图未示)；去除所述伪栅结构13，在所述层间介质层内形成开口(图未示)；在所述开口内填充金属层，形成金属栅极结构。
在刻蚀所述伪栅结构13两侧的鳍部11时，所述隔离结构12暴露在刻蚀所述鳍部11的刻蚀环境中，因此所述刻蚀工艺容易对所述隔离结构12造成刻蚀损耗，还容易对所述侧墙14下方(如图1中虚线圈50所示)的隔离结构12造成刻蚀损耗，从而导致在所述侧墙14下方形成缝隙(如图2中虚线圈51所示)。
因此，在所述开口内填充金属层时，所述金属层除了填充所述开口之外，还填充所述缝隙；从而容易导致所述金属层通过所述缝隙与所述掺杂外延层15发生桥接(bridge)，即容易导致所述掺杂外延层15与所形成金属栅极结构发生桥接，进而导致半导体器件的电学性能和良率下降。
且由于形成P型的掺杂外延层15时，刻蚀所述伪栅结构13两侧鳍部11的刻蚀量较大，相应刻蚀后剩余所述鳍部11凸出于所述隔离结构12的高度较低，所述掺杂外延层15更靠近所述隔离结构12；因此当所述衬底10用于形成P型器件时，掺杂外延层15与金属栅极结构发生桥接的问题更显著。
为了解决所述技术问题，本发明在所述伪栅结构的侧壁上形成侧墙后，形成覆盖所述隔离结构的保护层，且所述保护层露出所述鳍部的顶部。后续在所述伪栅结构两侧的鳍部内形成凹槽的工艺过程中，所述保护层对所述隔离结构起到保护作用，避免所述侧墙下方的隔离结构在形成所述凹槽的过程中受到损耗，从而避免在所述侧墙下方出现由隔离结构损耗所产生的缝隙；因此后续在层间介质层内的开口内填充金属层时，不会出现所述金属层通过所述缝隙与所述掺杂外延层发生桥接的问题，即通过本发明所述方案，可以避免所述掺杂外延层与金属栅极结构发生桥接，进而使半导体器件的电学性能和良率得到改善。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图3至图23是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图3，图3是立体图(仅示出两个鳍部)，提供基底(未标示)，所述基底包括衬底100以及位于所述衬底100上分立的鳍部110。
所述基底用于形成鳍式场效应管，所述衬底100为后续形成鳍式场效应管提供工艺平台，所述鳍部用于提供所形成鳍式场效应晶体管的沟道。
本实施例中，以所形成的鳍式场效应管为CMOS器件为例，所述衬底100用于形成P型器件。在其他实施例中，所述衬底用于形成N型器件；或者，所述衬底用于形成P型器件和N型器件。
本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底、绝缘体上的锗衬底或玻璃衬底。所述衬底100的材料可以选取适宜于工艺需求或易于集成的材料。
所述鳍部110的材料与所述衬底100的材料相同。本实施例中，所述鳍部110的材料为硅。在其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟。
具体地，形成所述衬底100和鳍部110的步骤包括：提供初始衬底；在所述初始衬底表面形成图形化的鳍部掩膜层200；以所述鳍部掩膜层200为掩膜刻蚀所述初始衬底，刻蚀后的初始衬底作为衬底100，位于所述衬底100表面的凸起作为鳍部110。
本实施例中，形成所述衬底100和鳍部110后，保留位于所述鳍部110顶部的鳍部掩膜层200。所述鳍部掩膜层200的材料为氮化硅，后续在进行平坦化处理工艺时，所述鳍部掩膜层200顶部表面用于定义平坦化处理工艺的停止位置，并起到保护所述鳍部110顶部的作用。
参考图4，在所述鳍部110露出的衬底100上形成隔离结构101，所述隔离结构101覆盖所述鳍部110的部分侧壁。
所述隔离结构101作为半导体器件的隔离结构，用于对相邻器件起到隔离作用，还用于对相邻鳍部起到隔离作用。本实施例中，所述隔离结构101的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮化硅或氮氧化硅。
具体地，形成所述隔离结构101的步骤包括：在所述鳍部110露出的衬底100上填充隔离膜，所述隔离膜顶部高于所述鳍部掩膜层200(如图3所示)顶部；研磨去除高于所述鳍部掩膜层200顶部的隔离膜；回刻部分厚度的剩余隔离膜，露出所述鳍部110的顶部以及部分侧壁，形成所述隔离结构101；去除所述鳍部掩膜层200。
结合参考图5至图7，图5是立体图，图6是图5沿B1B2割线的剖面结构示意图，图7是图5沿A1A2割线的剖面结构示意图，形成所述隔离结构101后，形成横跨所述鳍部110的伪栅结构(dummy gate)120，所述伪栅结构120覆盖所述鳍部110的部分顶部表面和侧壁表面。
本实施例中，采用后形成高k栅介质层后形成栅电极层(high k last metal gatelast)的工艺形成金属栅极结构，所述伪栅结构120为后续形成金属栅极结构占据空间位置。
所述伪栅结构120为单层结构或叠层结构。所述伪栅结构120包括伪栅层122；或者所述伪栅结构120包括伪氧化层121以及位于所述伪氧化层121上的伪栅层122。其中，所述伪栅层122的材料为多晶硅、氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳，所述伪氧化层121的材料为氧化硅或氮氧化硅。
本实施例中，所述伪栅结构120为叠层结构，所述伪栅结构120包括伪氧化层121以及位于所述伪氧化层121上的伪栅层122，所述伪氧化层121的材料为氧化硅，所述伪栅层122的材料为多晶硅。
具体地，形成所述伪栅结构120的步骤包括：在所述隔离结构101上形成伪氧化层121，所述伪氧化层121横跨所述鳍部110，且覆盖所述鳍部110的顶部表面和侧壁表面；在所述伪氧化层121上形成伪栅膜；在所述伪栅膜表面形成栅极掩膜210，所述栅极掩膜210定义出待形成的伪栅结构120的图形；以所述栅极掩膜210为掩膜，图形化所述伪栅膜，在所述隔离结构101上形成伪栅结构120。
需要说明的是，形成所述伪栅结构120后，保留位于所述伪栅结构120顶部上的栅极掩膜210。所述栅极掩膜210的材料为氮化硅，所述栅极掩膜210在后续工艺过程中用于对所述伪栅结构120顶部起到保护作用。在其他实施例中，所述栅极掩膜的材料还可以为氮氧化硅、碳化硅或氮化硼。
结合参考图8至图12，图8是基于图6的剖面结构示意图，图9是基于图7的剖面结构示意图，图10是基于图8的剖面结构示意图，图11是基于图9的剖面结构示意图，图12是在侧墙位置处沿垂直于鳍部延伸方向割线(如图5中C1C2割线所示)的剖面结构示意图，在所述伪栅结构120的侧壁上形成侧墙300(如图11所示)。
所述侧墙300用于在后续工艺中定义掺杂外延层的位置。
所述侧墙300的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼，所述侧墙300可以为单层结构或叠层结构。本实施例中，所述侧墙300为单层结构，所述侧墙300的材料为氮化硅。
具体地，形成所述侧墙300的步骤包括：形成保形覆盖所述伪栅结构120的侧墙膜125(如图9所示)；去除所述伪栅结构120顶部以及所述伪氧化层121上的所述侧墙膜125，保留位于所述伪栅结构120侧壁上的侧墙膜125，且剩余所述侧墙膜125作为所述侧墙300。
如图10和图11所示，本实施例中，形成所述侧墙300后，还去除所述侧墙300露出的伪氧化层121，保留所述侧墙300和伪栅层122所覆盖的伪氧化层121。
需要说明的是，形成所述侧墙300后，所述形成方法还包括：以所述侧墙300为掩膜，在所述伪栅结构120两侧的鳍部110内形成源漏轻掺杂区(LDD)(图未示)。本实施例中，所述衬底100用于形成P型器件，因此所述源漏轻掺杂区的掺杂离子为P型离子。在其他实施例中，例如当所述衬底用于形成N型器件时，所述源漏轻掺杂区的掺杂离子为N型离子。
结合参考图13至图15，图13是基于图10的剖面结构示意图，图14是基于图11的剖面结构示意图，图15是基于图12的剖面结构示意图，形成所述侧墙300(如图14所示)后，形成覆盖所述隔离结构101的保护层400(如图13所示)，且所述保护层400露出所述鳍部110的顶部。
所述保护层400用于在后续刻蚀所述伪栅结构120两侧鳍部110以形成凹槽的过程中起到保护所述隔离结构101的作用，以避免所述隔离结构101受到刻蚀损耗；此外，后续形成所述凹槽后还去除所述保护层400，因此所述保护层400的材料为易于被去除的材料，且去除所述保护层400的工艺对所述隔离结构101造成的损耗较小。
因此，本实施例中，所述保护层400的材料为底部抗反射层(Bottom Anti-Reflective Coating，BARC)材料。在其他实施例中，所述保护层的材料还可以为深紫外光吸收氧化硅(Deep UV Light Absorbing Oxide，DUO)材料、有机介电层(OrganicDielectric Layer，ODL)材料、无定形碳、掺Si的抗反射层(Si-ARC)材料或光刻胶。
需要说明的是，所述保护层400的厚度不宜过小。如果所述保护层400的厚度过小，则难以在后续的刻蚀工艺中起到保护所述隔离结构101的作用，所述隔离结构101容易受到刻蚀损耗。为此，本实施例中，所述保护层400的厚度至少为
本实施例中，为了降低工艺难度，所述保护层400的顶部与所述鳍部110的顶部齐平。
具体地，形成所述保护层400的步骤包括：在所述隔离结构101上形成保护材料，所述保护材料的顶部高于所述鳍部110顶部；去除高于所述鳍部110顶部的保护材料，剩余所述保护材料作为保护层400。
去除高于所述鳍部110顶部的保护材料的工艺可以为干法刻蚀工艺、湿法刻蚀工艺、或者湿法刻蚀和干法刻蚀相结合的工艺。本实施例中，去除高于所述鳍部110顶部的保护材料的工艺为干法刻蚀工艺，从而可以保证较好的各向异性刻蚀效果。具体地，所述干法刻蚀工艺的参数包括：刻蚀气体为CH4、H2和N2的混合气体。
在其他实施例中，所述保护层的顶部还可以低于所述鳍部的顶部，且满足所述保护层厚度至少为
的工艺需求。
需要说明的是，后续步骤还包括：刻蚀所述伪栅结构120两侧部分厚度的鳍部110，在所述鳍部110内形成凹槽，并在所述凹槽内形成掺杂外延层，因此刻蚀所述伪栅结构120两侧的鳍部110之前，所述形成方法还包括：在所述鳍部110的侧壁上形成掩膜层310(如图13所示)。
具体地，形成所述掩膜层310的步骤包括：在所述鳍部110的顶部和侧壁上形成掩膜材料(图未示)；去除所述鳍部顶部上凹槽位置处的掩膜材料，保留位于所述鳍部110侧壁上的掩膜材料，且剩余所述掩膜材料作为所述掩膜层310。也就是说，形成所述掩膜层310后，位于所述鳍部110侧壁上的所述掩膜层310顶部与所述鳍部110顶部齐平。
形成所述掩膜材料的工艺可以为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。本实施例中，采用原子层沉积工艺形成所述掩膜材料。
其中，形成所述掩膜材料的步骤中，所述掩膜材料还覆盖所述伪栅结构120和侧墙300，且还位于所述隔离结构101上。因此，去除所述鳍部110顶部上凹槽位置处的掩膜材料的步骤中，还去除位于所述伪栅结构120顶部以及所述隔离结构101上的掩膜材料，露出所述栅极掩膜210和隔离结构101。
相应的，所述掩膜层310还位于所述侧墙300的侧壁表面上；其中，去除高于所述鳍部110顶部的保护材料的步骤中，以所述鳍部侧壁上的所述掩膜层310作为停止位置，即当露出所述鳍部侧壁上的所述掩膜层310的顶部时，去除高于所述鳍部110顶部的保护材料的工艺停止，从而使所述保护层400的顶部与所述鳍部110的顶部齐平。
所述掩膜层310的材料可以为氮化硅(SiN)、氮碳化硅(SiCN)、氮硼化硅(SiBN)、氮碳氧化硅(SiOCN)、或氮氧化硅(SiON)。所述掩膜层310的材料与鳍部110的材料不同，所述掩膜层310的材料与所述隔离结构101的材料也不相同。本实施例中，所述掩膜层310的材料为氮化硅
所述掩膜层310的作用包括：后续刻蚀所述伪栅结构120两侧部分厚度的鳍部110时，以所述掩膜层310作为刻蚀掩膜，使得后续所形成的凹槽与前述所形成的源漏轻掺杂区之间具有一定距离，避免所述源漏轻掺杂区被完全刻蚀去除；并且，位于所述鳍部110侧壁上的所述掩膜层310能够起到保护所述鳍部110侧壁的作用，避免后续形成掺杂外延层时在所述鳍部110侧壁上进行外延生长工艺。
结合参考图16和图17，图16是基于图13的剖面结构示意图，图17是基于图14的剖面结构示意图，形成所述保护层400(如图13所示)后，在所述伪栅结构120两侧的鳍部110内形成凹槽111(如图17所示)。
所述凹槽111为后续形成掺杂外延层提供空间位置。
具体地，采用干法刻蚀工艺刻蚀所述伪栅结构120两侧部分厚度的鳍部110，在所述鳍部110内形成凹槽111。
本实施例中，采用各向异性刻蚀工艺刻蚀部分厚度的所述鳍部110，所述各向异性刻蚀工艺为反应离子刻蚀工艺，所述反应离子刻蚀工艺的参数包括：反应气体包括CF4、SF6和Ar，CF4流量为50sccm至100sccm，SF6流量为10sccm至100sccm，Ar流量为100sccm至300sccm，源功率为50W至1000W，偏置功率为50W至250W，腔室压强为50mTorr至200mTorr，腔室温度为20℃至90℃。
需要说明的是，如图16所示，本实施例中，为了增加后续在所述凹槽111内所形成掺杂外延层的体积，在刻蚀所述鳍部110的同时，还刻蚀位于所述鳍部110侧壁上的所述掩膜层310，使得形成所述凹槽111后，位于所述鳍部110侧壁上的剩余掩膜层310与所述鳍部110顶部齐平。
还需要说明的是，刻蚀所述伪栅结构120两侧部分厚度的鳍部110时，由于所述隔离结构101上形成有所述保护层400(如图13所示)，所述保护层400在所述刻蚀工艺过程中对所述隔离结构101起到保护作用，因此所述隔离结构101未受到刻蚀损耗。
继续参考图16和图17，形成所述凹槽111(如图17所示)后，去除所述保护层400(如图13所示)。
去除所述保护层400的工艺可以为干法刻蚀工艺、湿法刻蚀工艺、或者湿法刻蚀和干法刻蚀相结合的工艺。本实施例中，采用干法刻蚀工艺去除所述保护层400，从而可以较好地控制刻蚀量，即可以较好地控制刻蚀停止位置，当露出所述鳍部110侧壁上的掩膜层310顶部时，去除所述保护层400的工艺停止。具体地，所述干法刻蚀工艺的参数包括：刻蚀气体为CH4、H2和N2的混合气体。
需要说明的是，后续步骤还包括在所述凹槽111内形成掺杂外延层，为了向形成所述掺杂外延层的工艺提供良好的界面基础，以提高掺杂外延层的形成质量，去除所述保护层400后，形成掺杂外延层之前，所述形成方法还包括：对所述凹槽111进行清洗工艺。
所述清洗工艺既用于去除所述凹槽111内的杂质，还用于去除位于所述鳍部110表面的自然氧化层(图未示)。
去除所述保护层400后，所述隔离结构101暴露在所述清洗工艺的环境中，因此为了减小所述清洗工艺对所述隔离结构101的损耗，本实施例中，所述清洗工艺为SiCoNi工艺，所述SiCoNi工艺所采用的主刻蚀气体为气态氢氟酸。
结合参考图18和图19，图18是基于图16的剖面结构示意图，图19是基于图17的剖面结构示意图，去除所述保护层400后，在所述凹槽111(如图17所示)内形成掺杂外延层130。
本实施例中，采用选择性外延工艺，在所述凹槽111内形成应力层，且在形成所述应力层的工艺过程中，原位自掺杂P型离子以形成所述掺杂外延层130。在其他实施例中，还可以在所述凹槽内形成应力层后，对所述应力层进行P型离子掺杂以形成所述掺杂外延层。
具体地，所述应力层的材料为Si或SiGe，所述掺杂外延层130的材料为P型掺杂的Si或SiGe。所述应力层为P型器件的沟道区提供压应力作用，从而提高P型器件载流子迁移率。本实施例中，所述掺杂外延层130的材料为SiGe。
本实施例中，所述掺杂外延层130的顶部高于所述凹槽111的顶部。且由于选择性外延工艺的特性，高于所述凹槽111的掺杂外延层130侧壁表面具有向远离所述鳍部110方向突出的顶角。在其他实施例中，所述掺杂外延层顶部还可以与所述凹槽顶部齐平。
需要说明的是，本实施例中，以所述基底用于形成P型器件为例进行说明。在另一实施例中，例如所述基底用于形成N型器件时，在所述凹槽内形成应力层的步骤中，所述应力层的材料为Si或SiC；在形成所述应力层的工艺过程中，原位自掺杂N型离子以形成所述掺杂外延层，所述掺杂外延层的材料为N型掺杂的Si或SiC；例如所述N型掺杂外延层的材料为SiP。
在其他实施例中，所述衬底用于形成P型器件和N型器件时，即所述衬底包括N型区域和P型区域时，且以前述凹槽内形成的掺杂外延层为P型掺杂外延层为例，形成所述P型掺杂外延层后，所述形成方法还包括：在N型区域的鳍部顶部和侧壁、伪栅结构顶部和侧壁、以及隔离结构上形成N区掩膜层，所述N区掩膜层还位于所述P型掺杂外延层上、P型区域的伪栅结构顶部和侧壁、以及P型区域的隔离结构上；刻蚀位于所述N型区域伪栅结构两侧鳍部顶部上的N区掩膜层，暴露出述N型区域伪栅结构两侧的鳍部顶部，且还刻蚀厚度的所述鳍部，在所述N型区域伪栅结构两侧的鳍部内形成N区凹槽；在所述N区凹槽内形成N区应力层，且在形成所述N区应力层的工艺过程中，原位自掺杂N型离子以形成所述N型掺杂外延层。相应的，所述N区应力层的材料为Si或SiC；所述N型掺杂外延层的材料为N型掺杂的Si或SiC。
结合参考图20和图21，图20是基于图18的剖面结构示意图，图21是基于图19的剖面结构示意图，形成所述掺杂外延层130后，在所述伪栅结构120露出的隔离结构101上形成层间介质层102(如图20所示)，所述层间介质层102露出所述伪栅结构120顶部。
所述层间介质层102用于实现半导体结构之间的电隔离，也用于定义后续所形成金属栅极结构的尺寸和位置。本实施例中，所述层间介质层102的材料为氧化硅。在其他实施例中，所述层间介质层的材料还可以为氮化硅、氮氧化硅或碳氮氧化硅等其他介质材料。
具体地，形成所述层间介质层102的步骤包括：在所述伪栅结构120露出的隔离结构101上形成介质材料层，所述介质材料层覆盖所述伪栅结构120；通过化学机械研磨等方式去除高于所述伪栅结构120顶部的介质材料层，露出所述伪栅结构120顶部，剩余所述介质材料层作为层间介质层102。
需要说明的是，所述伪栅结构120顶部形成有栅极掩膜210，因此形成所述层间介质层102的步骤中，去除高于所述栅极掩膜210顶部的介质材料层。本实施例中，形成所述层间介质层102后，所述层间介质层102顶部与所述栅极掩膜210顶部齐平。
结合参考图22和图23，图22是基于图21的剖面结构示意图，图23是在侧墙位置处沿垂直于鳍部延伸方向割线(如图5中C1C2割线所示)的剖面结构示意图，去除所述伪栅结构120(如图21所示)，在所述层间介质层102内形成开口(图未示)；在所述开口内填充金属层222(如图22所示)，形成金属栅极结(未标示)。
所述金属栅极结用于控制所形成半导体器件沟道的导通与截断。
本实施例中，所述伪栅结构120包括伪氧化层121以及位于所述伪氧化层121上的伪栅层122，因此去除所述伪栅结构120的步骤中，去除所述伪氧化层121和伪栅层122，所述开口贯穿所述层间介质层102并露出所述鳍部110。
需要说明的是，所述伪栅结构120顶部形成有栅极掩膜210，因此去除所述伪栅结构120之前，所述形成方法还包括：去除所述栅极掩膜210。
还需要说明的是，去除所述伪栅结构120后，在所述开口内填充金属层222之前，所述形成方法还包括：在所述开口的底部和侧壁形成栅介质层(图未示)，所述栅介质层还位于所述层间介质层102的顶部。
具体地，所述栅介质层包括界面层(IL，Interfacial Layer)(图未示)以及位于所述界面层表面的高k栅介质层(图未示)。
所述界面层形成于所述开口底部，所述界面层为形成所述高k栅介质层提供良好的界面基础，从而提高所述高k栅介质层的质量，减小所述高k栅介质层与所述鳍部110之间的界面态密度，且避免所述高k栅介质层与所述鳍部110直接接触造成的不良影响。所述界面层的材料为氧化硅或氮氧化硅。
所述高k栅介质层的材料为相对介电常数大于氧化硅相对介电常数的栅介质材料。本实施例中，所述高k栅介质层的材料为HfO2。在其他实施例中，所述高k栅介质层的材料还可以为HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2或Al2O3。
因此形成所述金属栅极结的步骤包括：在所述栅介质层上形成金属层222；去除高于所述层间介质层102顶部的金属层222，且还去除高于所述层间介质层102顶部的栅介质层，所述开口中的剩余栅介质层和金属层222用于构成所述金属栅极结，且所述金属栅极结的顶部与所述层间介质层102的顶部齐平。
本实施例中，在所述伪栅结构120(如图11所示)的侧壁上形成侧墙300(如图11所示)后，形成覆盖所述隔离结构101的保护层400(如图13所示)，且所述保护层400露出所述鳍部110的顶部。在所述伪栅结构120两侧的鳍部110内形成凹槽111(如图17所示)的工艺过程中，所述保护层400对所述隔离结构101起到保护作用，避免所述侧墙300下方(如图23中的虚线框所示)的隔离结构101在形成所述凹槽111的过程中受到损耗，从而避免在所述侧墙300下方出现由隔离结构101损耗所产生的缝隙；因此在所述层间介质层102内的开口(图未示)内填充金属层222(如图22所示)时，不会出现所述金属层222通过所述缝隙与所述掺杂外延层130(如图22所示)发生桥接(bridge)的问题，即通过本发明所述方案，可以避免所述掺杂外延层130与金属栅极结构(未标示)发生桥接，进而使半导体器件的电学性能和良率得到改善。
结合参考图13至图15，图13是垂直于鳍部延伸方向割线(如图5中B1B2割线所示)的剖面结构示意图，图14是沿鳍部延伸方向割线(如图5中A1A2割线所示)的剖面结构示意图，图15是在侧墙位置处沿垂直于鳍部延伸方向割线(如图5中C1C2割线所示)的剖面结构示意图。相应的，本发明还提供一种半导体结构，包括：
基底，所述基底包括衬底100以及位于所述衬底100上分立的鳍部110；隔离结构101，位于所述鳍部110露出的衬底100上，所述隔离结构101覆盖所述鳍部110的部分侧壁；横跨所述鳍部110的伪栅结构120，所述伪栅结构120覆盖所述鳍部110的部分顶部表面和侧壁表面；侧墙300，位于所述伪栅结构120的侧壁上；覆盖所述隔离结构101的保护层400(如图13所示)，所述保护层400露出所述鳍部110的顶部。
所述基底用于形成鳍式场效应管，所述衬底100为形成鳍式场效应管提供工艺平台，所述鳍部用于提供鳍式场效应晶体管的沟道。
本实施例中，以所形成的鳍式场效应管为CMOS器件为例，所述衬底100用于形成P型器件。在其他实施例中，所述衬底用于形成N型器件；或者，所述衬底用于形成P型器件和N型器件。
本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底、绝缘体上的锗衬底或玻璃衬底。所述衬底100的材料可以选取适宜于工艺需求或易于集成的材料。
所述鳍部110的材料与所述衬底100的材料相同。本实施例中，所述鳍部110的材料为硅。在其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟。
所述隔离结构101作为半导体器件的隔离结构，用于对相邻器件起到隔离作用，还用于对相邻鳍部起到隔离作用。本实施例中，所述隔离结构101的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮化硅或氮氧化硅。
所述伪栅结构120为形成金属栅极结构占据空间位置。
所述伪栅结构120为单层结构或叠层结构。所述伪栅结构120包括伪栅层122；或者所述伪栅结构120包括伪氧化层121以及位于所述伪氧化层121上的伪栅层122。其中，所述伪栅层122的材料为多晶硅、氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳，所述伪氧化层121的材料为氧化硅或氮氧化硅。
本实施例中，所述伪栅结构120为叠层结构，所述伪栅结构120包括伪氧化层121以及位于所述伪氧化层121上的伪栅层122，所述伪氧化层121的材料为氧化硅，所述伪栅层122的材料为多晶硅。
需要说明的是，所述半导体结构还包括：位于所述伪栅结构120顶部的栅极掩膜210。所述栅极掩膜210的材料为氮化硅，所述栅极掩膜210用于作为形成所述伪栅结构120的刻蚀掩膜，还用于对所述伪栅结构120顶部起到保护作用。在其他实施例中，所述栅极掩膜的材料还可以为氮氧化硅、碳化硅或氮化硼。
在半导体制造工艺过程中，需刻蚀所述伪栅结构120两侧部分厚度的鳍部110，在所述鳍部110内形成凹槽，并在所述凹槽内形成掺杂外延层。所述侧墙300用于定义所述掺杂外延层的位置。
所述侧墙300的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼，所述侧墙300可以为单层结构或叠层结构。本实施例中，所述侧墙300为单层结构，所述侧墙300的材料为氮化硅。
相应的，所述半导体结构还包括：位于所述鳍部110侧壁上的掩膜层310。所述掩膜层310的作用包括：刻蚀所述伪栅结构120两侧部分厚度的鳍部110时，所述掩膜层310作为刻蚀所述鳍部110的刻蚀掩膜；位于所述鳍部110侧壁上的所述掩膜层310还能够起到保护所述鳍部110侧壁的作用，避免形成掺杂外延层时在所述鳍部110侧壁上进行外延生长工艺。本实施例中，所述掩膜层310还位于所述侧墙300的侧壁表面上，还位于所述鳍部110的部分顶部上。
所述掩膜层310的材料可以为氮化硅(SiN)、氮碳化硅(SiCN)、氮硼化硅(SiBN)、氮碳氧化硅(SiOCN)或氮氧化硅(SiON)。所述掩膜层310的材料与鳍部110的材料不同，所述掩膜层310的材料与所述隔离结构101的材料也不相同。本实施例中，所述掩膜层310的材料为氮化硅。
所述保护层400用于在刻蚀所述伪栅结构120两侧鳍部110的过程中起到保护所述隔离结构101的作用，避免所述隔离结构101受到刻蚀损耗；此外，形成所述凹槽后还去除所述保护层400，因此所述保护层400的材料为易于被去除的材料，且去除所述保护层400的工艺对所述隔离结构101造成的损耗较小。
因此，本实施例中，所述保护层400的材料为底部抗反射层(Bottom Anti-Reflective Coating，BARC)材料。在其他实施例中，所述保护层的材料还可以为深紫外光吸收氧化硅(Deep UV Light Absorbing Oxide，DUO)材料、有机介电层(OrganicDielectric Layer，ODL)材料、无定形碳、掺Si的抗反射层(Si-ARC)材料或光刻胶。
需要说明的是，所述保护层400的厚度不宜过小。如果所述保护层400的厚度过小，则难以在刻蚀工艺中起到保护所述隔离结构101的作用，所述隔离结构101容易受到刻蚀损耗。为此，本实施例中，所述保护层400的厚度至少为
本实施例中，为了降低半导体制造的工艺难度，所述保护层400的顶部与所述鳍部110的顶部齐平。
在其他实施例中，所述保护层的顶部还可以低于所述鳍部的顶部，且满足所述保护层厚度至少为
的工艺需求。
在半导体制造工艺过程中，在所述伪栅结构120两侧的鳍部110内形成凹槽，并在所述凹槽内形成掺杂外延层；在形成掺杂外延层之后，去除所述伪栅结构102并在所述伪栅结构102位置处填充金属层以形成金属栅极结构；所述保护层400用于在形成所述凹槽的工艺过程中对所述隔离结构101起到保护作用，避免侧墙300下方的隔离结构101受到损耗，从而避免在所述侧墙300下方出现由隔离结构101损耗所产生的缝隙，因此本发明所述半导体结构不会出现所述金属层通过所述缝隙与所述掺杂外延层发生桥接的问题，也就是说，避免了所述掺杂外延层与金属栅极结构发生桥接的问题，使半导体器件的电学性能和良率得到改善。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (15)
1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括衬底以及位于所述衬底上分立的鳍部；
在所述鳍部露出的衬底上形成隔离结构，所述隔离结构覆盖所述鳍部的部分侧壁；
形成所述隔离结构后，形成横跨所述鳍部的伪栅结构，所述伪栅结构覆盖所述鳍部的部分顶部表面和侧壁表面；
在所述伪栅结构的侧壁上形成侧墙；
以所述侧墙为掩膜，在所述伪栅结构两侧的鳍部内形成源漏轻掺杂区；
形成所述源漏轻掺杂区后，在所述鳍部侧壁上及侧墙的表面上形成掩膜层；所述掩膜层用于避免后续形成掺杂外延层时在所述鳍部侧壁上进行外延生长工艺，并作为刻蚀掩膜；
形成覆盖所述隔离结构的保护层，且所述保护层露出所述鳍部的顶部；
以所述掩膜层作为刻蚀掩膜，刻蚀去除所述伪栅结构两侧部分厚度的鳍部，在所述伪栅结构两侧的鳍部内形成凹槽；形成所述凹槽后，去除所述保护层；
去除所述保护层后，在所述凹槽内形成掺杂外延层；
形成所述掺杂外延层后，在所述伪栅结构露出的隔离结构上形成层间介质层，所述层间介质层露出所述伪栅结构顶部；
去除所述伪栅结构，在所述层间介质层内形成开口；
在所述开口内填充金属层，形成金属栅极结构。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述保护层的材料为有机介电层ODL材料、底部抗反射层BARC材料、深紫外光吸收氧化硅DUO材料、无定形碳、掺Si的抗反射层Si-ARC材料或光刻胶。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述保护层的厚度至少为1000Å。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，所述保护层的顶部低于所述鳍部的顶部。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，所述保护层的顶部与所述鳍部的顶部齐平。
6.如权利要求5所述的半导体结构的形成方法，其特征在于，形成所述保护层的步骤包括：在所述隔离结构上形成保护材料，所述保护材料的顶部高于所述鳍部顶部；
去除高于所述鳍部顶部的保护材料，形成保护层。
7.如权利要求6所述的半导体结构的形成方法，其特征在于，去除高于所述鳍部顶部的保护材料的工艺为干法刻蚀工艺。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，去除所述保护层的工艺为干法刻蚀工艺。
9.如权利要求8所述的半导体结构的形成方法，其特征在于，所述保护层的材料为底部抗反射层BARC材料，所述干法刻蚀工艺的参数包括：刻蚀气体为CH4、H2和N2的混合气体。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述伪栅结构两侧的鳍部内形成凹槽的步骤包括：采用干法刻蚀工艺刻蚀所述伪栅结构两侧部分厚度的鳍部，在所述鳍部内形成凹槽。
11.如权利要求10所述的半导体结构的形成方法，其特征在于，所述干法刻蚀工为反应离子刻蚀工艺，所述反应离子刻蚀工艺的参数包括：反应气体包括CF4、SF6和Ar，CF4的气体流量为50sccm至100sccm，SF6的气体流量为10sccm至100sccm，Ar的气体流量为100sccm至300sccm，源功率为50W至1000W，偏置功率为50W至250W，腔室压强为50mTorr至200mTorr，工艺温度为20℃至90℃。
12.如权利要求1所述的半导体结构的形成方法，其特征在于，去除所述保护层后，在所述凹槽内形成掺杂外延层之前，所述形成方法还包括：对所述凹槽进行清洗工艺。
13.如权利要求12所述的半导体结构的形成方法，其特征在于，所述清洗工艺为SiCoNi工艺，所述SiCoNi工艺所采用的主刻蚀气体为气态氢氟酸。
14.如权利要求1所述的半导体结构的形成方法，其特征在于，所述基底用于形成P型器件，在所述凹槽内形成掺杂外延层的步骤中，所述掺杂外延层的材料为P型掺杂的Si或SiGe；
或者，
所述基底用于形成N型器件，在所述凹槽内形成掺杂外延层的步骤中，所述掺杂外延层的材料为N型掺杂的Si或SiC。
15.一种半导体结构，其特征在于，采用权利要求1至14任一项所述的半导体结构的形成方法所形成。
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