CN111128880B - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，形成方法包括：提供基底，基底包括衬底、凸出于衬底上分立的鳍部以及横跨鳍部的栅极结构，栅极结构覆盖鳍部的部分顶壁和部分侧壁；在栅极结构两侧的鳍部中形成源漏掺杂层；在源漏掺杂层上形成第一金属硅化物层；在栅极结构和源漏掺杂层上覆盖层间介质层；在层间介质层中形成开口，开口露出源漏掺杂层的侧壁以及位于源漏掺杂层上的第一金属硅化物层；在开口中形成与源漏掺杂层侧壁和第一金属硅化物层相接触的接触孔插塞。本发明实施例，在形成开口的过程中，第一金属硅化物层的被刻蚀速率小于层间介质层的被刻蚀速率，在干法刻蚀去除层间介质层时，不会对源漏掺杂层造成损伤。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小，为了适应更小的特征尺寸，金属-氧化物-半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极结构对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(Short Channel Effects，SCE)更容易发生。
因此，为了减小短沟道效应的影响，半导体工艺逐渐开始从平面MOSFET向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(FinFET)。FinFET中，栅极结构至少可以从两侧对超薄体(鳍部)进行控制，与平面MOSFET相比，栅极结构对沟道的控制能力更强，能够很好的抑制短沟道效应；且FinFET相对于其他器件，与现有集成电路制造具有更好的兼容性。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，优化半导体结构的电学性能。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括衬底、凸出于所述衬底上分立的鳍部以及横跨所述鳍部的栅极结构，所述栅极结构覆盖所述鳍部的部分顶壁和部分侧壁；在所述栅极结构两侧的鳍部中形成源漏掺杂层；在所述源漏掺杂层上形成第一金属硅化物层；在所述栅极结构和源漏掺杂层上覆盖层间介质层；在所述层间介质层中形成开口，所述开口露出所述源漏掺杂层的侧壁以及位于所述源漏掺杂层上的第一金属硅化物层；在所述开口中形成与所述源漏掺杂层侧壁和第一金属硅化物层相接触的接触孔插塞。
可选的，在所述源漏掺杂层上形成第一金属硅化物层的步骤包括：采用自对准金属硅化物工艺形成所述第一金属硅化物层。
可选的，在所述开口中形成与所述源漏掺杂层侧壁和第一金属硅化物层相接触的接触孔插塞的步骤包括：形成保形覆盖所述源漏掺杂层侧壁以及所述第一金属硅化物层的第二金属硅化物层；在形成所述第二金属硅化物层之后，在所述开口中填充金属层，形成接触孔插塞。
可选的，所述第二金属硅化物层的材料为钛硅化合物、钴硅化合物或镍硅化合物，所述金属层的材料为钨。
可选的，所述第一金属硅化物层的材料为钛硅化合物、钴硅化合物或镍硅化合物。
可选的，所述第一金属硅化物层的厚度为3纳米至6纳米。
可选的，在所述栅极结构两侧的鳍部中形成源漏掺杂层的步骤包括：在所述栅极结构两侧的部分鳍部侧壁上形成侧墙层；刻蚀所述侧墙层间的部分鳍部，形成凹槽；在所述凹槽中形成所述源漏掺杂层。
可选的，在所述栅极结构两侧的部分鳍部侧壁上形成侧墙层的步骤包括：所述侧墙层的厚度为5纳米至15纳米。
可选的，所述侧墙层的材料为氮化硅。
可选的，所述半导体结构的形成方法包括：在形成所述第一金属硅化物层后，在所述栅极结构和源漏掺杂层上覆盖层间介质层前，形成保形覆盖所述侧墙层和第一金属硅化物层的刻蚀停止层；在所述层间介质层中形成开口的步骤包括：刻蚀所述层间介质层，且以所述刻蚀停止层作为停止层，形成所述开口；在刻蚀所述层间介质层形成开口的步骤中，所述第一金属硅化物层的被刻蚀速率小于所述层间介质层的被刻蚀速率；所述半导体结构的形成方法还包括：在形成所述开口之后，去除所述开口露出的刻蚀停止层和侧墙层。
可选的，去除所述刻蚀停止层和所述侧墙层的步骤包括：采用干法刻蚀工艺去除所述刻蚀停止层和侧墙层；采用干法刻蚀工艺去除所述刻蚀停止层和侧墙层的具体工艺参数包括：二氟甲烷的流量为8sccm至50sccm，氧气的流量为2sccm至30sccm，四氟化碳的流量为30sccm至200sccm，等离子体功率为100至1000W，电压为30V至500V，工艺时间为4S至500S，腔室压强为10至2000mtorr。
可选的，所述刻蚀停止层的材料为氮化硅。
可选的，形成保形覆盖所述侧墙层和第一金属硅化物层的刻蚀停止层的步骤包括：所述刻蚀停止层的厚度为5纳米至30纳米。
相应的，本发明实施例还提供一种半导体结构，包括：衬底；凸出于所述衬底上分立的鳍部以及横跨所述鳍部的栅极结构，所述栅极结构覆盖所述鳍部的部分顶壁和部分侧壁；源漏掺杂层，位于所述栅极结构两侧的所述鳍部中；第一金属硅化物层，位于所述源漏掺杂层上；层间介质层，覆盖于所述栅极结构和源漏掺杂层上；接触孔插塞，位于所述层间介质层中，且与所述源漏掺杂层侧壁和第一金属硅化物层相接触。
可选的，所述第一金属硅化物层的材料为钛硅化合物、钴硅化合物或镍硅化合物。
可选的，所述第一金属硅化物层的厚度为3纳米至6纳米。
可选的，所述半导体结构为PMOS，所述源漏掺杂层的材料为掺杂有硼的锗化硅。
可选的，所述半导体结构为NMOS，所述源漏掺杂层的材料为掺杂有磷的碳化硅。
可选的，所述接触孔插塞包括保形覆盖所述源漏掺杂层侧壁和所述第一金属硅化物层的第二金属硅化物层以及位于所述第二金属硅化物层上的金属层。
可选的，所述第二金属硅化物层的材料为钛硅化合物、钴硅化合物或镍硅化合物，所述金属层的材料为钨。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明在形成源漏掺杂层后，在所述源漏掺杂层上形成第一金属硅化物层；在所述栅极结构和源漏掺杂层上覆盖层间介质层；在所述层间介质层中形成开口，所述开口露出所述源漏掺杂层的侧壁以及位于所述源漏掺杂层上的第一金属硅化物层；在所述开口中形成与所述源漏掺杂层侧壁和第一金属硅化物层相接触的接触孔插塞，本发明实施例在形成所述开口的过程中，所述第一金属硅化物层的被刻蚀速率小于所述层间介质层的被刻蚀速率，在刻蚀去除部分所述层间介质层时，所述第一金属硅化物层能起到保护所述源漏掺杂层的作用，因此所述刻蚀过程不容易对所述源漏掺杂层造成损伤，且所述第一金属硅化物层能够减少接触孔插塞与源漏掺杂层的接触电阻，因此无需去除所述第一金属硅化物层，减少工艺步骤，提高了半导体结构形成方法的效率。
可选方案中，所述半导体结构的形成方法包括：在形成所述第一金属硅化物层后，在所述栅极结构和源漏掺杂层上覆盖层间介质层前，形成保形覆盖所述侧墙层和第一金属硅化物层的刻蚀停止层，刻蚀所述层间介质层形成开口的步骤中，以所述刻蚀停止层作为停止层，所述刻蚀停止层的被刻蚀速率小于所述层间介质层的被刻蚀速率，所述刻蚀停止层能起到保护所述鳍部和源漏掺杂层的作用，优化了器件的性能。
附图说明
图1至图8是一种半导体结构的形成方法中各步骤对应的结构示意图；
图9至图20是本发明实施例半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
由背景技术可知，目前所形成的器件仍有性能不佳的问题。现结合一种半导体结构的形成方法分析器件性能不佳的原因。
参考图1至图8，示出了一种半导体结构的形成方法中各步骤对应的结构示意图。
参考图1至图2，所述基底包括衬底1、分立于所述衬底1上的鳍部2以及横跨所述鳍部2的栅极结构6，所述栅极结构6覆盖所述鳍部2的部分顶壁和部分侧壁，在所述鳍部2露出的衬底1上形成有隔离层3，所述隔离层3覆盖部分厚度的所述鳍部2侧壁。
参考图3，在所述鳍部2以及所述鳍部2露出的隔离层3上保形覆盖侧墙材料层4。
参考图4至图5，去除所述鳍部2顶壁以及所述隔离层3上的侧墙材料层4，形成侧墙层5；刻蚀所述栅极结构6两侧部分厚度的所述鳍部2，在所述侧墙层5和所述鳍部2围成的区域中形成源漏掺杂层7。
参考图6，形成保形覆盖所述侧墙层5、源漏掺杂层7顶壁以及所述隔离层3的刻蚀停止层8。
参考图7，形成覆盖所述刻蚀停止层8的层间介质层9。
参考图8，刻蚀所述层间介质层9，形成开口，去除所述开口露出的所述刻蚀停止层8(如图7所示)以及所述侧墙层5(如图7所示)，露出所述源漏掺杂层7。后续制程中，形成与所述源漏掺杂层7顶壁和侧壁相接触的接触孔插塞。
在此方案中，源漏掺杂层7顶壁和侧壁均与接触孔插塞相接触，使得源漏掺杂层7与接触孔插塞的接触面积大，源漏掺杂层7与接触孔插塞的接触电阻小。但是在去除所述层间介质层9和刻蚀停止层8的过程中，为了露出所述源漏掺杂层7，容易误刻蚀所述源漏掺杂层7，使得源漏掺杂层7受损伤。
为了解决所述技术问题，本发明提供一种半导体结构的形成方法，包括：提供基底，所述基底包括衬底、凸出于所述衬底上分立的鳍部以及横跨所述鳍部的栅极结构，所述栅极结构覆盖所述鳍部的部分顶壁和部分侧壁；在所述栅极结构两侧的鳍部中形成源漏掺杂层；在所述源漏掺杂层上形成第一金属硅化物层；在所述栅极结构和源漏掺杂层上覆盖层间介质层；在所述层间介质层中形成开口，所述开口露出所述源漏掺杂层的侧壁以及位于所述源漏掺杂层上的第一金属硅化物层；在所述开口中形成与所述源漏掺杂层侧壁和第一金属硅化物层相接触的接触孔插塞。
本发明在形成源漏掺杂层后，在所述源漏掺杂层上形成第一金属硅化物层；在所述栅极结构和源漏掺杂层上覆盖层间介质层；在所述层间介质层中形成开口，所述开口露出所述源漏掺杂层的侧壁以及位于所述源漏掺杂层上的第一金属硅化物层；在所述开口中形成与所述源漏掺杂层侧壁和第一金属硅化物层相接触的接触孔插塞，本发明实施例在形成所述开口的过程中，所述第一金属硅化物层的被刻蚀速率小于所述层间介质层的被刻蚀速率，在刻蚀去除部分所述层间介质层时，所述第一金属硅化物层能起到保护所述源漏掺杂层的作用，因此所述刻蚀过程不容易对所述源漏掺杂层造成损伤，且所述第一金属硅化物层能够减少接触孔插塞与源漏掺杂层的接触电阻，因此无需去除所述第一金属硅化物层，减少工艺步骤，提高了半导体结构形成方法的效率。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图9至图20是本发明实施例半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图9至图10，提供基底，所述基底包括衬底100、凸出于所述衬底100上分立的鳍部101以及横跨所述鳍部101的栅极结构102，所述栅极结构102覆盖所述鳍部101的部分顶壁和部分侧壁。
如图9所示，为垂直于鳍部101延伸方向的示意图，所述鳍部101分立在所述衬底100上，所述鳍部101的材料与所述衬底100的材料相同均为硅。在其他实施例中，所述衬底的材料还可以为锗、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。所述衬底100内还能够形成有元器件，例如，PMOS晶体管、CMOS晶体管、NMOS晶体管、电阻器、电容器或电感器等。所述衬底100表面还能够形成有界面层，所述界面层的材料为氧化硅、氮化硅或氮氧化硅等。
如图10所示，为平行于鳍部101延伸方向的示意图，所述基底还包括横跨所述鳍部101的栅极结构102，所述栅极机构102覆盖所述鳍部101的部分顶壁和部分侧壁。
需要说明的是，本实施例中，所述栅极结构102为伪栅结构，所述栅极结构102包括伪栅氧化层1021以及位于所述伪栅氧化层1021上的伪栅层1022。所述栅极结构102为后续形成的金属栅极结构占据空间位置。
本实施例中，所述伪栅氧化层1021的材料为氧化硅。其他实施例中，所述伪栅氧化层的材料为氮氧化硅。
本实施例中，所述伪栅层1022的材料为多晶硅。其他实施例中，所述伪栅层的材料为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳。
本实施例中，在所述鳍部101露出的衬底100上形成隔离层103。所述隔离层103用于隔离相邻器件。
本实施例中，所述隔离层103的材料为氧化硅。其他实施例中，所述隔离层的材料为氮化硅或氮氧化硅。
参考图11至图14，在所述栅极结构102两侧的鳍部101中形成源漏掺杂层106(如图14所示)。所述源漏掺杂层106用作晶体管的源极或漏极，且通过后续形成的接触孔插塞与外界电路实现电连接。
在所述栅极结构102两侧的鳍部101中形成源漏掺杂层106的步骤包括：在所述栅极结构102两侧的部分鳍部101侧壁上形成侧墙层104；刻蚀所述侧墙层104间的部分鳍部101，形成凹槽111；在所述凹槽111中形成所述源漏掺杂层106。
如图11至图12所示，在所述栅极结构102两侧的部分鳍部101侧壁上形成侧墙层104的步骤包括：在所述鳍部101以及所述鳍部101露出的隔离层103上保形覆盖侧墙材料层105；去除所述鳍部101顶壁以及所述隔离层103上的侧墙材料层105，形成所述侧墙层104。所述侧墙层104为后续制程中外延生长外延层提供侧向的限制，使得生长的外延层形状规则，形成外延层后，在所述外延层中掺杂离子形成源漏掺杂层。
本实施例中，采用原子层沉积工艺(Atomic layer deposition，ALD)或者低压化学气相沉积工艺(LowPressure CVD，LPCVD)形成所述侧墙材料层105。
本实施例中，所述侧墙层104的材料为氮化硅。
需要说明的是，所述侧墙层104不宜过厚，也不宜过薄。若所述侧墙层104过厚，会占用过多的空间，且后续去除所述侧墙层104的工艺时间过长；若所述侧墙层104过薄，所述侧墙层104易坍塌，且在后续形成源漏掺杂层时不能提供强有力的支撑。为此，本实施例中，所述侧墙层104的厚度为5纳米至15纳米。
如图13所示，刻蚀所述侧墙层104间的部分鳍部101，形成凹槽111。所述凹槽111为后续制程中，形成所述源漏掺杂层提供空间。
本实施例中，刻蚀所述侧墙层104间的部分鳍部101，形成凹槽111，所述凹槽111由鳍部101和侧墙层104合围成。其他实施例中，所述凹槽由鳍部、侧墙层和隔离层合围成。
本实施例中，刻蚀所述侧墙层104间的部分鳍部101的步骤包括：采用干法刻蚀工艺刻蚀所述侧墙层104间的部分鳍部101。其他实施例中，还可以采用湿法刻蚀工艺刻蚀所述侧墙层间的部分鳍部。
如图14所示，在所述凹槽111(如图13所示)中形成所述源漏掺杂层106。所述源漏掺杂层106用作晶体管的源极或漏极，且通过后续形成的接触孔插塞与外界电路实现电连接。
本实施例中，在所述凹槽111(如图13所示)中形成所述源漏掺杂层106的步骤包括：采用化学气相沉积外延生长法在所述凹槽111(如图13所示)中外延生长外延层，形成外延层后，在所述外延层中掺杂离子，形成源漏掺杂层106。
本实施例中，所述半导体结构为PMOS(Positive Channel Metal OxideSemiconductor)，所述外延层的材料为锗化硅，掺杂的离子为硼，所述源漏掺杂层106的材料为掺杂硼的锗化硅。在所述锗化硅中掺杂硼离子，使之取代晶格中硅原子的位置，掺入的硼离子越多，多子的浓度就越高，导电性能也就越强。
其他实施例中，所述半导体结构为NMOS(NegativechannelMetalOxideSemiconductor)，所述外延层的材料为碳化硅，掺杂的离子为磷，所述源漏掺杂层的材料为掺杂磷的碳化硅。在所述碳化硅中，掺杂磷离子，使之取代晶格中硅原子的位置，掺入的磷离子越多，多子的浓度就越高，导电性能也就越强。
如图15所示，在所述源漏掺杂层106上形成第一金属硅化物层107。后续制程中在层间介质层中形成开口时，所述第一金属硅化物层107能起到保护所述源漏掺杂层106的作用，因而形成开口的过程中不容易对所述源漏掺杂层106造成损伤，且所述第一金属硅化物层107能够减少后续制程中形成的接触孔插塞与所述源漏掺杂层106的接触电阻，因此无需去除所述第一金属硅化物层107。
后续制程中，在形成层间介质层前，形成保形覆盖所述侧墙层104和第一金属硅化物层107的刻蚀停止层。在所述层间介质层中形成开口后去除所述刻蚀停止层和侧墙层104时，所述第一金属硅化物层107的被刻蚀速率小于所述刻蚀停止层和侧墙层104的被刻蚀速率，使得所述第一金属硅化物层107受到的损伤小，进而所述源漏掺杂层106受到的损伤小。
具体的，所述第一金属硅化物层107的材料为钛硅化合物、钴硅化合物或者镍硅化合物。所述侧墙层104的材料为氮化硅，后续制程中形成的所述刻蚀停止层的材料为氮化硅。在去除所述刻蚀停止层和侧墙层104的过程中，氮化硅的被刻蚀速率大于钛硅化合物、钴硅化合物或者镍硅化合物的被刻蚀速率。
本实施例中，在所述源漏掺杂层106上形成第一金属硅化物层107的步骤包括：采用自对准金属硅化物工艺形成所述第一金属硅化物层107。
需要说明的是，采用自对准金属硅化物工艺形成第一金属硅化物层107的过程中，采用湿法刻蚀去除未与源漏掺杂层106反应的钛、钴或镍。
采用湿法刻蚀去除未与源漏掺杂层106反应的钛、钴或镍的溶液包括：NH4OH、H2O2和H2O的混合溶液，或者H2SO4和H2O2的混合溶液。
需要说明的是，所述第一金属硅化物层107不宜过厚，也不宜过薄。若所述第一金属硅化物层107过厚，形成所述第一金属硅化物层107的工艺时间过长，且会占用过多的空间；若所述第一金属硅化物层107过薄，后续制程中，在刻蚀去除位于所述第一金属硅化物层107上的刻蚀停止层和层间介质层时，容易被过早去除而无法对源漏掺杂层106起到有效的保护作用，从而使所述源漏掺杂层106易受到损伤。为此，本实施例中，所述第一金属硅化物层的厚度为3纳米至6纳米。
参考图16，所述半导体结构的形成方法还包括：在形成所述第一金属硅化物层107后，在所述栅极结构102和源漏掺杂层106上覆盖层间介质层前，形成保形覆盖所述侧墙层104和第一金属硅化物层107的刻蚀停止层108。后续制程中，形成覆盖所述刻蚀停止层108的层间介质层，所述层间介质层用于隔离相邻器件，所述刻蚀停止层108用于在去除所述层间介质层形成开口时，保护所述鳍部101和源漏掺杂层106。
本实施例中，形成所述刻蚀停止层108的工艺为原子层沉积工艺或者低压化学气相沉积工艺。
需要说明的是，所述刻蚀停止层108不宜过厚，也不宜过薄。若所述刻蚀停止层108过厚，会占用过多的空间，且后续去除所述刻蚀停止层108时工艺时间过长；若所述刻蚀停止层108过薄，使得所述刻蚀停止层108的致密度差，在去除所述层间介质层时，刻蚀停止层108易被刻蚀去除，刻蚀停止层108下方的鳍部101和源漏掺杂层106易受到损伤。为此，本实施例中，所述刻蚀停止层108的厚度为5纳米至30纳米。
本实施例中，所述刻蚀停止层108的材料为氮化硅。其他实施例中，所述刻蚀停止层的材料还可以为氮碳化硅或者氮碳氧化硅。
需要说明的是，所述刻蚀停止层108还覆盖所述隔离层103。因此，在去除所述层间介质层109时，所述刻蚀停止层108还能保护所述隔离层103。
参考图17，在所述栅极结构102和源漏掺杂层106上覆盖层间介质层109。所述层间介质层109用于隔离相邻器件。
本实施例中，所述层间介质层109的材料为氧化硅。其他实施例中，层间介质层还可以为氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。
参考图18至图19，在所述层间介质层109中形成开口112，所述开口112露出所述源漏掺杂层106的侧壁以及位于所述源漏掺杂层106上的第一金属硅化物层107。开口112露出所述源漏掺杂层106的侧壁以及位于所述源漏掺杂层106上的第一金属硅化物层107，为后续形成与所述源漏掺杂层106侧壁和第一金属硅化物层107相接触的接触孔插塞做准备。
需要说明的是，本实施例中刻蚀所述层间介质层109形成开口112的过程中，以所述刻蚀停止层108作为停止层；且在刻蚀所述层间介质层形成开口的步骤中，所述第一金属硅化物层的被刻蚀速率小于所述层间介质层的被刻蚀速率。
本实施例中，在所述层间介质层109中形成开口112的步骤包括：采用干法刻蚀工艺去除所述层间介质层109以及刻蚀停止层108，形成开口112。
采用干法刻蚀工艺去除所述层间介质层109的步骤包括：在所述层间介质层109的表面形成掩膜层，以所述掩膜层为掩膜，去除未被掩膜层遮挡的所述层间介质层109。
本实施例中，所述层间介质层109的材料为氧化硅，所述刻蚀停止层108的材料为氮化硅。在形成所述开口112的过程中，所述刻蚀停止层108的被刻蚀速率小于所述层间介质层109的被刻蚀速率，因此在刻蚀去除所述层间介质层109时，所述刻蚀停止层108受到的损伤小，相应的，使得所述源漏掺杂层106、鳍部101以及隔离层103不易受到损伤。
所述半导体结构的形成方法还包括：在形成所述开口112之后，去除所述开口112露出的刻蚀停止层108和所述侧墙层104。
去除所述刻蚀停止层108和所述侧墙层104的过程中，所述第一金属硅化物层107的被刻蚀速率小于所述刻蚀停止层108和侧墙层104的被刻蚀速率，使得所述第一金属硅化物层107受到的损伤小，进而减小源漏掺杂层106的损伤。
具体的，所述刻蚀停止层108和侧墙层104的材料均为氮化硅，所述第一金属硅化物层107的材料为钛硅化合物、钴硅化合物或镍硅化合物，因此，在去除所述刻蚀停止层108和所述侧墙层104的过程中，所述氮化硅的被刻蚀速率大于所述钛硅化合物、钴硅化合物或镍硅化合物的被刻蚀速率。
需要说明的是，去除所述刻蚀停止层108和侧墙层104的步骤包括：采用干法刻蚀工艺去除所述刻蚀停止层108和侧墙层104。
采用干法刻蚀工艺去除所述刻蚀停止层108和侧墙层104的工艺参数包括：二氟甲烷的流量为8sccm至50sccm，氧气的流量为2sccm至30sccm，四氟化碳的流量为30sccm至200sccm，等离子体功率为100sccm至1000W，电压为30V至500V，工艺时间为4S至500S，腔室压强为10至2000mtorr。
参考图20，在所述开口112(如图18所示)中形成与所述源漏掺杂层106侧壁和第一金属硅化物层107相接触的接触孔插塞110。所述接触孔插塞110与所述第一金属硅化物层107和源漏掺杂层106接触，实现源漏掺杂层106与外部电路的连接，使得外部电路给源漏掺杂层106加电压。
在所述开口112中形成与所述源漏掺杂层106侧壁和第一金属硅化物层107相接触的接触孔插塞110的步骤包括：形成保形覆盖所述源漏掺杂层106侧壁以及所述第一金属硅化物层107的第二金属硅化物层1101；在形成所述第二金属硅化物层1101之后，在所述开口112中填充金属层1102，形成接触孔插塞110。
本实施例中，所述第二金属硅化物层1101的材料为钛硅化合物、钴硅化合物或者镍硅化合物。
本实施例中，所述金属层1102的材料为钨。其他实施例中，金属层的材料可以为氮化钛和氮化铊。
本发明实施例，所述第二金属硅化物层1101能够减小所述金属层1102与所述源漏掺杂层106的接触电阻。所述第一金属硅化物层107同样能减少所述接触孔插塞110与源漏掺杂层106的接触电阻，因此所述第一金属硅化物层107形成后不用去除。
相应的，本发明还提供一种半导体结构。参考图20，示出了本发明实施例半导体结构一实施例的结构示意图。
所述半导体结构包括：衬底；凸出于所述衬底100上分立的鳍部101以及横跨所述鳍部101的栅极结构102(如图2所示)，所述栅极结构102覆盖所述鳍部101的部分顶壁和部分侧壁；源漏掺杂层106，位于所述栅极结构102两侧的所述鳍部101中；第一金属硅化物层107，位于所述源漏掺杂层106上；层间介质层109，覆盖于所述栅极结构102和源漏掺杂层106上；接触孔插塞110，位于所述层间介质层109中，且与所述源漏掺杂层106侧壁和第一金属硅化物层107相接触。
本实施例中，所述鳍部101的材料与所述衬底100的材料相同均为硅。在其他实施例中，所述衬底的材料还可以为锗、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。所述衬底100内还能够形成有元器件，例如，PMOS晶体管、CMOS晶体管、NMOS晶体管、电阻器、电容器或电感器等。所述衬底100表面还能够形成有界面层，所述界面层的材料为氧化硅、氮化硅或氮氧化硅等。
本实施例中，隔离层103位于所述鳍部101露出的衬底100上。所述隔离层103用于隔离相邻器件。
本实施例中，所述隔离层103的材料为氧化硅。其他实施例中，所述隔离层的材料为氮化硅或氮氧化硅。
本实施例中，所述栅极结构102为伪栅结构，所述栅极结构102包括伪栅氧化层以及位于所述伪栅氧化层上的伪栅层。其他实施例中，所述栅极结构还可以为金属栅极结构，所述金属栅极结构包括栅介质层和位于所述栅介质层上的栅极层。
本实施例中，所述伪栅氧化层的材料为氧化硅。其他实施例中，所述伪栅氧化层的材料为氮氧化硅。
本实施例中，所述伪栅层的材料为多晶硅。其他实施例中，所述伪栅层的材料为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳。
本实施例中，所述源漏掺杂层106的底面与所述隔离层103的表面齐平。其他实施例中，所述源漏掺杂层底面还可以高于所述隔离层的表面，或者所述源漏掺杂层的底面低于所述隔离层的表面。
本实施例中，所述半导体结构为PMOS，所述源漏掺杂层106的材料为掺杂硼的锗化硅。在所述锗化硅中掺杂硼离子，使之取代晶格中硅原子的位置，掺入的硼离子越多，多子的浓度就越高，导电性能也就越强。
其他实施例中，所述半导体结构为NMOS，所述源漏掺杂层的材料为掺杂磷的碳化硅。在所述碳化硅中，掺杂磷离子，使之取代晶格中硅原子的位置，掺入的磷离子越多，多子的浓度就越高，导电性能也就越强。
本实施例中，所述第一金属硅化物层107的材料为钛硅化合物、钴硅化合物或者镍硅化合物，所述第一金属硅化物层107能够降低所述接触孔插塞110与源漏掺杂层106的接触电阻。
需要说明的是，所述第一金属硅化物层107不宜过厚，也不宜过薄。若所述第一金属硅化物层107过厚，形成所述第一金属硅化物层107的工艺时间过长，且会占用过多的空间；所述半导体结构的形成过程中，在形成所述第一金属硅化物层107后，会形成保形覆盖所述第一金属硅化物层107的刻蚀停止层以及位于所述刻蚀停止层上的层间介质层109，若所述第一金属硅化物层107过薄，在去除所述层间介质层109和刻蚀停止层时，所述第一金属硅化物层107易被过早去除，而无法保护源漏掺杂层106。因此，所述第一金属硅化物层107的厚度为3纳米至6纳米。
本实施例中，所述接触孔插塞110包括保形覆盖所述源漏掺杂层106侧壁以及所述第一金属硅化物层107的第二金属硅化物层1101以及位于所述第二金属硅化物层1101上的金属层1102。所述接触孔插塞110与所述源漏掺杂层106侧壁和第一金属硅化物层107相接触，实现源漏掺杂层106与外部电路的连接，使得外部电路给源漏掺杂层106加电压。
本实施例中，所述第二金属硅化物层1101的材料为钛硅化合物、钴硅化合物或者镍硅化合物。
本发明实施例，所述第二金属硅化物层1101的材料为钛硅化合物、钴硅化合物或者镍硅化合物，所述源漏掺杂层106的材料为掺杂有硼的锗化硅，接触孔插塞110与所述源漏掺杂层106的侧壁和第一金属硅化物层107接触，所述第一金属硅化物层107和第二金属硅化物层1101能够减少接触孔插塞110与源漏掺杂层106的接触电阻。
本实施例中，所述金属层1102的材料为钨。其他实施例中，金属层的材料还可以为氮化钛和氮化铊。
需要说明的是，在所述鳍部101露出的衬底100上形成有隔离层103，因此所述第二金属硅化物层1101也覆盖在所述隔离层103上。
所述半导体结构还包括层间介质层109，所述层间介质层109位于接触孔插塞110的两侧，且与接触孔插塞110接触，其中所述第二金属硅化物层1101保形覆盖所述层间介质层109的侧壁。所述层间介质层109用于隔离相邻器件。
本实施例中，所述层间介质层109的材料为氧化硅。其他实施例中，所述层间介质层的材料还可以为氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。
所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (18)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括衬底、凸出于所述衬底上分立的鳍部以及横跨所述鳍部的栅极结构，所述栅极结构覆盖所述鳍部的部分顶壁和部分侧壁；在所述栅极结构两侧的鳍部中形成源漏掺杂层；
在所述源漏掺杂层上形成第一金属硅化物层；
在所述栅极结构和源漏掺杂层上覆盖层间介质层；
在所述层间介质层中形成开口，所述开口露出所述源漏掺杂层的侧壁以及位于所述源漏掺杂层上的第一金属硅化物层；
在所述开口中形成与所述源漏掺杂层侧壁和第一金属硅化物层相接触的接触孔插塞，其中，形成所述接触孔插塞的步骤包括：形成保形覆盖所述源漏掺杂层侧壁以及所述第一金属硅化物层的第二金属硅化物层；在形成所述第二金属硅化物层之后，在所述开口中填充金属层，形成所述接触孔插塞。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述源漏掺杂层上形成第一金属硅化物层的步骤包括：采用自对准金属硅化物工艺形成所述第一金属硅化物层。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，所述第二金属硅化物层的材料为钛硅化合物、钴硅化合物或镍硅化合物，所述金属层的材料为钨。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一金属硅化物层的材料为钛硅化合物、钴硅化合物或镍硅化合物。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一金属硅化物层的厚度为3纳米至6纳米。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述栅极结构两侧的鳍部中形成源漏掺杂层的步骤包括：
在所述栅极结构两侧的部分鳍部侧壁上形成侧墙层；
刻蚀所述侧墙层间的部分鳍部，形成凹槽；
在所述凹槽中形成所述源漏掺杂层。
7.如权利要求6所述的半导体结构的形成方法，其特征在于，在所述栅极结构两侧的部分鳍部侧壁上形成侧墙层的步骤包括：所述侧墙层的厚度为5纳米至15纳米。
8.如权利要求6所述的半导体结构的形成方法，其特征在于，所述侧墙层的材料为氮化硅。
9.如权利要求6所述的半导体结构的形成方法，其特征在于，
所述半导体结构的形成方法包括：在形成所述第一金属硅化物层后，在所述栅极结构和源漏掺杂层上覆盖层间介质层前，形成保形覆盖所述侧墙层和第一金属硅化物层的刻蚀停止层；
在所述层间介质层中形成开口的步骤包括：刻蚀所述层间介质层，且以所述刻蚀停止层作为停止层，形成所述开口；在刻蚀所述层间介质层形成开口的步骤中，所述第一金属硅化物层的被刻蚀速率小于所述层间介质层的被刻蚀速率；
所述半导体结构的形成方法还包括：在形成所述开口之后，去除所述开口露出的刻蚀停止层和侧墙层。
10.如权利要求9所述的半导体结构的形成方法，其特征在于，
去除所述刻蚀停止层和所述侧墙层的步骤包括：采用干法刻蚀工艺去除所述刻蚀停止层和侧墙层；
采用干法刻蚀工艺去除所述刻蚀停止层和侧墙层的具体工艺参数包括：二氟甲烷的流量为8sccm至50sccm，氧气的流量为2sccm至30sccm，四氟化碳的流量为30sccm至200sccm，等离子体功率为100至1000W，电压为30V至500V，工艺时间为4S至500S，腔室压强为10至2000mtorr。
11.如权利要求9所述的半导体结构的形成方法，其特征在于，所述刻蚀停止层的材料为氮化硅、氮碳化硅或者氮碳氧化硅。
12.如权利要求9所述的半导体结构的形成方法，其特征在于，形成保形覆盖所述侧墙层和第一金属硅化物层的刻蚀停止层的步骤包括：所述刻蚀停止层的厚度为5纳米至30纳米。
13.一种半导体结构，其特征在于，包括：
衬底，包括隔离层；
凸出于所述衬底上分立的鳍部以及横跨所述鳍部的栅极结构，所述栅极结构覆盖所述鳍部的部分顶壁和部分侧壁；
源漏掺杂层，位于所述栅极结构两侧的所述鳍部中；
第一金属硅化物层，位于所述源漏掺杂层上；
层间介质层，覆盖于所述栅极结构和源漏掺杂层上；
接触孔插塞，位于所述层间介质层中，且与所述源漏掺杂层侧壁和第一金属硅化物层相接触，其中，所述接触孔插塞包括保形覆盖所述源漏掺杂层侧壁和所述第一金属硅化物层、所述隔离层的第二金属硅化物层以及位于所述第二金属硅化物层上的金属层。
14.如权利要求13所述的半导体结构，其特征在于，所述第一金属硅化物层的材料为钛硅化合物、钴硅化合物或镍硅化合物。
15.如权利要求13所述的半导体结构，其特征在于，所述第一金属硅化物层的厚度为3纳米至6纳米。
16.如权利要求13所述的半导体结构，其特征在于，所述半导体结构为PMOS，所述源漏掺杂层的材料为掺杂有硼的锗化硅。
17.如权利要求13所述的半导体结构，其特征在于，所述半导体结构为NMOS，所述源漏掺杂层的材料为掺杂有磷的碳化硅。
18.如权利要求13所述的半导体结构，其特征在于，所述第二金属硅化物层的材料为钛硅化合物、钴硅化合物或镍硅化合物，所述金属层的材料为钨。
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