CN113314595B - 半导体结构及半导体结构的形成方法 - Google Patents

半导体结构及半导体结构的形成方法 Download PDF

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Abstract

一种半导体结构及半导体结构的形成方法，方法包括：提供衬底；在衬底上形成沟道柱，所述沟道柱包括第一区、位于第一区上的第二区以及位于第二区上的第三区，在平行于衬底表面的方向上，所述第一区具有第一尺寸，所述第二区具有第二尺寸，所述第三区具有第三尺寸，所述第三尺寸小于第一尺寸，所述第二尺寸小于第一尺寸且所述第二尺寸小于第三尺寸；在第二区侧壁表面形成栅极结构。所述方法形成的半导体结构性能得到了提升。

Description

半导体结构及半导体结构的形成方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体结构及半导体结构的形成方法。
背景技术
鳍式场效应晶体管(FinFET)是一种新兴的多栅器件，它一般包括凸出于半导体衬底表面的鳍部，覆盖部分所述鳍部的顶部表面和侧壁的栅极结构，位于栅极结构两侧的鳍部中的源漏掺杂区。在传统平面式的金属-氧化物-半导体场效应晶体管(Metal-Oxide-SemiconductorField-EffectTransistor,简称MOSFET)结构中，控制电流通过的闸门，只能在闸门的一侧控制电路的接通与断开，属于平面的架构；而在鳍式场效应晶体管的架构中，闸门成类似鱼鳍的叉状3D架构，可于电路两侧控制电路的接通与断开。这种设计使得鳍式场效应晶体管具有更强的短沟道抑制能力，可以改善电路控制并减少漏电流，缩短晶体管的栅长，具有更强的工作电流及对沟道更好的电学控制。
随着半导体技术的进一步发展，集成电路器件的尺寸越来越小，传统的鳍式场效应晶体管在进一步增大工作电流方面存在限制。具体的，由于鳍部中只有靠近顶部表面和侧壁的区域用来作为沟道区，使得鳍部中用于作为沟道区的体积较小，这对增大鳍式场效应晶体管的工作电流造成限制。因此，提出了一种沟道栅极环绕(gate-all-around，简称GAA)结构的鳍式场效应晶体管(GAAFinFET)，使得用于作为沟道区的体积增加，进一步地增大了沟道栅极环绕结构鳍式场效应晶体管的工作电流。
然而，现有技术中沟道栅极环绕结构鳍式场效应晶体管的性能有待提升。
发明内容
本发明解决的技术问题是提供一种半导体结构及半导体结构的形成方法，以提升沟道栅极环绕结构鳍式场效应晶体管的性能。
为解决上述技术问题，本发明技术方案提供一种半导体结构，包括：衬底；位于衬底上的沟道柱，所述沟道柱包括第一区、位于第一区上的第二区以及位于第二区上的第三区，在平行于衬底表面的方向上，所述第一区具有第一尺寸，所述第二区具有第二尺寸，所述第三区具有第三尺寸，所述第三尺寸小于第一尺寸，所述第二尺寸小于第一尺寸且所述第二尺寸小于第三尺寸；位于第二区侧壁表面的栅极结构。
可选的，所述第一尺寸的范围为10纳米～40纳米；所述第二尺寸的范围为5纳米～20纳米；所述第三尺寸的范围为8纳米～30纳米。
可选的，还包括：位于第一区侧壁表面的第一隔离层，所述栅极结构位于所述第一隔离层表面。
可选的，所述衬底包括基底和位于基底上的源漏掺杂层。
可选的，还包括：位于所述衬底上的介质层，所述沟道柱和栅极结构位于所述介质层内；位于介质层内的第一导电插塞、第二导电插塞和第三导电插塞，所述第一导电插塞与所述栅极结构电连接，所述第二导电插塞与所述沟道柱顶部电连接，所述第三导电插塞与所述源漏掺杂层电连接。
可选的，所述栅极结构包括：栅介质层；位于栅介质层表面的栅极层，所述栅极层还延伸到沟道柱一侧的衬底表面。
可选的，所述栅极结构还包括：位于栅介质层表面的功函数层，所述栅极层位于所述功函数层表面。
相应的，本发明技术方案还提供一种半导体结构的形成方法，包括：提供衬底；在衬底上形成沟道柱，所述沟道柱包括第一区、位于第一区上的第二区以及位于第二区上的第三区，在平行于衬底表面的方向上，所述第一区具有第一尺寸，所述第二区具有第二尺寸，所述第三区具有第三尺寸，所述第三尺寸小于第一尺寸，所述第二尺寸小于第一尺寸且所述第二尺寸小于第三尺寸；在第二区侧壁表面形成栅极结构。
可选的，所述第一尺寸的范围为10纳米～40纳米；所述第二尺寸的范围为5纳米～20纳米；所述第三尺寸的范围为8纳米～30纳米。
可选的，所述沟道柱的形成方法包括：在所述衬底上形成沟道材料层，所述沟道材料层包括第一区材料层、位于第一区材料层上的第二区材料层以及位于第二区材料层上的第三区材料层；在所述沟道材料层表面形成图形化的掩膜层；以所述图形化的掩膜层为掩膜刻蚀所述第三区材料层和第二区材料层，直至暴露出所述第一区材料层表面，形成第三区和初始第二区；在所述初始第二区侧壁表面和第三区侧壁表面形成第一侧墙；以所述第一侧墙为掩膜刻蚀所述第一区材料层，直至暴露出所述衬底表面，形成所述第一区；在第一区侧壁表面形成第一隔离层；在所述第三区侧壁表面形成第二侧墙；以所述第一隔离层和第二侧墙为掩膜，去除部分所述初始第二区，形成所述第二区。
可选的，所述第一隔离层和第二侧墙的形成方法包括：在所述第一区侧壁表面、初始第二区侧壁表面和第三区侧壁表面形成隔离材料层；回刻蚀所述隔离材料层，直至暴露出所述第三区侧壁表面，形成初始隔离层；在所述初始隔离层表面、第三区侧壁表面和顶部表面形成侧墙材料层；回刻蚀所述侧墙材料层，直至暴露出所述初始隔离层表面，在第三区侧壁形成第二侧墙；去除初始第二区侧壁表面的初始隔离层，在所述第一区侧壁表面形成第一隔离层。
可选的，所述第一侧墙的材料包括氧化硅、氮化硅、氮氧化硅、氮碳化硅和氮碳氧化硅中的一种或多种的组合。
可选的，所述第二侧墙的材料包括氧化硅、氮化硅、氮氧化硅、氮碳化硅和氮碳氧化硅中的一种或多种的组合。
可选的，所述栅极结构包括：栅介质层；位于栅介质层表面的栅极层，所述栅极层还延伸到沟道柱一侧的衬底表面。
可选的，所述栅极结构还包括：位于栅介质层表面的功函数层，所述栅极层位于所述功函数层表面。
可选的，所述衬底包括基底和位于基底上的源漏掺杂层。
可选的，还包括：在衬底表面形成介质层，所述沟道柱和栅极结构位于所述介质层内；在所述介质层内形成第一导电插塞、第二导电插塞和第三导电插塞，所述第一导电插塞与所述栅极结构电连接，所述第二导电插塞与所述沟道柱顶部电连接，所述第三导电插塞与所述源漏掺杂层电连接。
与现有技术相比，本发明的技术方案具有以下有益效果：
本发明技术方案中的半导体结构，所述沟道柱包括第一区、位于第一区上的第二区以及位于第二区上的第三区，所述第三区的第三尺寸小于所述第一区的第一尺寸，所述第二区的第二尺寸小于所述第一区的第一尺寸且所述第二区的第二尺寸小于所述第三区的第三尺寸。一方面，所述第二尺寸小于所述第一尺寸，所述第二尺寸小于所述第三尺寸，所述第二尺寸较小，使得位于所述第二区侧壁表面的栅极结构对所述沟道柱的控制能力增强，从而能够抑制短沟道效应的产生；另一方面，所述第三尺寸大于所述第二尺寸，使得后续在第三区顶部表面形成第二导电插塞时，所述第二导电插塞与第三区接触面积较大，则通过截面积的电流变大，使得所述接触电阻变小，同时使得散热效果较好，有利于提升所述半导体结构的性能，同时，也有利于提升所述第二导电插塞形成于所述第三区顶部表面的位置精准度；再一方面，所述第三尺寸小于所述第一尺寸，使得形成所述栅极结构的反应气体能够充分到达所述第二区的侧壁表面，避免所述第三区尺寸过大从而对所述反应气体造成阻挡，从而无法在所述第二区侧壁表面形成栅极结构的情况，从而提升了所述半导体结构的性能；最后，与衬底接触的第一区面积较大，则通过截面积的电流变大，使得所述接触电阻变小，同时使得散热效果较好，有利于提升所述半导体结构的性能。
本发明技术方案中的半导体结构的形成方法，形成的所述沟道柱包括第一区、位于第一区上的第二区以及位于第二区上的第三区，所述第三区的第三尺寸小于所述第一区的第一尺寸，所述第二区的第二尺寸小于所述第一区的第一尺寸且所述第二区的第二尺寸小于所述第三区的第三尺寸。所述第三尺寸大于所述第二尺寸且小于第一尺寸，使得形成所述栅极结构的反应气体能够充分到达所述第二区的侧壁表面，避免所述第三区尺寸过大对所述反应气体造成阻挡，从而无法在所述第二区侧壁表面形成栅极结构的情况，从而提升了所述半导体结构的性能；所述第一尺寸较大，使得第一区与所述衬底接触面积较大，则通过截面积的电流变大，使得所述接触电阻变小，同时使得散热效果较好，有利于提升所述半导体结构的性能；另一方面，所述栅极结构位于所述第二区侧壁表面，所述第二区的第二尺寸较小，使得所述栅极结构对所述沟道柱的控制能力增强，从而能够抑制短沟道效应的产生。
附图说明
图1是一实施例中垂直沟道栅极环绕结构鳍式场效应晶体管(VGAA FinFET)的结构示意图；
图2至图9是本发明实施例中半导体结构形成过程的剖面结构示意图。
具体实施方式
如背景技术所述，现有的沟道栅极环绕结构鳍式场效应晶体管的性能有待提升。现结合具体的实施例进行分析说明。
需要注意的是，本说明书中的“表面”，用于描述空间的相对位置关系，并不限定于是否直接接触。
图1是一实施例中垂直沟道栅极环绕结构鳍式场效应晶体管的结构示意图。
请参考图1，包括：衬底100；位于衬底100上的源漏掺杂层101；位于源漏掺杂层101上的沟道柱102；位于源漏掺杂层101表面和沟道柱102部分侧壁的隔离层103，所述隔离层103的顶部表面低于所述沟道柱102顶部表面；位于沟道柱102侧壁的栅极结构104，所述栅极结构包括栅介质层(未标示)、位于栅介质层上的功函数层(未标示)以及位于功函数层上的栅极层(未标示)，部分所述栅极结构104还位于所述沟道柱102一侧的隔离层103表面；位于衬底上的介质层105，所述栅极结构位于所述介质层105内；位于介质层105内的第一导电结构106、第二导电结构107以及第三导电结构108，所述第一导电结构106与位于所述沟道柱102一侧的隔离层103表面的栅极层电连接，所述第二导电结构107与所述沟道柱102顶部电连接，所述第三导电结构108与所述源漏掺杂层101电连接。
所述垂直沟道栅极环绕结构鳍式场效应晶体管中，随着半导体技术节点的降低，所述沟道柱102的尺寸也越来越小，则所述沟道柱102的顶部面积和底部面积也随之缩小。一方面，所述沟道柱102的顶部和底部作为所述晶体管的源漏连接端，所述第二导电结构107与所述沟道柱102顶部电连接，所述沟道柱102的底部与所述源漏掺杂层101电连接，所述沟道柱102的顶部面积和底部面积缩小，则通过截面积的电流变小，则所述第二导电结构107与所述沟道柱102顶部的接触电阻变大，所述沟道柱102的底部与所述源漏掺杂层101的接触电阻变大，从而使得所述晶体管的电阻变大，使得所述晶体管的电流变小，进而使得所述晶体管的反应速度变慢；再者，所述晶体管的工作过程中，所述第二导电结构107与所述沟道柱102顶部接触的地方会产生热量，所述沟道柱102的底部与所述源漏掺杂层101接触的地方会产生热量，所述沟道柱102的顶部面积和底部面积缩小，使得所述晶体管的散热效果较差，从而影响晶体管的性能。
另一方面，所述沟道柱102的顶部面积太小，使得在介质层105内形成与所述沟道柱102的顶部电连接的第二导电结构107时，所述第二导电结构107的位置精准度较难控制，不能准确形成于所述沟道柱102的顶部表面，从而使得所述第二导电结构107与所述沟道柱102顶部的接触不好，从而影响所述晶体管的性能。
为了解决上述问题，本发明技术方案提供一种半导体结构及半导体结构的形成方法，所形成的沟道柱包括第一区、位于第一区上的第二区以及位于第二区上的第三区，所述第三区的第三尺寸小于所述第一区的第一尺寸，所述第二区的第二尺寸小于所述第一区的第一尺寸且所述第二区的第二尺寸小于所述第三区的第三尺寸。所述第三尺寸大于所述第二尺寸且小于第一尺寸，使得形成所述栅极结构的反应气体能够充分到达所述第二区的侧壁表面，避免所述第三区尺寸过大从而对所述反应气体造成阻挡，从而无法在所述第二区侧壁表面形成栅极结构的情况，从而提升了所述半导体结构的性能；所述第一尺寸较大，使得第一区与所述衬底接触面积较大，则通过截面积的电流变大，使得所述接触电阻变小，同时使得散热效果较好，有利于提升所述半导体结构的性能；另一方面，所述栅极结构位于所述第二区侧壁表面，所述第二区的第二尺寸较小，使得所述栅极结构对所述沟道柱的控制能力增强，从而能够抑制短沟道效应的产生。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图9是本发明实施例中半导体结构形成过程的剖面结构示意图。
请参考图2，提供衬底。
所述衬底包括基底200和位于基底200上的源漏掺杂层201。
所述源漏掺杂层201内具有掺杂离子。所述掺杂离子的类型为N型或P型；所述N型离子包括磷离子或砷离子；所述P型离子包括硼离子或铟离子。
在本实施例中，所述源漏掺杂层201的形成工艺包括离子注入工艺。在其它实施例中，所述源漏掺杂层的形成工艺包括原位掺杂工艺。
在本实施例中，所述基底200的材料为单晶硅；在其它实施例中，所述衬底还可以是多晶硅、锗、锗化硅、砷化镓或绝缘体上硅等半导体材料。
接下来，在衬底上形成沟道柱，所述沟道柱包括第一区、位于第一区上的第二区以及位于第二区上的第三区，在平行于衬底表面的方向上，所述第一区具有第一尺寸，所述第二区具有第二尺寸，所述第三区具有第三尺寸，所述第三尺寸小于第一尺寸，所述第二尺寸小于第一尺寸且所述第二尺寸小于第三尺寸。所述沟道柱的具体形成过程请参考图3至图7。
请参考图3，在所述源漏掺杂层201上形成沟道材料层，所述沟道材料层包括第一区材料层202、位于第一区材料层202上的第二区材料层(未图示)以及位于第二区材料层上的第三区材料层(未图示)；在所述沟道材料层表面形成图形化的掩膜层(未图示)；以所述图形化的掩膜层为掩膜刻蚀所述第三区材料层和第二区材料层，直至暴露出所述第一区材料层202表面，形成第三区III和初始第二区II’。
在平行于衬底表面的方向，所述第三区III具有第三尺寸。
所述第三尺寸的范围为8纳米～30纳米。
在本实施例中，所述第一区材料层202的材料包括硅；所述第二区材料层的材料包括硅；所述第三区材料层的材料包括硅。在其它实施例中，所述第一区材料层202的材料包括锗、锗化硅、砷化镓等半导体材料；所述第二区材料层的材料包括锗、锗化硅、砷化镓等半导体材料；所述第三区材料层的材料包括锗、锗化硅、砷化镓等半导体材料。
刻蚀所述第三区材料层和第二区材料层的工艺包括干法刻蚀工艺和湿法刻蚀工艺中的一种或多种的组合；形成所述沟道材料层的工艺包括物理气相沉积工艺(PVD)、外延生长工艺或原子层沉积工艺(ALD)。
在本实施例中，刻蚀所述第三区材料层和第二区材料层的工艺包括干法刻蚀工艺，所述干法刻蚀工艺能够形成侧壁形貌良好的沟道柱侧壁；形成所述沟道材料层的工艺包括物理气相沉积工艺(PVD)，所述物理气相沉积工艺(PVD)能够形成结构致密且厚度较厚的沟道材料层。
在本实施例中，所述图形化的掩膜层的材料包括光刻胶；形成所述图形化的掩膜层的工艺包括旋涂工艺。
在其它实施例中，所述图形化的掩膜层包括硬掩膜层和位于硬掩膜层上的光刻胶层，所述硬掩膜层的材料包括氧化硅或氮化硅。
请参考图4，在所述初始第二区II’侧壁表面和第三区III侧壁表面形成第一侧墙203。
所述第一侧墙203用于形成第一区I的掩膜结构，使得后续形成的第一区I的第一尺寸大于所述第三区III的第三尺寸，且使得后续形成的第一区I的第一尺寸大于后续形成的第二区II的第二尺寸。
所述第一侧墙203的形成方法包括：在所述第一区材料层202上、所述初始第二区II’侧壁表面以及第三区III侧壁表面和顶部表面形成侧墙材料层(未图示)；回刻蚀所述侧墙材料层，直至暴露出所述第一区材料层202表面，在所述初始第二区II’侧壁表面和第三区III侧壁表面形成第一侧墙203。
所述第一侧墙203的材料包括氧化硅、氮化硅、氮氧化硅、氮碳化硅和氮碳氧化硅中的一种或多种的组合；形成所述侧墙材料层的工艺包括化学气相沉积工艺(CVD)、原子层沉积工艺(ALD)或热处理工艺等。
在本实施例中，所述第一侧墙203的材料包括氮化硅；形成所述侧墙材料层的工艺包括原子层沉积工艺(ALD)，所述原子层沉积工艺(ALD)能够形成结构致密、膜厚均匀且厚度较薄的侧墙材料层。
请继续参考图4，以所述第一侧墙203为掩膜刻蚀所述第一区材料层202，直至暴露出所述源漏掺杂层201表面，形成所述第一区I。
刻蚀所述第一区材料层202的工艺包括干法刻蚀工艺和湿法刻蚀工艺中的一种或多种的组合。
在本实施例中，刻蚀所述第一区材料层202的工艺包括干法刻蚀工艺，所述干法刻蚀工艺能够形成侧壁形貌良好的第一区I。
在平行于衬底表面的方向，所述第一区I具有第一尺寸。所述第三区III的第三尺寸小于第一区I的第一尺寸。
所述第三尺寸小于所述第一尺寸，使得后续形成栅极结构的反应气体能够充分到达所述第二区的侧壁表面，避免所述第三区III的第三尺寸过大对所述反应气体造成阻挡，从而无法在第二区侧壁表面形成栅极结构的情况，从而提升了所述半导体结构的性能；最后，与衬底接触的第一区面积较大，则通过截面积的电流变大，使得所述接触电阻变小，同时使得散热效果较好，有利于提升所述半导体结构的性能。
此外，所述第一区I的第一尺寸较大，则与源漏掺杂层201接触的第一区I面积较大，则通过截面积的电流变大，使得所述第一区I与所述源漏掺杂层201的接触电阻变小，同时使得散热效果较好，有利于提升所述半导体结构的性能。
所述第一尺寸的范围为10纳米～40纳米。所述尺寸范围内的第一区I，能够在不影响后续形成的与源漏掺杂层201电连接的第三导电插塞的位置，以及不影响后续形成的与第一隔离层表面的栅极层电连接的第一导电插塞的位置的情况下，最大限度地增加第一区I与源漏掺杂层201的接触面积。
若所述第一区I的尺寸太大，则会影响后续形成的第三导电插塞和第一导电插塞的位置，使得半导体结构的尺寸变大，不利于半导体器件在芯片上的集成度；若所述第一区I的尺寸太小，则使得所述第一区I与衬底的接触面积较小，减小接触电阻的效果较弱。
形成第一区I之后，去除所述第一侧墙203。
去除所述第一侧墙203的工艺包括干法刻蚀工艺和湿法刻蚀工艺中的一种或多种的组合。
在本实施例中，去除所述第一侧墙203的工艺包括湿法刻蚀工艺，所述湿法刻蚀工艺能够去除干净所述第三区III侧壁和初始第二区II’侧壁表面的第一侧墙203，避免所述第一侧墙203去除不干净影响后续在第二区侧壁表面形成栅极结构的性能。
接下来，在第一区I侧壁表面形成第一隔离层；在所述第三区III侧壁表面形成第二侧墙；以所述第一隔离层和第二侧墙为掩膜，去除部分所述初始第二区II’，形成第二区。
请参考图5，在所述第一区I侧壁表面和初始第二区II’侧壁表面形成初始隔离层204。
所述初始隔离层204用作在第三区III侧壁形成第二侧墙的牺牲层，同时也为后续在第三区侧壁表面形成的第一隔离层提供材料层。
所述初始隔离层204的形成方法包括：在所述第一区I侧壁表面、初始第二区II’侧壁表面和第三区III侧壁表面形成隔离材料层(未图示)；回刻蚀所述隔离材料层，直至暴露出所述第三区III侧壁表面，在所述第一区I侧壁表面和初始第二区II’侧壁表面形成初始隔离层204。
所述初始隔离层204的材料包括氧化硅、氮化硅、氮氧化硅、氮碳化硅和氮碳氧化硅中的一种或多种的组合；形成所述隔离材料层的工艺包括化学气相沉积工艺(CVD)、原子层沉积工艺(ALD)或热处理工艺等。
在本实施例中，所述初始隔离层204的材料包括氧化硅；形成所述隔离材料层的工艺包括化学气相沉积工艺(CVD)，所述化学气相沉积工艺(CVD)能够形成结构致密且厚度较厚的隔离材料层。
请继续参考图5，在所述第三区III侧壁形成第二侧墙205。
所述第二侧墙205的形成方法包括：在所述初始隔离层204表面、第三区III侧壁表面和顶部表面形成侧墙材料层(未图示)；回刻蚀所述侧墙材料层，直至暴露出所述初始隔离层204表面，在第三区III侧壁形成第二侧墙205。
所述第二侧墙205与后续在第一区I侧壁形成的第一隔离层共同用作形成第二区的掩膜结构。
所述第二侧墙205的材料包括氧化硅、氮化硅、氮氧化硅、氮碳化硅和氮碳氧化硅中的一种或多种的组合；形成所述侧墙材料层的工艺包括化学气相沉积工艺(CVD)、原子层沉积工艺(ALD)或热处理工艺等。
在本实施例中，所述第二侧墙205的材料包括氮化硅；形成所述侧墙材料层的工艺包括原子层沉积工艺(ALD)，所述原子层沉积工艺(ALD)能够形成结构致密且厚度较薄的侧墙材料层。
请参考图6，形成第二侧墙205之后，去除初始第二区II’侧壁表面的初始隔离层204，在所述第一区I侧壁表面形成第一隔离层206。
去除初始第二区II’侧壁表面的初始隔离层204的工艺包括干法刻蚀工艺和湿法刻蚀工艺中的一种或多种的组合。
在本实施例中，去除初始第二区II’侧壁表面的初始隔离层204的工艺包括干法刻蚀工艺，所述干法刻蚀工艺能够精确控制所述初始隔离层204的去除高度，避免过刻蚀使得所述第一隔离层206的厚度太薄，使得后续形成的栅极结构与所述源漏掺杂层201的隔离效果不好发生漏电的情况。
在本实施例中，所述第一隔离层206的材料包括氧化硅。
请参考图7，以所述第一隔离层206和第二侧墙205为掩膜，去除部分所述初始第二区II’，形成第二区II。
所述第二区II具有第二尺寸，所述第二尺寸小于所述第三区III的第三尺寸，且所述第二尺寸小于所述第一区I的第一尺寸。
一方面，所述第二尺寸小于所述第一尺寸，所述第二尺寸小于所述第三尺寸，所述第二尺寸较小，使得后续在所述第二区II侧壁表面的栅极结构对所述沟道柱的控制能力增强，从而能够抑制短沟道效应的产生；另一方面，所述第三尺寸大于所述第二尺寸，使得后续在第三区III顶部表面形成第二导电插塞时，所述第二导电插塞与第三区III接触面积较大，则通过截面积的电流变大，使得所述接触电阻变小，同时使得散热效果较好，有利于提升所述半导体结构的性能，同时，也有利于提升所述第二导电插塞形成于所述第三区III顶部表面的位置精准度。
在本实施例中，所述第二尺寸的范围为5纳米～20纳米。
所述第三尺寸略大于所述第二尺寸，从而使得后续形成栅极结构的反应气体能够充分到达所述第二区II的侧壁表面，避免所述第三区III尺寸过大从而对所述反应气体造成阻挡，从而无法在所述第二区II侧壁表面形成栅极结构的情况，从而提升了所述半导体结构的性能。
去除部分所述初始第二区II’的方法包括：对所述初始第二区II’的侧壁表面进行氧化，在所述初始第二区II’的侧壁表面形成氧化层(未图示)；去除所述初始第二区II’的侧壁表面的氧化层，形成第二区II。
去除所述初始第二区II’的侧壁表面的氧化层的工艺包括干法刻蚀工艺和湿法刻蚀工艺中的一种或多种的组合。
在本实施例中，去除所述初始第二区II’的侧壁表面的氧化层的工艺包括湿法刻蚀工艺，所述湿法刻蚀工艺能够去除干净所述初始第二区II’的侧壁表面的氧化层，避免氧化层去除不干净影响后续在第二区II侧壁表面形成的栅极结构的性能。
在本实施例中，在所述初始第二区II’的侧壁表面形成氧化层之后，去除所述氧化层之前，还包括：对所述第一隔离层206进行表面处理。
所述表面处理能够使所述第一隔离层在去除所述初始第二区II’的侧壁表面的氧化层的工艺过程中，所述去除工艺能够对所述第一隔离层表面具有较大的刻蚀选择比，从而对所述第一隔离层损伤较小，使得所述第一隔离层的厚度损失较少，有利于后续形成的栅极结构与所述源漏掺杂层201之间的电隔离。
在本实施例中，对所述第一隔离层206进行表面处理的工艺包括离子注入工艺，所述注入离子包括硅离子，所述硅离子能够增加第一隔离层206与氧化层的刻蚀选择比，避免所述第一隔离层受到所述去除氧化层的工艺的损伤。
在其它实施例中，能够不对所述第一隔离层进行表面处理。
请参考图8，在第二区II侧壁表面形成栅极结构。
在本实施例中，所述栅极结构包括：栅介质层208；位于栅介质层208表面的功函数层209；位于功函数层209表面的栅极层210，所述功函数层209和栅极层210还延伸到沟道柱一侧的第一隔离层206表面。
在其它实施例中，能够不包括所述功函数层。
所述栅极结构的形成方法包括：在第一隔离层206表面、所述沟道柱顶部表面和侧壁表面形成栅极结构材料层，所述栅极结构材料层包括栅介质层材料层(未图示)、位于栅介质层材料层表面的功函数材料层(未图示)以及位于功函数材料层表面的栅极材料层(未图示)；在第一隔离层206表面和所述第二区II的侧壁表面形成牺牲层(未图示)，所述牺牲层暴露出所述第三区III侧壁表面和顶部表面的栅极材料层；去除所述牺牲层暴露出的第三区III侧壁表面和顶部表面的栅极结构材料层，在第二区II侧壁表面形成初始栅极结构；去除所述牺牲层，在所述初始栅极结构表面形成图形化的掩膜层，所述图形化的掩膜层暴露出部分所述第一隔离层206表面的栅极结构材料层；以所述图形化的掩膜层为掩膜刻蚀所述栅极结构材料层，直至暴露出所述第一隔离层206表面，形成所述栅极结构。
由于所述第三区III的第三尺寸略大于所述第二区II的第二尺寸，从而使得形成栅极结构的反应气体能够充分到达所述第二区II的侧壁表面，避免所述第三区III尺寸过大从而对所述反应气体造成阻挡，从而在所述第二区II侧壁表面形成的栅极结构有缺陷的情况，从而提升了所述半导体结构的性能。
所述栅介质层208的材料包括高K(大于3.9)介电材料，所述高K介电材料包括氧化铪或氧化铝；形成所述栅介质材料层的工艺包括原子层沉积工艺(ALD)或化学气相沉积工艺(CVD)。
在本实施例中，形成所述栅介质材料层的工艺包括原子层沉积工艺(ALD)，所述原子层沉积工艺(ALD)能够形成结构致密且厚度较薄的栅介质材料层。
所述功函数层209的材料包括P型功函数材料或N型功函数材料；所述P型功函数材料包括氮化钛或氮化钽；所述N型功函数材料包括钛铝。形成所述功函数材料层的工艺包括原子层沉积工艺(ALD)、化学气相沉积工艺(CVD)或物理气相沉积工艺(PVD)。
在本实施例中，形成所述功函数材料层的工艺包括原子层沉积工艺(ALD)，所述原子层沉积工艺(ALD)能够形成厚度较薄且结构致密的功函数材料层。
所述栅极层210的材料包括金属，所述金属包括铜、钨或铝；形成所述栅极材料层的工艺包括物理气相沉积工艺(PVD)或电镀工艺。
在本实施例中，所述栅极层210的材料包括钨；形成所述栅极材料层的工艺包括物理气相沉积工艺(PVD)。
去除所述牺牲层暴露出的第三区III侧壁表面和顶部表面的栅极结构材料层的工艺包括湿法刻蚀工艺和干法刻蚀工艺中的一种或多种的组合；以所述图形化的掩膜层为掩膜刻蚀所述栅极结构材料层的工艺包括湿法刻蚀工艺和干法刻蚀工艺中的一种或多种的组合。
在本实施例中，去除所述牺牲层暴露出的第三区III侧壁表面和顶部表面的栅极结构材料层的工艺包括各向同性干法刻蚀工艺，所述各向同性干法刻蚀工艺能够去除干净所述第三区III顶部表面和侧壁表面的功函数材料层和栅极材料层，避免后续在第三区顶部表面形成的导电插塞与所述功函数材料层和栅极材料层发生短接，从而影响所述半导体结构性能的情况；以所述图形化的掩膜层为掩膜刻蚀所述栅极结构材料层的工艺包括各向异性干法刻蚀工艺，所述各向异性干法刻蚀工艺能够形成侧壁形貌良好的栅极结构。
在本实施例中，所述牺牲层的材料包括含碳有机物或含硅有机物；去除所述牺牲层的工艺包括氧化工艺。
请参考图9，在衬底表面形成介质层220，所述沟道柱和栅极结构位于所述介质层220内；在所述介质层220内形成第一导电插塞211、第二导电插塞212和第三导电插塞213，所述第一导电插塞211与所述第一隔离层206表面的栅极层210电连接，所述第二导电插塞212与所述第三区III顶部电连接，所述第三导电插塞213与所述源漏掺杂层201电连接。
所述介质层220的形成方法包括：在所述衬底上形成介质材料层(未图示)，所述介质材料层覆盖所述沟道柱顶部表面；平坦化所述介质材料层，形成所述介质层220。
所述介质层220的材料包括氧化硅、氮化硅、氮氧化硅或氮碳化硅；形成所述介质材料层的工艺包括化学气相沉积工艺(CVD)或原子层沉积工艺(ALD)。
在本实施例中，所述介质层220的材料包括氧化硅；形成所述介质材料层的工艺包括化学气相沉积工艺(CVD)，所述化学气相沉积工艺(CVD)能够快速形成厚度较厚且结构致密的介质材料层。
所述第一导电插塞211、第二导电插塞212和第三导电插塞213的材料包括金属，所述金属包括铜、钨、铝和氮化钛中的一种或多种的组合。
所述第一导电插塞211、第二导电插塞212和第三导电插塞213的形成方法包括：在所述介质层220内形成第一开口(未图示)、第二开口(未图示)和第三开口(未图示)，所述第一开口暴露出所述第一隔离层206表面的栅极层210表面，所述第二开口暴露出所述第三区III顶部表面，所述第三开口暴露出所述源漏掺杂层201表面；在所述第一开口、第二开口和第三开口内形成插塞材料层(未图示)；平坦化所述插塞材料层，直至暴露出所述介质层220表面，在第一开口内形成第一导电插塞211，在第二开口内形成第二导电插塞212，在第三开口内形成第三导电插塞213。
所述第三区III的第三尺寸相较于第二区的第二尺寸较大，从而在第三区III顶部表面形成的第二导电插塞212，所述第二导电插塞212与第三区III接触面积较大，则通过截面积的电流变大，使得所述接触电阻变小，同时使得散热效果较好，有利于提升所述半导体结构的性能，同时，也提升了所述第二导电插塞212形成于所述第三区III顶部表面的位置精准度。
至此，所述方法形成的半导体结构，性能得到了提升。
相应的，本发明实施例还提供一种半导体结构，请继续参考图9，包括：
衬底；
位于衬底上的沟道柱，所述沟道柱包括第一区I、位于第一区I上的第二区II以及位于第二区II上的第三区III，在平行于衬底表面的方向上，所述第一区I具有第一尺寸，所述第二区II具有第二尺寸，所述第三区III具有第三尺寸，所述第三尺寸小于第一尺寸，所述第二尺寸小于第一尺寸且所述第二尺寸小于第三尺寸；
位于第二区II侧壁表面的栅极结构。
在本实施例中，所述第一尺寸的范围为10纳米～40纳米；所述第二尺寸的范围为5纳米～20纳米；所述第三尺寸的范围为8纳米～30纳米。
在本实施例中，还包括：位于第一区I侧壁表面的第一隔离层206，所述栅极结构位于所述第一隔离层206表面。
在本实施例中，所述衬底包括基底200和位于基底200上的源漏掺杂层201。
在本实施例中，还包括：位于所述衬底上的介质层220，所述沟道柱和栅极结构位于所述介质层220内；位于介质层内的第一导电插塞211、第二导电插塞212和第三导电插塞213，所述第一导电插塞211与所述第一隔离层206表面的栅极层210电连接，所述第二导电插塞212与所述沟道柱顶部电连接，所述第三导电插塞213与所述源漏掺杂层201电连接。
在本实施例中，所述栅极结构包括：栅介质层208、位于栅介质层208表面的功函数层209以及位于功函数层209表面的栅极层210，所述功函数层209和栅极层210还延伸到沟道柱一侧的衬底表面。
在其它实施例中，能够不包括所述功函数层。
所述半导体结构，所述沟道柱包括第一区I、位于第一区I上的第二区II以及位于第二区II上的第三区III，所述第三区III的第三尺寸小于所述第一区的第一尺寸，所述第二区II的第二尺寸小于所述第一区I的第一尺寸且所述第二区II的第二尺寸小于所述第三区III的第三尺寸。一方面，所述第二尺寸小于所述第一尺寸，所述第二尺寸小于所述第三尺寸，所述第二尺寸较小，使得位于所述第二区II侧壁表面的栅极结构对所述沟道柱的控制能力增强，从而能够抑制短沟道效应的产生；另一方面，所述第三尺寸大于所述第二尺寸，使得在第三区III顶部表面形成第二导电插塞212时，所述第二导电插塞212与第三区III接触面积较大，则通过截面积的电流变大，使得所述接触电阻变小，同时使得散热效果较好，有利于提升所述半导体结构的性能，同时，也有利于提升所述第二导电插塞212形成于所述第三区III顶部表面的位置精准度；再一方面，所述第三尺寸小于所述第一尺寸，使得形成所述栅极结构的反应气体能够充分到达所述第二区II的侧壁表面，避免所述第三区III尺寸过大从而对所述反应气体造成阻挡，从而无法在所述第二区II侧壁表面形成栅极结构的情况，从而提升了所述半导体结构的性能；最后，与衬底接触的第一区I面积较大，则通过截面积的电流变大，使得所述接触电阻变小，同时使得散热效果较好，有利于提升所述半导体结构的性能。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (17)

1.一种半导体结构，其特征在于，包括：
衬底；
位于衬底上的沟道柱，所述沟道柱包括第一区、位于第一区上的第二区以及位于第二区上的第三区，在平行于衬底表面的方向上，所述第一区具有第一尺寸，所述第二区具有第二尺寸，所述第三区具有第三尺寸，所述第三尺寸小于第一尺寸，所述第二尺寸小于第一尺寸且所述第二尺寸小于第三尺寸，所述第一区的材料、所述第二区的材料和所述第三区的材料相同，所述第一区的材料、所述第二区的材料和所述第三区的材料包括硅；
位于第二区侧壁表面的栅极结构。
2.如权利要求1所述的半导体结构，其特征在于，所述第一尺寸的范围为10纳米～40纳米；所述第二尺寸的范围为5纳米～20纳米；所述第三尺寸的范围为8纳米～30纳米。
3.如权利要求1所述的半导体结构，其特征在于，还包括：位于第一区侧壁表面的第一隔离层，所述栅极结构位于所述第一隔离层表面。
4.如权利要求1所述的半导体结构，其特征在于，所述衬底包括基底和位于基底上的源漏掺杂层。
5.如权利要求4所述的半导体结构，其特征在于，还包括：位于所述衬底上的介质层，所述沟道柱和栅极结构位于所述介质层内；位于介质层内的第一导电插塞、第二导电插塞和第三导电插塞，所述第一导电插塞与所述栅极结构电连接，所述第二导电插塞与所述沟道柱顶部电连接，所述第三导电插塞与所述源漏掺杂层电连接。
6.如权利要求1所述的半导体结构，其特征在于，所述栅极结构包括：栅介质层；位于栅介质层表面的栅极层，所述栅极层还延伸到沟道柱一侧的衬底表面。
7.如权利要求6所述的半导体结构，其特征在于，所述栅极结构还包括：位于栅介质层表面的功函数层，所述栅极层位于所述功函数层表面。
8.一种半导体结构的形成方法，其特征在于，包括：
提供衬底；
在衬底上形成沟道柱，所述沟道柱包括第一区、位于第一区上的第二区以及位于第二区上的第三区，在平行于衬底表面的方向上，所述第一区具有第一尺寸，所述第二区具有第二尺寸，所述第三区具有第三尺寸，所述第三尺寸小于第一尺寸，所述第二尺寸小于第一尺寸且所述第二尺寸小于第三尺寸，所述第一区的材料、所述第二区的材料和所述第三区的材料相同，所述第一区的材料、所述第二区的材料和所述第三区的材料包括硅；
在第二区侧壁表面形成栅极结构。
9.如权利要求8所述的半导体结构的形成方法，其特征在于，所述第一尺寸的范围为10纳米～40纳米；所述第二尺寸的范围为5纳米～20纳米；所述第三尺寸的范围为8纳米～30纳米。
10.如权利要求8所述的半导体结构的形成方法，其特征在于，所述沟道柱的形成方法包括：在所述衬底上形成沟道材料层，所述沟道材料层包括第一区材料层、位于第一区材料层上的第二区材料层以及位于第二区材料层上的第三区材料层；在所述沟道材料层表面形成图形化的掩膜层；以所述图形化的掩膜层为掩膜刻蚀所述第三区材料层和第二区材料层，直至暴露出所述第一区材料层表面，形成第三区和初始第二区；在所述初始第二区侧壁表面和第三区侧壁表面形成第一侧墙；以所述第一侧墙为掩膜刻蚀所述第一区材料层，直至暴露出所述衬底表面，形成所述第一区；在第一区侧壁表面形成第一隔离层；在所述第三区侧壁表面形成第二侧墙；以所述第一隔离层和第二侧墙为掩膜，去除部分所述初始第二区，形成所述第二区。
11.如权利要求10所述的半导体结构的形成方法，其特征在于，所述第一隔离层和第二侧墙的形成方法包括：在所述第一区侧壁表面、初始第二区侧壁表面和第三区侧壁表面形成隔离材料层；回刻蚀所述隔离材料层，直至暴露出所述第三区侧壁表面，形成初始隔离层；在所述初始隔离层表面、第三区侧壁表面和顶部表面形成侧墙材料层；回刻蚀所述侧墙材料层，直至暴露出所述初始隔离层表面，在第三区侧壁形成第二侧墙；去除初始第二区侧壁表面的初始隔离层，在所述第一区侧壁表面形成第一隔离层。
12.如权利要求10所述的半导体结构的形成方法，其特征在于，所述第一侧墙的材料包括氧化硅、氮化硅、氮氧化硅、氮碳化硅和氮碳氧化硅中的一种或多种的组合。
13.如权利要求10所述的半导体结构的形成方法，其特征在于，所述第二侧墙的材料包括氧化硅、氮化硅、氮氧化硅、氮碳化硅和氮碳氧化硅中的一种或多种的组合。
14.如权利要求8所述的半导体结构的形成方法，其特征在于，所述栅极结构包括：栅介质层；位于栅介质层表面的栅极层，所述栅极层还延伸到沟道柱一侧的衬底表面。
15.如权利要求14所述的半导体结构的形成方法，其特征在于，所述栅极结构还包括：位于栅介质层表面的功函数层，所述栅极层位于所述功函数层表面。
16.如权利要求8所述的半导体结构的形成方法，其特征在于，所述衬底包括基底和位于基底上的源漏掺杂层。
17.如权利要求16所述的半导体结构的形成方法，其特征在于，还包括：在衬底表面形成介质层，所述沟道柱和栅极结构位于所述介质层内；在所述介质层内形成第一导电插塞、第二导电插塞和第三导电插塞，所述第一导电插塞与所述栅极结构电连接，所述第二导电插塞与所述沟道柱顶部电连接，所述第三导电插塞与所述源漏掺杂层电连接。
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