CN117438427A - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，方法包括：提供基底，包括衬底以及凸立于衬底的鳍部，鳍部沿第一方向延伸、且沿第二方向平行排列，基底上形成有横跨鳍部的栅极结构，栅极结构覆盖鳍部的部分顶部和部分侧壁，栅极结构沿第二方向延伸、且沿第一方向平行排列，栅极结构两侧的鳍部中形成有源漏掺杂层；形成沿第一方向延伸且贯穿相邻鳍部之间的栅极结构的栅极隔断开口，栅极隔断开口沿第二方向分割栅极结构，沿第一方向，贯穿相邻栅极结构的栅极隔断开口相间隔；在栅极隔断开口中形成栅极隔断结构；在沿第一方向相间隔的栅极隔断结构之间形成源漏互连插塞，源漏互连插塞沿第二方向延伸覆盖相邻源漏掺杂层。本发明有利于保障半导体结构的工作性能。

Description

半导体结构及其形成方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高集成度的方向发展。晶体管作为基本半导体器件之一目前正被广泛应用。所以随着半导体器件密度和集成度的提高，晶体管的栅极尺寸也越来越短，传统平面晶体管对沟道电流的控制能力变弱，出现短沟道效应，引起漏电流增大，最终影响半导器件的电学性能。
为了更好的适应特征尺寸的减小，半导体工艺逐渐开始从平面MOSFET向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(FinFET)。且目前形成栅极的工艺过程中，通常采用栅极切断(Gate Cut)技术对条状栅极进行切断，切断后的栅极与不同的晶体管相对应，可以提高晶体管的集成度。此外，多个栅极沿着延伸方向排列成一列时，通过栅极切断技术，能够高精度地缩小栅极切断后，断开的栅极间的对接方向的间距(GateCut CD)。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，保障半导体结构的工作性能。
为解决上述问题，本发明实施例提供一种半导体结构，包括：基底，包括衬底以及凸立于衬底的鳍部，鳍部沿第一方向延伸、且沿第二方向平行排列，第一方向垂直于第二方向；栅极结构，位于衬底上且横跨鳍部，栅极结构覆盖鳍部的部分顶部和部分侧壁，栅极结构沿第二方向延伸、且沿第一方向平行排列；栅极隔断结构，沿第一方向延伸且贯穿相邻鳍部之间的栅极结构，栅极隔断结构沿第二方向分割栅极结构，沿第一方向，贯穿相邻栅极结构的栅极隔断结构相间隔；源漏掺杂层，位于栅极结构两侧的鳍部中；源漏互连插塞，位于相间隔的栅极隔断结构之间，且沿第二方向延伸覆盖相邻源漏掺杂层。
相应的，本发明实施例还提供一种半导体结构的形成方法，包括：提供基底，包括衬底以及凸立于衬底的鳍部，鳍部沿第一方向延伸、且沿第二方向平行排列，基底上形成有横跨鳍部的栅极结构，栅极结构覆盖鳍部的部分顶部和部分侧壁，栅极结构沿第二方向延伸、且沿第一方向平行排列，栅极结构两侧的鳍部中形成有源漏掺杂层，第一方向垂直于第二方向；形成沿第一方向延伸且贯穿相邻鳍部之间的栅极结构的栅极隔断开口，栅极隔断开口沿第二方向分割栅极结构，沿第一方向，贯穿相邻栅极结构的栅极隔断开口相间隔；在栅极隔断开口中形成栅极隔断结构；在沿第一方向相间隔的栅极隔断结构之间形成源漏互连插塞，源漏互连插塞沿第二方向延伸覆盖相邻源漏掺杂层。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例提供的半导体结构中，栅极隔断结构沿第一方向延伸且贯穿相邻鳍部之间的栅极结构，栅极隔断结构沿第二方向分割栅极结构，沿第一方向，贯穿相邻栅极结构的栅极隔断结构相间隔，源漏互连插塞位于相间隔的栅极隔断结构之间，且沿第二方向延伸覆盖相邻源漏掺杂层；本发明实施例中，沿第一方向，贯穿相邻栅极结构的栅极隔断结构相间隔，为源漏互连插塞的形成留有空间，源漏互连插塞位于相间隔的栅极隔断结构之间，减小栅极隔断结构对源漏互连插塞的形成的影响，有利于形成将沿第二方向相邻的源漏掺杂层较好的互连的源漏互连插塞，从而有利于保障半导体结构的工作性能。
本发明实施例提供的形成方法中，形成沿第一方向延伸且贯穿相邻鳍部之间的栅极结构的栅极隔断开口，栅极隔断开口沿第二方向分割栅极结构，沿第一方向，贯穿相邻栅极结构的栅极隔断开口相间隔，在栅极隔断开口中形成栅极隔断结构，在沿第一方向相间隔的栅极隔断结构之间形成源漏互连插塞，源漏互连插塞沿第二方向延伸覆盖相邻源漏掺杂层；本发明实施例中，沿第一方向，贯穿相邻栅极结构的栅极隔断结构相间隔，为源漏互连插塞的形成留有空间，源漏互连插塞形成于相间隔的栅极隔断结构之间，减小了栅极隔断结构对源漏互连插塞的形成的影响，有利于形成将沿第二方向相邻的源漏掺杂层较好的互连的源漏互连插塞，从而有利于保障半导体结构的工作性能。
可选方案中，以第二掩膜层为掩膜图形化第一掩膜层，形成沿第一方向延伸的多个第一开口，位于第二掩膜层两侧的第一开口通过第二掩膜层底部的第一掩膜层相隔开，沿第一开口图形化栅极结构和第一介质层，形成栅极隔断开口；本发明实施例中，采用第二掩膜层作为隔断，有利于避免采用一张光罩直接图形化形成的相间隔的栅极隔断开口相连通的情况，同时有利于避免采用多个光罩形成相间隔的栅极隔断开口时，工艺窗口较小而导致图形化偏差的情况，因此，本发明实施例实现了采用一张光罩即可形成相间隔的栅极隔断开口，有利于实现较大的工艺窗口，且节约光罩，节约工艺成本。
附图说明
图1至图12是一种半导体结构的形成方法中各步骤对应的结构示意图；
图13至图15是本发明半导体结构一实施例对应的结构示意图；
图16至图38是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
目前半导体结构的性能有待提高。现结合一种半导体结构的形成方法分析其性能有待提高的原因。
图1至图12是一种半导体结构的形成方法中各步骤对应的结构示意图。
结合参考图1至图3，图1为俯视图，图2为图1沿AA方向的剖视图，图3为图1沿BB方向的剖视图，提供基底(未标示)，包括衬底10以及凸立于衬底10的鳍部12，鳍部12沿第一方向(如图1中Y方向所示)延伸、且沿第二方向(如图1中X方向所示)平行排列，基底上形成有横跨鳍部12的栅极结构20，栅极结构20覆盖鳍部12的部分顶部和部分侧壁，栅极结构20沿第二方向延伸、且沿第一方向平行排列，栅极结构20两侧的鳍部10中形成有源漏掺杂层(如图12中13所示)，栅极结构20上形成有掩膜层30，掩膜层30中形成有掩膜开口31，掩膜开口31沿第一方向延伸露出多个栅极结构20顶部，第一方向垂直于第二方向。
需要说明的是，为了图示清晰，图1未示出掩膜层30。
结合参考图4至图6，图4为俯视图，图5为图4沿AA方向的剖视图，图6为图4沿BB方向的剖视图，沿掩膜开口31刻蚀栅极结构20，形成沿第一方向贯穿相邻鳍部12之间的栅极结构20的栅极隔断开口21。
结合参考图7至图9，图7为俯视图，图8为图7沿AA方向的剖视图，图9为图7沿BB方向的剖视图，在栅极隔断开口21中形成栅极隔断结构22。
结合参考图10至图12，图10为俯视图，图11为图10沿AA方向的剖视图，图12为图10沿BB方向的剖视图，在沿第一方向相间隔的栅极隔断结构22之间形成源漏互连插塞50，源漏互连插塞50沿第二方向延伸覆盖相邻源漏掺杂层13。
源漏互连插塞50横跨栅极隔断结构22，栅极隔断结构22对源漏互连插塞50的形成造成影响，栅极隔断结构22上方用于形成源漏互连插塞50的空间较小，容易在此处形成的源漏互连插塞50具有缺陷(如图12中虚线圈所示)，而且还容易导致沿第二方向位于栅极隔断结构22两侧的源漏互连插塞50接触不良，难以将沿第二方向相邻的源漏掺杂层13较好的互连，从而影响半导体结构的工作性能。
为了解决所述技术问题，本发明实施例提供一种半导体结构，本发明实施例提供的半导体结构中，栅极隔断结构沿第一方向延伸且贯穿相邻鳍部之间的栅极结构，栅极隔断结构沿第二方向分割栅极结构，沿第一方向，贯穿相邻栅极结构的栅极隔断结构相间隔，源漏互连插塞位于相间隔的栅极隔断结构之间，且沿第二方向延伸覆盖相邻源漏掺杂层；本发明实施例中，沿第一方向，贯穿相邻栅极结构的栅极隔断结构相间隔，为源漏互连插塞的形成留有空间，源漏互连插塞位于相间隔的栅极隔断结构之间，减小栅极隔断结构对源漏互连插塞的形成的影响，有利于形成将沿第二方向相邻的源漏掺杂层较好的互连的源漏互连插塞，从而有利于保障半导体结构的工作性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图13至图15是本发明半导体结构一实施例对应的结构示意图。
结合参考图13至图15，图13为俯视图，图14为图13沿AA方向的剖视图，图15为图13沿CC方向的剖视图，半导体结构包括：基底(未标示)，包括衬底101以及凸立于衬底101的鳍部(未示出)，鳍部沿第一方向(如图13中Y方向所示)延伸、且沿第二方向(如图13中X方向所示)平行排列，第一方向垂直于第二方向；栅极结构201，位于衬底101上且横跨鳍部，栅极结构201覆盖鳍部的部分顶部和部分侧壁，栅极结构201沿第二方向延伸、且沿第一方向平行排列；栅极隔断结构221，沿第一方向延伸且贯穿相邻鳍部之间的栅极结构221，栅极隔断结构221沿第二方向分割栅极结构201，沿第一方向，贯穿相邻栅极结构201的栅极隔断结构221相间隔；源漏掺杂层131，位于栅极结构201两侧的鳍部中；源漏互连插塞501，位于相间隔的栅极隔断结构221之间，且沿第二方向延伸覆盖相邻源漏掺杂层131。
基底为半导体结构的形成工艺提供工艺操作基础。其中，半导体结构包括鳍式场效应晶体管(FinFET)或全包围栅极(gate-all-around，GAA)晶体管。
本实施例以半导体结构为鳍式场效应晶体管为例进行说明。
本实施例中，衬底101的材料为硅，在其他实施例中，衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。衬底的材料可以是适宜于工艺需要或易于集成的材料。
鳍部用于提供鳍式场效应晶体管的沟道。本实施例中，鳍部的材料包括硅、锗、锗化硅或Ⅲ-Ⅴ族半导体材料。
栅极结构201用于控制晶体管的沟道的开启和关断。本实施例中，栅极结构201包括栅介质层以及位于栅介质层上的栅电极层。
栅介质层用于隔离栅极结构201与鳍部。栅介质层的材料包括HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al2O3、SiO2和La2O3中的一种或多种。本实施例中，栅介质层包括高k栅介质层，高k栅介质层的材料包括高k介质材料。其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。具体地，高k栅介质层的材料包括HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al2O3等。需要说明的是，栅介质层还可以包括栅氧化层，栅氧化层位于高k栅介质层和鳍部之间。具体地，栅氧化层的材料可以为氧化硅。
本实施例中，栅电极层的材料TiN、TaN、Ta、Ti、TiAl、W、Al、TiSiN和TiAlC中的一种或多种。
本实施例中，栅极结构201为金属栅极结构。因此，栅电极层包括功函数层(未标示)、以及位于功函数层上的电极层(未标示)。其中，功函数层用于调节晶体管的阈值电压，电极层用于将金属栅极结构的电性引出。
在另一些实施例中，根据工艺需求，栅极结构也可以为多晶硅栅结构。
栅极隔断结构221用于实现栅极结构201之间的相互绝缘。
本实施例中，沿第一方向，贯穿相邻栅极结构201的栅极隔断结构221相间隔，为源漏互连插塞501的形成留有空间，源漏互连插塞501位于相间隔的栅极隔断结构221之间，减小栅极隔断结构221对源漏互连插塞501的形成的影响，有利于形成将沿第二方向相邻的源漏掺杂层131较好的互连的源漏互连插塞501，从而有利于保障半导体结构的工作性能。
本实施例中，栅极隔断结构221的材料包括氮化硅、碳化硅或碳氮化硅。氮化硅、碳化硅或碳氮化硅的硬度较大、致密性较好、且绝缘性较好，使得栅极隔断结构201的隔离性能得到保障。
需要说明的是，沿第一方向，贯穿相邻栅极结构201的相间隔的栅极隔断结构221之间的间距d不宜过大，也不宜过小。如果沿第一方向，贯穿相邻栅极结构201的相间隔的栅极隔断结构221之间的间距d过大，则容易导致栅极隔断结构221端部至被隔断的栅极结构201之间的间距过小，从而容易影响栅极隔断结构221对栅极结构201的隔断效果，影响半导体结构的性能；如果沿第一方向，贯穿相邻栅极结构201的相间隔的栅极隔断结构221之间的间距d过小，则相间隔的栅极隔断结构221之间用于形成源漏互连插塞501的空间过小，容易影响源漏互连插塞501的形成，且形成于相间隔的栅极隔断结构221之间的源漏互连插塞501容易产生缺陷，从而容易导致沿第二方向位于栅极隔断结构221两侧的源漏互连插塞501难以较好的接触，难以将沿第二方向相邻的源漏掺杂层131较好的互连，进而影响半导体结构的工作性能。为此，本实施例中，贯穿相邻栅极结构201的相间隔的栅极隔断结构221之间的间距d为相邻栅极结构201之间间距的0.4倍至0.6倍。
源漏掺杂层131用于作为鳍式场效应晶体管的源区或漏区。具体地，源漏掺杂层131的掺杂类型与相对应的晶体管的沟道导电类型相同。
源漏互连插塞501用于实现源漏掺杂层131之间的电性互连，还用于将源漏掺杂层131的电性引出。
本实施例中，源漏互连插塞501的材料为钨。在其他实施例中，源漏互连插塞的材料还可以为钴或钌。
本实施例中，半导体结构还包括：第一介质层301，位于基底上，且覆盖栅极结构201侧壁、栅极隔断结构221侧壁、以及源漏掺杂层131。
第一介质层111用于相邻器件之间起到隔离作用，第一介质层111还用于为形成栅极结构201和栅极隔断结构221提供工艺基础。
第一介质层111的材料为绝缘材料，包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。
本实施例中，半导体结构还包括：第二介质层121，覆盖第一介质层301、栅极结构201顶部、以及栅极隔断结构221顶部。
第二介质层121用于相邻源漏互连插塞501之间起到隔离作用，还用于作为形成源漏互连插塞501提供工艺基础。
相应的，本实施例中，源漏互连插塞501贯穿相间隔的栅极隔断结构221之间的第一介质层111和第二介质层121。
图16至图38是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
结合参考图16至图18，图16为俯视图，图17为图16沿AA方向的剖视图，图18为图16沿BB方向的剖视图，提供基底(未标示)，包括衬底100以及凸立于衬底100的鳍部120，鳍部120沿第一方向(如图16中Y方向所示)延伸、且沿第二方向(如图16中X方向所示)平行排列，基底上形成有横跨鳍部120的栅极结构200，栅极结构200覆盖鳍部120的部分顶部和部分侧壁，栅极结构200沿第二方向延伸、且沿第一方向平行排列，栅极结构200两侧的鳍部120中形成有源漏掺杂层(如图38中130所示)，第一方向垂直于第二方向。
基底为半导体结构的形成工艺提供工艺操作基础。其中，半导体结构包括鳍式场效应晶体管和全包围栅极晶体管。本实施例以半导体结构为鳍式场效应晶体管为例进行说明。
本实施例中，衬底100的材料为硅，在其他实施例中，衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。衬底的材料可以是适宜于工艺需要或易于集成的材料。
鳍部用于提供鳍式场效应晶体管的沟道。本实施例中，鳍部的材料包括硅、锗、锗化硅或Ⅲ-Ⅴ族半导体材料。
栅极结构200用于控制晶体管的沟道的开启和关断。本实施例中，栅极结构200包括栅介质层以及位于栅介质层上的栅电极层。
栅介质层用于隔离栅极结构200与鳍部。栅介质层的材料包括HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al2O3、SiO2和La2O3中的一种或多种。本实施例中，栅介质层包括高k栅介质层，高k栅介质层的材料包括高k介质材料。其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。具体地，高k栅介质层的材料包括HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al2O3等。需要说明的是，栅介质层还可以包括栅氧化层，栅氧化层位于高k栅介质层和鳍部之间。具体地，栅氧化层的材料可以为氧化硅。
本实施例中，栅电极层的材料TiN、TaN、Ta、Ti、TiAl、W、Al、TiSiN和TiAlC中的一种或多种。
本实施例中，栅极结构200为金属栅极结构。因此，栅电极层包括功函数层(未标示)、以及位于功函数层上的电极层(未标示)。其中，功函数层用于调节晶体管的阈值电压，电极层用于将金属栅极结构的电性引出。
在另一些实施例中，根据工艺需求，栅极结构也可以为多晶硅栅结构。
源漏掺杂层用于作为鳍式场效应晶体管的源区或漏区。具体地，源漏掺杂层的掺杂类型与相对应的晶体管的沟道导电类型相同。
本实施例中，基底上还形成有第一介质层110，第一介质层110覆盖栅极结构200的侧壁和源漏掺杂层。
第一介质层110用于相邻器件之间起到隔离作用，第一介质层110还用于为形成栅极结构200以及后续形成栅极隔断结构提供工艺基础。
第一介质层110的材料为绝缘材料，包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。
结合参考图17至图32，形成沿第一方向延伸且贯穿相邻鳍部120之间的栅极结构200的栅极隔断开口210，栅极隔断开口210沿第二方向分割栅极结构200，沿第一方向，贯穿相邻栅极结构200的栅极隔断开口210相间隔。
栅极隔断开口210用于为后续形成栅极隔断结构提供空间位置。
需要说明的是，沿第一方向，贯穿相邻栅极结构200的相间隔的栅极隔断开口210之间的间距d不宜过大，也不宜过小。如果沿第一方向，贯穿相邻栅极结构200的相间隔的栅极隔断开口210之间的间距d过大，则容易导致后续形成的栅极隔断结构端部至被隔断的栅极结构200之间的间距过小，从而容易影响栅极隔断结构对栅极结构200的隔断效果，影响半导体结构的性能；如果沿第一方向，贯穿相邻栅极结构200的相间隔的栅极隔断开口210之间的间距d过小，则相间隔的栅极隔断开口210之间用于后续形成源漏互连插塞的空间过小，容易影响源漏互连插塞的形成，且形成于相间隔的栅极隔断开口210之间的源漏互连插塞容易产生缺陷，从而容易导致沿第二方向位于栅极隔断开口210两侧的源漏互连插塞难以较好的接触，难以将沿第二方向相邻的源漏掺杂层130较好的互连，进而影响半导体结构的工作性能。为此，本实施例中，贯穿相邻栅极结构200的相间隔的栅极隔断开口210之间的间距d为相邻栅极结构200之间间距的0.4倍至0.6倍。
具体地，本实施例中，形成栅极隔断开口210的步骤中，栅极隔断开口210位于第一介质层110中。
本实施例中，形成栅极隔断开口210的步骤包括：结合参考图17和图18，形成覆盖所第一介质层110和栅极结构200顶部的第一掩膜层300。
第一掩膜层300用于作为形成栅极隔断开口210的刻蚀掩膜。
具体地，第一掩膜层300的材料包括氮化硅，即第一掩膜层300为单层结构。在其他实施例中，第一掩膜层的材料包括氧化硅和氮化硅，即第一掩膜层可以为叠层结构，包括氮化硅层以及覆盖氮化硅层的氧化硅层。
结合参考图19至图26，在第一掩膜层300上形成沿第二方向延伸的第二掩膜层410，第二掩膜层410位于相邻栅极结构200之间的第一介质层110上方，第二掩膜层410还位于相邻栅极结构200之间的相邻源漏掺杂层之间的第一介质层110上方。
第二掩膜层410用于作为图形化第一掩膜层300的刻蚀掩膜，还用于与第一掩膜层300一同作为形成栅极隔断开口210的刻蚀掩膜。
需要说明的是，第二掩膜层410的厚度不宜过大，也不宜过小。如果第二掩膜层410的厚度过大，由于第二掩膜层410较窄，则容易导致第二掩膜层410的形成不稳定，甚至导致坍塌的风险，从而影响半导体结构的工艺制程；如果第二掩膜层410的厚度过小，则后续以第二掩膜层410作为图形化第一掩膜层300的刻蚀掩膜的步骤中，第二掩膜层410容易受到损伤而难以较好地作为刻蚀掩膜，从而难以获得较好的图形转换，影响半导体结构的工艺制程。为此，本实施例中，第二掩膜层410的厚度为至/>
具体地，本实施例中，在第一掩膜层300上形成沿第二方向延伸的第二掩膜层410的步骤包括：结合参考图19和图20，图19为图17对应的剖视图，图20为图18对应的剖视图，形成覆盖第一掩膜层300的掩膜材料层400。
掩膜材料层400用于形成第二掩膜层410。
本实施例中，掩膜材料层400的材料包括硅。
后续通过对部分掩膜材料层400进行离子注入获得与掩膜材料层400具有刻蚀选择比的第二掩膜层410，因此，第二掩膜层410采用硅材料，易于通过离子注入改变材料的耐刻蚀度，获得满足需求的第二掩膜层410。
结合参考图21至图23，图21为俯视图，图22为图21沿AA方向的剖视图，图23为图21沿BB方向的剖视图，在掩膜材料层400上形成遮挡层220，遮挡层220形成有露出掩膜材料层400顶部的第二开口230，第二开口230沿第二方向延伸，且位于相邻栅极结构200之间的第一介质层110上方，第二开口230还位于相邻栅极结构200之间的相邻源漏掺杂层之间的第一介质层110上方。
遮挡层220用于在后续进行离子注入时保护掩膜材料层400，后续通过第二开口230进行离子注入。
本实施例中，遮挡层220为叠层结构，包括平坦化层、位于平坦化层上的抗反射涂层、以及位于抗反射涂层上的光刻胶层。本实施例中，平坦化层的材料为旋涂碳(spin oncarbon，SOC)材料。旋涂碳通过旋涂工艺所形成，工艺成本较低；而且，通过采用旋涂碳，有利于提高平坦化层的顶面平整度，从而为第二开口230的形成提供良好的界面。本实施例中，抗反射涂层的材料为Si-ARC(含硅的抗反射涂层)材料。
继续结合参考图21至图23，通过第二开口230对掩膜材料层400进行离子注入，形成离子掺杂层420，离子掺杂层420与掩膜材料层400具有刻蚀选择比。
通过离子注入形成离子掺杂层420，使得离子掺杂层420与掩膜材料层400具有刻蚀选择比，使得后续能够在去除掩膜材料层400的同时，保留离子掺杂层420。
本实施例中，通过第二开口230对掩膜材料层400进行离子注入的步骤中，离子注入中注入的离子包括硼或氟化硼。
本实施例中，掩膜材料层400的材料为硅，则对硅进行硼或氟化硼的离子注入，获得掺硼或氟化硼的硅，能够与硅构成较大的刻蚀选择比。
结合参考图24至图26，图24为俯视图，图25为图24沿AA方向的剖视图，图26为图24沿BB方向的剖视图，去除离子掺杂层420周围的掩膜材料层400，保留离子掺杂层420并作为第二掩膜层410。
离子掺杂层420与周围的掩膜材料层400具有刻蚀选择比，因此能够在去除离子掺杂层420周围的掩膜材料层400的同时，保留离子掺杂层作420为第二掩膜层410。
需要说明的是，去除离子掺杂层420周围的掩膜材料层400的步骤中，对离子掺杂层420周围的掩膜材料层400和离子掺杂层420的刻蚀选择比不宜过小。如果离子掺杂层420周围的掩膜材料层400和离子掺杂层420的刻蚀选择比过小，则在去除离子掺杂层420周围的掩膜材料层400的过程中，容易对离子掺杂层420造成损伤，甚至将离子掺杂层420去除，影响后续工艺制程。为此，本实施例中，去除离子掺杂层420周围的掩膜材料层400的步骤中，对离子掺杂层420周围的掩膜材料层400和离子掺杂层420的刻蚀选择比大于或等于100。
本实施例中，采用湿法刻蚀工艺去除离子掺杂层420周围的掩膜材料层400。湿法刻蚀工艺的成本相对较低，且操作步骤简单，还能够实现较大的刻蚀选择比，有利于在去除离子掺杂层420周围的掩膜材料层400的过程中，减小对离子掺杂层420的损伤。
本实施例中，湿法刻蚀工艺的刻蚀溶液包括氨水。
采用氨水进行湿法刻蚀，能够对硅以及掺硼或氟化硼的硅构成较大的刻蚀选择比，从而有利于在去除离子掺杂层420周围的掩膜材料层400的过程中，减小对离子掺杂层420的损伤。
在本实施例中，去除离子掺杂层420周围的掩膜材料层400的同时，还去除遮挡层220。
结合参考图27至图29，图27为俯视图，图28为图27沿AA方向的剖视图，图29为图27沿BB方向的剖视图，以第二掩膜层410为掩膜图形化第一掩膜层300，形成沿第一方向延伸的多个第一开口310，位于第二掩膜层410两侧的第一开口310通过第二掩膜层410底部的第一掩膜层300相隔开。
第一开口310用于作为形成栅极隔断开口210的掩膜开口。
需要说明的是，以第二掩膜层410为掩膜图形化第一掩膜层300的步骤中，对第一掩膜层300和第二掩膜层410的刻蚀选择比不宜过小。如果对第一掩膜层300和第二掩膜层410的刻蚀选择比过小，则在以第二掩膜层410为掩膜图形化第一掩膜层300的过程中，容易损伤第二掩膜层410，从而影响以第二掩膜层410为掩膜进行图形化的图形转换精度，进而影响半导体结构的工艺制程。为此，本实施例中，以第二掩膜层410为掩膜图形化第一掩膜层300的步骤中，对第一掩膜层300和第二掩膜层410的刻蚀选择比大于或等于20。
还需要说明的是，本实施例中，以第二掩膜层410为掩膜图形化第一掩膜层300之前，还包括：在第一掩膜层300上形成第三掩膜层(未示出)，第三掩膜层中形成有沿第一方向延伸横跨第二掩膜层410的掩膜开口(未示出)，掩膜开口露出第二掩膜层410的部分顶部。以第二掩膜层410为掩膜图形化第一掩膜层300的步骤中，以第二掩膜层410和第三掩膜层共同为掩膜图形化第一掩膜层300，形成第一开口310。形成第一开口310后，还包括：去除第三掩膜层。
本实施例中，采用干法刻蚀工艺形成沿第一方向延伸的多个第一开口310。
干法刻蚀工艺具有各向异性刻蚀的特性，因此通过选取干法刻蚀工艺，刻蚀更具方向性，有利于提高第一开口310的开口尺寸精度，相应提高沿第一开口310形成的栅极隔断开口210的尺寸精度。
结合参考图30至图32，图30为俯视图，图31为图30沿AA方向的剖视图，图32为图30沿BB方向的剖视图，沿第一开口310图形化栅极结构200和第一介质层110，形成栅极隔断开口210。
位于第二掩膜层410两侧的第一开口310通过第二掩膜层410底部的第一掩膜层300相隔开，从而位于第二掩膜层410两侧的栅极隔断开口210通过第二掩膜层410底部的第一介质层110相隔开。
本实施例中，采用第二掩膜层410作为隔断，有利于避免采用一张光罩直接图形化形成的相间隔的栅极隔断开口210相连通的情况，同时有利于避免采用多个光罩形成相间隔的栅极隔断开口210时，工艺窗口较小而导致图形化偏差的情况，因此，本实施例实现了采用一张光罩即可形成相间隔的栅极隔断开口210，有利于实现较大的工艺窗口，且节约光罩，节约工艺成本。
本实施例中，采用干法刻蚀工艺形成栅极隔断开口210。
干法刻蚀工艺具有各向异性刻蚀的特性，因此通过选取干法刻蚀工艺，刻蚀更具方向性，有利于提高栅极隔断开口210的开口尺寸精度。
本实施例中，形成栅极隔断开口210后，去除第二掩膜层410；形成栅极隔断开口210后，去除第一掩膜层300，为后续形成栅极隔断结构做准备。
本实施例中，形成栅极隔断开口210后，在同一步骤中去除第一掩膜层300和第二掩膜层410。
在同一步骤中去除第一掩膜层300和第二掩膜层410，有利于简化工艺步骤，提高工艺效率。
具体地，本实施例中，采用化学机械研磨工艺，在同一步骤中去除第一掩膜层300和第二掩膜层410。
化学机械研磨工艺综合了化学研磨和机械研磨的优势，可以保障同时且高效地去除第一掩膜层300和第二掩膜层410，且获得较佳的表面。
结合参考图33至图35，图33为俯视图，图34为图33沿AA方向的剖视图，图35为图33沿BB方向的剖视图，在栅极隔断开口210中形成栅极隔断结构240。
栅极隔断结构240用于实现栅极结构200之间的相互绝缘。
本实施例中，沿第一方向，贯穿相邻栅极结构200的栅极隔断结构240相间隔，为后续源漏互连插塞的形成留有空间，源漏互连插塞形成于相间隔的栅极隔断结构240之间，减小了栅极隔断结构240对源漏互连插塞的形成的影响，有利于形成将沿第二方向相邻的源漏掺杂层较好的互连的源漏互连插塞，从而有利于保障半导体结构的工作性能。
本实施例中，栅极隔断结构240的材料包括氮化硅、碳化硅或碳氮化硅。
氮化硅、碳化硅或碳氮化硅的硬度较大、致密性较好、且绝缘性较好，使得栅极隔断结构201的隔离性能得到保障。
结合参考图36至图38，图36为俯视图，图37为图36沿AA方向的剖视图，图38为图36沿BB方向的剖视图，在沿第一方向相间隔的栅极隔断结构240之间形成源漏互连插塞500，源漏互连插塞500沿第二方向延伸覆盖相邻源漏掺杂层130。
源漏互连插塞500用于实现源漏掺杂层130之间的电性互连，还用于将源漏掺杂层130的电性引出。
本实施例中，源漏互连插塞500的材料为钨。在其他实施例中，源漏互连插塞的材料还可以为钴或钌。
具体地，在沿第一方向相间隔的栅极隔断结构240之间形成源漏互连插塞500的步骤包括：形成覆盖第一介质层110、栅极结构200顶部、以及栅极隔断结构240顶部的第二介质层140。
需要说明的是，为了视图清晰，图36未示出第二介质层140。
第二介质层140用于相邻源漏互连插塞500之间起到隔离作用，还用于作为形成源漏互连插塞500提供工艺基础。
本实施例中，去除沿第一方向相间隔的栅极隔断结构240之间的部分第一介质层110和第二介质层140，形成沿第二方向延伸的第三开口(未示出)，第三开口露出相邻源漏掺杂层130。
第三开口用于作为形成源漏互连插塞500提供空间位置。
本实施例中，在第三开口中形成源漏互连插塞500。
相应的，本实施例中，源漏互连插塞500贯穿相间隔的栅极隔断结构240之间的第一介质层110和第二介质层140。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构，其特征在于，包括：
基底，包括衬底以及凸立于所述衬底的鳍部，所述鳍部沿第一方向延伸、且沿第二方向平行排列，所述第一方向垂直于所述第二方向；
栅极结构，位于所述衬底上且横跨所述鳍部，所述栅极结构覆盖所述鳍部的部分顶部和部分侧壁，所述栅极结构沿所述第二方向延伸、且沿所述第一方向平行排列；
栅极隔断结构，沿所述第一方向延伸且贯穿相邻鳍部之间的所述栅极结构，所述栅极隔断结构分割被贯穿的所述栅极结构，沿所述第一方向，贯穿相邻所述栅极结构的栅极隔断结构相间隔；
源漏掺杂层，位于所述栅极结构两侧的鳍部中；
源漏互连插塞，位于相间隔的栅极隔断结构之间，且沿所述第二方向延伸覆盖相邻所述源漏掺杂层。
2.如权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：第一介质层，位于所述基底上，且覆盖所述栅极结构侧壁、栅极隔断结构侧壁、以及源漏掺杂层；
第二介质层，覆盖所述第一介质层、栅极结构顶部、以及栅极隔断结构顶部；
所述源漏互连插塞贯穿相间隔的栅极隔断结构之间的第一介质层和第二介质层。
3.如权利要求1所述的半导体结构，其特征在于，沿所述第一方向，贯穿相邻所述栅极结构的相间隔的栅极隔断结构之间的间距为相邻所述栅极结构之间间距的0.4倍至0.6倍。
4.如权利要求1所述的半导体结构，其特征在于，所述栅极隔断结构的材料包括氮化硅、碳化硅或碳氮化硅。
5.一种半导体结构的形成方法，其特征在于，包括：
提供基底，包括衬底以及凸立于所述衬底的鳍部，所述鳍部沿第一方向延伸、且沿第二方向平行排列，所述基底上形成有横跨所述鳍部的栅极结构，所述栅极结构覆盖所述鳍部的部分顶部和部分侧壁，所述栅极结构沿所述第二方向延伸、且沿所述第一方向平行排列，所述栅极结构两侧的鳍部中形成有源漏掺杂层，所述第一方向垂直于所述第二方向；
形成沿所述第一方向延伸且贯穿相邻鳍部之间的所述栅极结构的栅极隔断开口，所述栅极隔断开口沿所述第二方向分割所述栅极结构，沿所述第一方向，贯穿相邻所述栅极结构的栅极隔断开口相间隔；
在所述栅极隔断开口中形成栅极隔断结构；
在沿所述第一方向相间隔的栅极隔断结构之间形成源漏互连插塞，所述源漏互连插塞沿所述第二方向延伸覆盖相邻所述源漏掺杂层。
6.如权利要求5所述的半导体结构的形成方法，其特征在于，所述提供所述基底的步骤中，所述基底上还形成有第一介质层，所述第一介质层覆盖所述栅极结构的侧壁和源漏掺杂层；
形成所述栅极隔断开口的步骤中，所述栅极隔断开口位于所述第一介质层中。
7.如权利要求6所述的半导体结构的形成方法，其特征在于，形成所述栅极隔断开口的步骤包括：形成覆盖所述第一介质层和栅极结构顶部的第一掩膜层；
在所述第一掩膜层上形成沿所述第二方向延伸的第二掩膜层，所述第二掩膜层位于相邻所述栅极结构之间的第一介质层上方，所述第二掩膜层还位于相邻所述栅极结构之间的相邻源漏掺杂层之间的第一介质层上方；
以所述第二掩膜层为掩膜图形化所述第一掩膜层，形成沿所述第一方向延伸的多个第一开口，位于所述第二掩膜层两侧的所述第一开口通过所述第二掩膜层底部的第一掩膜层相隔开；
沿所述第一开口图形化所述栅极结构和第一介质层，形成所述栅极隔断开口；
形成所述栅极隔断开口后，去除所述第二掩膜层；
形成所述栅极隔断开口后，去除所述第一掩膜层。
8.如权利要求7所述的半导体结构的形成方法，其特征在于，所述第二掩膜层的厚度为至/>
9.如权利要求7所述的半导体结构的形成方法，其特征在于，所述第一掩膜层的材料包括氮化硅。
10.如权利要求7所述的半导体结构的形成方法，其特征在于，以所述第二掩膜层为掩膜图形化所述第一掩膜层的步骤中，对所述第一掩膜层和第二掩膜层的刻蚀选择比大于或等于20。
11.如权利要求7所述的半导体结构的形成方法，其特征在于，形成所述栅极隔断开口后，在同一步骤中去除所述第一掩膜层和第二掩膜层。
12.如权利要求11所述的半导体结构的形成方法，其特征在于，采用化学机械研磨工艺，在同一步骤中去除所述第一掩膜层和第二掩膜层。
13.如权利要求7所述的半导体结构的形成方法，其特征在于，在所述第一掩膜层上形成沿所述第二方向延伸的第二掩膜层的步骤包括：形成覆盖所述第一掩膜层的掩膜材料层；
在所述掩膜材料层上形成遮挡层，所述遮挡层形成有露出所述掩膜材料层顶部的第二开口，所述第二开口沿所述第二方向延伸，且位于相邻所述栅极结构之间的第一介质层上方，所述第二开口还位于相邻所述栅极结构之间的相邻源漏掺杂层之间的第一介质层上方；
通过所述第二开口对所述掩膜材料层进行离子注入，形成离子掺杂层，所述离子掺杂层与所述掩膜材料层具有刻蚀选择比；
去除所述离子掺杂层周围的掩膜材料层，保留所述离子掺杂层作为所述第二掩膜层。
14.如权利要求13所述的半导体结构的形成方法，其特征在于，所述掩膜材料层的材料包括硅。
15.如权利要求13所述的半导体结构的形成方法，其特征在于，通过所述第二开口对所述掩膜材料层进行离子注入的步骤中，所述离子注入中注入的离子包括硼或氟化硼。
16.如权利要求13所述的半导体结构的形成方法，其特征在于，去除所述离子掺杂层周围的掩膜材料层的步骤中，对所述离子掺杂层周围的掩膜材料层和所述离子掺杂层的刻蚀选择比大于或等于100。
17.如权利要求13所述的半导体结构的形成方法，其特征在于，采用湿法刻蚀工艺去除所述离子掺杂层周围的掩膜材料层。
18.如权利要求17所述的半导体结构的形成方法，其特征在于，所述湿法刻蚀工艺的刻蚀溶液包括氨水。
19.如权利要求6所述的半导体结构的形成方法，其特征在于，在沿所述第一方向相间隔的栅极隔断结构之间形成源漏互连插塞的步骤包括：形成覆盖所述第一介质层、栅极结构顶部、以及栅极隔断结构顶部的第二介质层；
去除沿所述第一方向相间隔的栅极隔断结构之间的部分第一介质层和第二介质层，形成沿所述第二方向延伸的第三开口，所述第三开口露出相邻所述源漏掺杂层；
在所述第三开口中形成所述源漏互连插塞。
20.如权利要求5所述的半导体结构的形成方法，其特征在于，沿所述第一方向，贯穿相邻所述栅极结构的相间隔的栅极隔断开口之间的间距为相邻所述栅极结构之间间距的0.4倍至0.6倍。
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