CN117637744A - 半导体结构及其形成方法 - Google Patents
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Abstract
一种半导体结构及其形成方法，结构包括：衬底；沟道结构，凸于衬底，沟道结构沿第一方向延伸且沿第二方向平行排列，第一方向垂直于第二方向；栅极结构，横跨多个沟道结构并覆盖沟道结构的部分顶部和部分侧壁，栅极结构沿第二方向延伸；源漏掺杂层，位于栅极结构两侧的沟道结构中；源漏导电层，覆盖源漏掺杂层顶表面，源漏导电层包括底部导电层、以及位于底部导电层上的顶部导电层，底部导电层沿第二方向横跨覆盖多个源漏掺杂层，源漏导电层的顶表面呈台阶形，底部导电层的顶部低于栅极结构的顶部，且顶部导电层与沿第二方向部分长度的底部导电层相接触。本发明有利于提高半导体结构的工作性能。
Description
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着集成电路的集成度越来越高，半导体工艺的技术节点也越来越小，使得相邻器件之间的距离越来越小。同一芯片上，不同晶体管之间的栅极结构之间的距离越来越小，会导致相邻栅极结构和源漏导电层之间的寄生电容值越来越大，所述寄生电容会导致栅极结构和源漏导电层之间的电容耦合上升，从而增加能量消耗并提高电阻-电容(RC)时间常数，影响芯片的运行速度，还会对芯片上的器件的可靠性产生严重的影响。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，提高半导体结构的工作性能。
为解决上述问题，本发明实施例提供一种半导体结构，包括：衬底；沟道结构，凸于所述衬底，所述沟道结构沿第一方向延伸且沿第二方向平行排列，所述第一方向垂直于所述第二方向；栅极结构，横跨多个所述沟道结构并覆盖所述沟道结构的部分顶部和部分侧壁，所述栅极结构沿所述第二方向延伸；源漏掺杂层，位于所述栅极结构两侧的沟道结构中；源漏导电层，覆盖源漏掺杂层顶表面，源漏导电层包括底部导电层、以及位于所述底部导电层上的顶部导电层，所述底部导电层沿所述第二方向横跨覆盖多个所述源漏掺杂层，源漏导电层的顶表面呈台阶形，所述底部导电层的顶部低于所述栅极结构的顶部，且所述顶部导电层与沿所述第二方向部分长度的所述底部导电层相接触。
相应的，本发明实施例还提供一种半导体结构的形成方法，包括：提供衬底，所述衬底上形成有凸于所述衬底的沟道结构，所述沟道结构沿第一方向延伸且沿第二方向平行排列，所述衬底上还形成有跨多个所述沟道结构并覆盖所述沟道结构的部分顶部和部分侧壁的栅极结构，所述栅极结构沿所述第二方向延伸，所述栅极结构两侧的沟道结构中形成有源漏掺杂层，所述第一方向垂直于所述第二方向；在所述栅极结构两侧形成源漏导电层，所述源漏导电层包括底部导电层、以及位于所述底部导电层上的顶部导电层，所述底部导电层沿所述第二方向横跨覆盖多个所述源漏掺杂层，所述底部导电层的顶部低于所述栅极结构的顶部，且所述顶部导电层与沿所述第二方向部分长度的所述底部导电层相接触。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例提供的半导体结构中，源漏导电层包括底部导电层、以及位于底部导电层上的顶部导电层，底部导电层沿第二方向横跨覆盖多个源漏掺杂层，底部导电层的顶部低于栅极结构的顶部，且顶部导电层与沿第二方向部分长度的底部导电层相接触；栅极结构横跨多个沟道结构，源漏掺杂层位于栅极结构两侧的沟道结构中，源漏导电层沿第二方向延伸横跨覆盖多个源漏掺杂层，则沿第一方向栅极结构与源漏导电层具有正对面积，而源漏导电层中，顶部导电层与沿第二方向部分长度的底部导电层相接触，则沿第一方向顶部导电层与栅极结构不完全正对，从而减小了源漏导电层与栅极结构的正对面积，在半导体结构的工作过程中，有利于降低相邻源漏导电层与栅极结构之间的寄生电容，进而提高半导体结构的工作性能。
本发明实施例提供的形成方法中，在衬底上形成源漏导电层，源漏导电层包括底部导电层、以及位于底部导电层上的顶部导电层，底部导电层沿第二方向横跨覆盖多个源漏掺杂层，底部导电层的顶部低于栅极结构的顶部，且顶部导电层与沿第二方向部分长度的底部导电层相接触；栅极结构横跨多个沟道结构，源漏掺杂层位于栅极结构两侧的沟道结构中，源漏导电层沿第二方向延伸横跨覆盖多个源漏掺杂层，则沿第一方向栅极结构与源漏导电层具有正对面积，而源漏导电层中，顶部导电层与沿第二方向部分长度的底部导电层相接触，则沿第一方向顶部导电层与栅极结构不完全正对，从而减小了源漏导电层与栅极结构的正对面积，在半导体结构的工作过程中，有利于降低相邻源漏导电层与栅极结构之间的寄生电容，进而提高半导体结构的工作性能。
附图说明
图1至图3是一种半导体结构的结构示意图；
图4至图6是本发明半导体结构一实施例的结构示意图；
图7至图14是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
目前半导体结构的工作性能有待提高。现结合一种半导体结构的形成方法分析其工作性能有待提高的原因。
图1至图3是一种半导体结构的结构示意图。
结合参考图1至图3，图1是俯视图，图2是图1沿AA方向的剖视图，图3是图1沿BB方向的剖视图，半导体结构包括：衬底10；沟道结构11，凸于衬底10，沟道结构11沿第一方向(如图1中X方向所示)延伸且沿第二方向(如图1中Y方向所示)平行排列，第一方向垂直于第二方向；栅极结构20，横跨多个沟道结构11并覆盖沟道结构11的部分顶部和部分侧壁，栅极结构20沿第二方向延伸；源漏掺杂层12，位于栅极结构20两侧的沟道结构10中；源漏导电层30，沿第二方向横跨覆盖多个源漏掺杂层12，源漏导电层30的顶部与栅极结构20的顶部齐平。
栅极结构20横跨多个沟道结构，源漏掺杂层12位于栅极结构20两侧的沟道结构11中，源漏导电层30沿第二方向延伸横跨覆盖多个源漏掺杂层12，则沿第一方向栅极结构20与源漏导电层30具有正对面积，源漏导电层30的顶部与栅极结构20的顶部齐平，则沿第一方向栅极结构20与源漏导电层30的正对面积较大，甚至沿第一方向栅极结构20与源漏导电层30完全正对，从而在半导体结构的工作过程中，容易导致相邻源漏导电层30与栅极结构20之间的寄生电容较大，进而影响半导体结构的工作性能。
为了解决所述技术问题，本发明实施例提供一种半导体结构，包括：衬底；沟道结构，凸于衬底，沟道结构沿第一方向延伸且沿第二方向平行排列，第一方向垂直于第二方向；栅极结构，横跨多个沟道结构并覆盖沟道结构的部分顶部和部分侧壁，栅极结构沿第二方向延伸；源漏掺杂层，位于栅极结构两侧的沟道结构中；源漏导电层，覆盖所述源漏掺杂层顶表面，所述源漏导电层包括底部导电层、以及位于底部导电层上的顶部导电层，底部导电层沿第二方向横跨覆盖多个源漏掺杂层，源漏导电层的顶表面呈台阶形，底部导电层的顶部低于栅极结构的顶部，且顶部导电层与沿第二方向部分长度的底部导电层相接触。
本发明实施例提供的半导体结构中，栅极结构横跨多个沟道结构，源漏掺杂层位于栅极结构两侧的沟道结构中，源漏导电层沿第二方向延伸横跨覆盖多个源漏掺杂层，则沿第一方向栅极结构与源漏导电层具有正对面积，而源漏导电层中，顶部导电层与沿第二方向部分长度的底部导电层相接触，则沿第一方向顶部导电层与栅极结构不完全正对，从而减小了源漏导电层与栅极结构的正对面积，在半导体结构的工作过程中，有利于降低相邻源漏导电层与栅极结构之间的寄生电容，进而提高半导体结构的工作性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图4至图6是本发明半导体结构一实施例的结构示意图。
结合参考图4至图6，图4是俯视图，图5是图4沿AA方向的剖视图，图6是图4沿BB方向的剖视图，半导体结构包括：衬底101；沟道结构111，凸于衬底101，沟道结构111沿第一方向(如图4中X方向所示)延伸且沿第二方向(如图4中Y方向所示)平行排列，第一方向垂直于第二方向；栅极结构201，横跨多个沟道结构111并覆盖沟道结构111的部分顶部和部分侧壁，栅极结构201沿第二方向延伸；源漏掺杂层121，位于栅极结构201两侧的沟道结构111中；源漏导电层311，覆盖源漏掺杂层121顶表面，源漏导电层311包括底部导电层331、以及位于底部导电层331上的顶部导电层321，底部导电层331沿第二方向横跨覆盖多个源漏掺杂层121，源漏导电层311的顶表面呈台阶形，底部导电层331的顶部低于栅极结构201的顶部，且顶部导电层321与沿第二方向部分长度的底部导电层331相接触。
衬底101为半导体结构的形成工艺提供工艺操作基础。其中，半导体结构包括平面晶体管、鳍式场效应(FinFET)或全包围栅极(gate-all-around，GAA)晶体管。
本实施例中，衬底101的材料为硅，在其他实施例中，衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓和镓化铟中的一种或多种，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。衬底的材料可以是适宜于工艺需要或易于集成的材料。
本实施例中，以半导体结构为鳍式场效应晶体管为例，沟道结构111为鳍部，鳍部用于提供鳍式场效应晶体管的沟道。
本实施例中，沟道结构111的材料包括硅、锗、锗化硅或Ⅲ-Ⅴ族半导体材料。
本实施例中，栅极结构201为器件栅极结构，器件栅极结构用于控制晶体管的沟道的开启或关断。
本实施例中，栅极结构201包括栅介质层、以及位于栅介质层上的栅电极层。
栅介质层用于隔离栅电极层和沟道结构111。本实施例中，栅介质层的材料包括HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al2O3、SiO2和La2O3中的一种或多种。本实施例中，所述栅介质层包括高k栅介质层，高k栅介质层的材料包括高k介质材料。其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。具体地，所述高k栅介质层的材料包括HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al2O3等。
需要说明的是，栅介质层还可以包括栅氧化层，栅氧化层位于高k栅介质层和沟道结构111之间。具体地，栅氧化层的材料可以为氧化硅。
本实施例中，栅电极层的材料TiN、TaN、Ta、Ti、TiAl、W、Al、TiSiN和TiAlC中的一种或多种。
本实施例中，栅极结构201为金属栅极结构。
因此，栅电极层包括功函数层(未标示)、以及位于功函数层上的电极层(未标示)。其中，功函数层用于调节晶体管的阈值电压，电极层用于将金属栅极结构的电性引出。
在另一些实施例中，根据工艺需求，栅极结构也可以为多晶硅栅结构。
源漏掺杂层121用于作为晶体管的源区或漏区。具体地，源漏掺杂层121的掺杂类型与相对应的晶体管的沟道导电类型相同。
源漏导电层311用于将源漏掺杂层121的电性引出。
本实施例中，源漏导电层311包括底部导电层331、以及位于底部导电层331上的顶部导电层321，底部导电层331沿第二方向横跨覆盖多个源漏掺杂层121，底部导电层331的顶部低于栅极结构201的顶部，且顶部导电层321与沿第二方向部分长度的底部导电层331相接触；栅极结构201横跨多个沟道结构111，源漏掺杂层121位于栅极结构201两侧的沟道结构111中，源漏导电层311沿第二方向延伸横跨覆盖多个源漏掺杂层121，则沿第一方向栅极结构201与源漏导电层311具有正对面积，而源漏导电层311中，顶部导电层321与沿第二方向部分长度的底部导电层331相接触，则沿第一方向顶部导电层321与栅极结构201不完全正对，从而减小了源漏导电层311与栅极结构201的正对面积，在半导体结构的工作过程中，有利于降低相邻源漏导电层311与栅极结构201之间的寄生电容，进而提高半导体结构的工作性能。
需要说明的是，沿第一方向，源漏导电层311与栅极结构201的正对面积占栅极结构201侧壁面积的比例不宜过大。如果源漏导电层311与栅极结构201的正对面积占栅极结构201侧壁面积的比例过大，则在半导体结构的工作过程中，难以起到降低相邻源漏导电层311与栅极结构201之间的寄生电容的效果，从而难以提高半导体结构的工作性能。为此，本实施例中，沿第一方向，源漏导电层311与栅极结构201的正对面积占栅极结构201侧壁面积的比例小于或等于80％。
还需要说明的是，底部导电层331顶部高于源漏掺杂层121顶部的距离不宜过大，也不宜过小。如果底部导电层331顶部高于源漏掺杂层121顶部的距离过大，则容易导致底部导电层331的侧壁面积过大，相应容易导致源漏导电层311与栅极结构201的正对面积过大，则在半导体结构的工作过程中，难以起到降低相邻源漏导电层311与栅极结构201之间的寄生电容的效果，从而难以提高半导体结构的工作性能；如果底部导电层331顶部高于源漏掺杂层121顶部的距离过小，则底部导电层331对源漏掺杂层121的覆盖性较差，在形成底部导电层331的过程中，容易导致露出源漏掺杂层121的问题，从而容易损伤源漏掺杂层121、且影响底部导电层331与源漏掺杂层121的电连接性能，进而影响半导体结构的工作性能。为此，本实施例中，底部导电层331顶部高于源漏掺杂层121顶部的距离为3nm至20nm。
本实施例中，源漏导电层311与栅极结构201形成于同一介质层中，且介质层露出栅极结构201顶部，在形成源漏导电层311的过程中，介质层也露出源漏导电层311顶部，从而顶部导电层321顶部与栅极结构201顶部齐平，同时有利于提高顶部导电层321与栅极结构201的顶面平坦度，有利于为后续制程提供较好的工艺平台。
本实施例中，源漏导电层311用于将源漏掺杂层121的电性引出，从而为了使得源漏掺杂层121与源漏导电层311更好地电连接，顶部导电层321位于底部导电层331覆盖的多个源漏掺杂层121中任一个源漏掺杂层121上方，而且，底部导电层331沿第二方向横跨覆盖多个源漏掺杂层121，则通常底部导电层331两端的位置均有源漏掺杂层121，则将顶部导电层321形成于源漏掺杂层121上方，使得顶部导电层321的形成位置易于选择为底部导电层331的两端，从而使得顶部导电层321的形成方法较为简单。
需要说明的是，沿第二方向，顶部导电层321的尺寸不宜过小。如果顶部导电层321的尺寸过小，则容易影响顶部导电层321与底部导电层331的电连接性能，同时影响顶部导电层321与后续制程中互连结构的电连接性能，从而影响半导体结构的工作性能。为此，本实施例中，沿第二方向，顶部导电层321的尺寸大于顶部导电层321下方的源漏掺杂层121的尺寸。
本实施例中，源漏导电层311的材料为钨。在其他实施例中，源漏导电层的材料还可以为钴或钌。
本实施例中，半导体结构还包括：介电层421，覆盖顶部导电层321露出的底部导电层331顶部、以及顶部导电层321侧壁。
介电层421用于相邻器件之间起到隔离作用，介电层421覆盖顶部导电层321露出的底部导电层331顶部、以及顶部导电层321侧壁，能够获得与顶部导电层321顶面和栅极结构201顶面齐平的顶面，从而为后续制程提供较好的工艺平台。
本实施例中，介电层421的材料为绝缘材料，包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。
本实施例中，以介电层421为第一介电层，半导体结构还包括：第二介电层411，覆盖栅极结构201侧壁、衬底101、沟道结构111和源漏导电层311侧壁。
第二介电层411用于相邻器件之间起到隔离作用，还用于为形成栅极结构201和源漏导电层311提供工艺平台。
本实施例中，第二介电层411的材料为绝缘材料，包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。
相应的，本发明实施例还提供一种半导体结构的形成方法。
图7至图14是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
结合参考图7和图8，图7是俯视图，图8是图7沿AA方向的剖视图，提供衬底100，衬底100上形成有凸于衬底100的沟道结构110，沟道结构110沿第一方向(如图7中X方向所示)延伸且沿第二方向(如图7中Y方向所示)平行排列，衬底100上还形成有跨多个沟道结构110并覆盖沟道结构110的部分顶部和部分侧壁的栅极结构200，栅极结构200沿第二方向延伸，栅极结构200两侧的沟道结构110中形成有源漏掺杂层120，第一方向垂直于第二方向。
衬底100为半导体结构的形成工艺提供工艺操作基础。其中，半导体结构包括平面晶体管、鳍式场效应(FinFET)或全包围栅极(gate-all-around，GAA)晶体管。
本实施例中，衬底100的材料为硅，在其他实施例中，衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓和镓化铟中的一种或多种，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。衬底的材料可以是适宜于工艺需要或易于集成的材料。
本实施例中，以半导体结构为鳍式场效应晶体管为例，沟道结构110为鳍部，鳍部用于提供鳍式场效应晶体管的沟道。
本实施例中，沟道结构110的材料包括硅、锗、锗化硅或Ⅲ-Ⅴ族半导体材料。
本实施例中，栅极结构200为器件栅极结构，器件栅极结构用于控制晶体管的沟道的开启或关断。
本实施例中，栅极结构200包括栅介质层、以及位于栅介质层上的栅电极层。
栅介质层用于隔离栅电极层和沟道结构110。本实施例中，栅介质层的材料包括HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al2O3、SiO2和La2O3中的一种或多种。本实施例中，所述栅介质层包括高k栅介质层，高k栅介质层的材料包括高k介质材料。其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。具体地，所述高k栅介质层的材料包括HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al2O3等。
需要说明的是，栅介质层还可以包括栅氧化层，栅氧化层位于高k栅介质层和沟道结构110之间。具体地，栅氧化层的材料可以为氧化硅。
本实施例中，栅电极层的材料TiN、TaN、Ta、Ti、TiAl、W、Al、TiSiN和TiAlC中的一种或多种。
本实施例中，栅极结构200为金属栅极结构。
因此，栅电极层包括功函数层(未标示)、以及位于功函数层上的电极层(未标示)。其中，功函数层用于调节晶体管的阈值电压，电极层用于将金属栅极结构的电性引出。
在另一些实施例中，根据工艺需求，栅极结构也可以为多晶硅栅结构。
源漏掺杂层120用于作为晶体管的源区或漏区。具体地，源漏掺杂层120的掺杂类型与相对应的晶体管的沟道导电类型相同。
结合参考图9至图12，在栅极结构200两侧形成源漏导电层310，源漏导电层310包括底部导电层330、以及位于底部导电层330上的顶部导电层320，底部导电层330沿第二方向横跨覆盖多个源漏掺杂层120，底部导电层330的顶部低于栅极结构200的顶部，且顶部导电层320与沿第二方向部分长度的底部导电层330相接触。
源漏导电层310用于将源漏掺杂层120的电性引出。
本实施例中，栅极结构200横跨多个沟道结构110，源漏掺杂层120位于栅极结构200两侧的沟道结构110中，源漏导电层310沿第二方向延伸横跨覆盖多个源漏掺杂层120，则沿第一方向栅极结构200与源漏导电层310具有正对面积，而源漏导电层310中，顶部导电层320与沿第二方向部分长度的底部导电层330相接触，则沿第一方向顶部导电层320与栅极结构200不完全正对，从而减小了源漏导电层310与栅极结构200的正对面积，在半导体结构的工作过程中，有利于降低相邻源漏导电层310与栅极结构200之间的寄生电容，进而提高半导体结构的工作性能。
需要说明的是，沿第一方向，源漏导电层310与栅极结构200的正对面积占栅极结构200侧壁面积的比例不宜过大。如果源漏导电层310与栅极结构200的正对面积占栅极结构200侧壁面积的比例过大，则在半导体结构的工作过程中，难以起到降低相邻源漏导电层310与栅极结构200之间的寄生电容的效果，从而难以提高半导体结构的工作性能。为此，本实施例中，沿第一方向，源漏导电层310与栅极结构200的正对面积占栅极结构200侧壁面积的比例小于或等于80％。
还需要说明的是，底部导电层330顶部高于源漏掺杂层120顶部的距离不宜过大，也不宜过小。如果底部导电层330顶部高于源漏掺杂层120顶部的距离过大，则容易导致底部导电层330的侧壁面积过大，相应容易导致源漏导电层310与栅极结构200的正对面积过大，则在半导体结构的工作过程中，难以起到降低相邻源漏导电层310与栅极结构200之间的寄生电容的效果，从而难以提高半导体结构的工作性能；如果底部导电层330顶部高于源漏掺杂层120顶部的距离过小，则底部导电层330对源漏掺杂层120的覆盖性较差，在形成底部导电层330的过程中，容易导致露出源漏掺杂层120的问题，从而容易损伤源漏掺杂层120、且影响底部导电层330与源漏掺杂层120的电连接性能，进而影响半导体结构的工作性能。为此，本实施例中，底部导电层330顶部高于源漏掺杂层120顶部的距离为3nm至20nm。
本实施例中，源漏导电层310与栅极结构200形成于同一介质层中，且介质层露出栅极结构200顶部，在形成源漏导电层310的过程中，介质层也露出源漏导电层310顶部，从而顶部导电层320顶部与栅极结构200顶部齐平，同时有利于提高顶部导电层320与栅极结构200的顶面平坦度，有利于为后续制程提供较好的工艺平台。
本实施例中，源漏导电层310用于将源漏掺杂层120的电性引出，从而为了使得源漏掺杂层120与源漏导电层310更好地电连接，顶部导电层320位于底部导电层330覆盖的多个源漏掺杂层120中任一个源漏掺杂层120上方，而且，底部导电层330沿第二方向横跨覆盖多个源漏掺杂层120，则通常底部导电层330两端的位置均有源漏掺杂层120，则将顶部导电层320形成于源漏掺杂层120上方，使得顶部导电层320的形成位置易于选择为底部导电层330的两端，从而使得顶部导电层320的形成方法较为简单。
需要说明的是，沿第二方向，顶部导电层320的尺寸不宜过小。如果顶部导电层320的尺寸过小，则容易影响顶部导电层320与底部导电层330的电连接性能，同时影响顶部导电层320与后续制程中互连结构的电连接性能，从而影响半导体结构的工作性能。为此，本实施例中，沿第二方向，顶部导电层320的尺寸大于顶部导电层320下方的源漏掺杂层120的尺寸。
本实施例中，源漏导电层310的材料为钨。在其他实施例中，源漏导电层的材料还可以为钴或钌。
具体地，本实施例中，在衬底100上形成源漏导电层310的步骤包括：结合参考图9和图10，图9是俯视图，图10是图9沿BB方向的剖视图，在衬底100上形成沿第二方向横跨覆盖多个源漏掺杂层120的初始源漏导电层300，初始源漏导电层300的顶部与栅极结构200的顶部齐平。
初始源漏导电层300用于形成源漏导电层310。
相应的，本实施例中，初始源漏导电层300的材料为钨。在其他实施例中，初始源漏导电层的材料还可以为钴或钌。
具体地，本实施例中，在衬底100上形成初始源漏导电层300的步骤包括：形成覆盖栅极结构200侧壁、衬底100、沟道结构110和源漏掺杂层120的第一介电层410。
第一介电层410用于相邻器件之间起到隔离作用，还用于为形成栅极结构200和源漏导电层310提供工艺平台。
本实施例中，第一介电层410的材料为绝缘材料，包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。
本实施例中，在第一介电层410中形成第二沟槽(未示出)，第二沟槽沿第二方向延伸露出多个源漏掺杂层120。
第二沟槽用于为形成初始源漏导电层300提供空间位置，第二沟槽沿第二方向延伸露出多个源漏掺杂层120，使得形成的初始源漏导电层300沿第二方向横跨覆盖多个源漏掺杂层120。
本实施例中，在第二沟槽中形成初始源漏导电层300。
第一介电层410覆盖栅极结构200侧壁并露出栅极结构200顶部，则在第二沟槽中形成初始源漏导电层300后，初始源漏导电层300的顶部与栅极结构200的顶部齐平，为后续制程提供较好的工艺平台。
结合参考图11和图12，图11是俯视图，图12是图11沿BB方向的剖视图，在衬底100上形成源漏导电层310的步骤还包括：沿第二方向，对部分长度的初始源漏导电层300进行减薄处理，在初始源漏导电层300中形成第一沟槽340，第一沟槽340底面高于源漏掺杂层120顶部，保留低于第一沟槽340底面的初始源漏导电层300作为底部导电层330、位于第一沟槽340底面以上的初始源漏导电层300作为顶部导电层320。
第一沟槽340用于为后续形成第二介电层提供空间位置。
采用先形成初始源漏导电层300，再对初始源漏导电层300进行减薄处理的方法形成源漏导电层310，使得源漏导电层310的形成方法较为简单，且有利于灵活选取进行减薄处理的位置，获得符合工艺需求的源漏导电层310。
本实施例中，采用干法刻蚀工艺沿第二方向，对部分长度的初始源漏导电层300进行减薄处理。
干法刻蚀工艺具有各向异性刻蚀的特性，因此通过选取干法刻蚀工艺，刻蚀更具方向性，有利于提高第一沟槽340的开口尺寸精度，而且，干法刻蚀工艺的工艺参数易于控制，有利于较好地控制刻蚀量，获得满足工艺需求的底部导电层330和顶部导电层320的形貌和尺寸。
结合参考图13和图14，图13和图14是图12对应的剖视图，形成第一沟槽340后，形成方法还包括：在第一沟槽340中形成第二介电层420。
第二介电层420用于相邻器件之间起到隔离作用，第二介电层420填充于第一沟槽340中，覆盖顶部导电层320露出的底部导电层330顶部、以及顶部导电层320侧壁，为后续制程提供工艺平台。
本实施例中，第二介电层420的材料为绝缘材料，包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。
本实施例中，第二介电层420与顶部导电层320顶部齐平。
第二介电层420与顶部导电层320顶部齐平，能够获得与顶部导电层320顶面和栅极结构200顶面齐平的顶面，从而为后续制程提供较好的工艺平台。
具体地，参考图13，在第一沟槽340中形成第二介电层420的步骤包括：形成填充第一沟槽340、且覆盖顶部导电层320顶部和栅极结构200顶部的介电材料层400。
介电材料层400用于形成第二介电层420。
相应的，本实施例中，介电材料层400的材料为绝缘材料，包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。
本实施例中，采用化学气相沉积工艺形成介电材料层400。
化学气相沉积工艺具有较好的沉积效果，具备较高的间隙填充能力，能形成质量较高的膜层结构，且能够减少介电材料层400中的空隙。
参考图14，平坦化介电材料层400，去除高于顶部导电层320顶部的介电材料层400，保留剩余介电材料层400作为第二介电层420。
平坦化介电材料层400，形成顶面平坦度较高的第二介电层420，为后续制程提供表面质量较高的工艺平台。
本实施例中，采用化学机械研磨工艺平坦化介电材料层400。
化学机械研磨工艺综合了化学研磨和机械研磨的优势，可以保证同时且高效地去除高于顶部导电层320顶部的介电材料层400，且获得较佳的表面。
在其他实施例中，形成介电材料层后，还可以不平坦化介电材料层，保留介电材料层作为第二介电层。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (15)
1.一种半导体结构，其特征在于，包括：
衬底；
沟道结构，凸于所述衬底，所述沟道结构沿第一方向延伸且沿第二方向平行排列，所述第一方向垂直于所述第二方向；
栅极结构，横跨多个所述沟道结构并覆盖所述沟道结构的部分顶部和部分侧壁，所述栅极结构沿所述第二方向延伸；
源漏掺杂层，位于所述栅极结构两侧的沟道结构中；
源漏导电层，覆盖所述源漏掺杂层顶表面，所述源漏导电层包括底部导电层、以及位于所述底部导电层上的顶部导电层，所述底部导电层沿所述第二方向横跨覆盖多个所述源漏掺杂层，所述源漏导电层的顶表面呈台阶形，所述底部导电层的顶部低于所述栅极结构的顶部，且所述顶部导电层与沿所述第二方向部分长度的所述底部导电层相接触。
2.如权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：介电层，覆盖所述顶部导电层露出的底部导电层顶部、以及所述顶部导电层侧壁。
3.如权利要求1所述的半导体结构，其特征在于，沿所述第一方向，所述源漏导电层与所述栅极结构的正对面积占所述栅极结构侧壁面积的比例小于或等于80％。
4.如权利要求1所述的半导体结构，其特征在于，所述底部导电层顶部高于所述源漏掺杂层顶部的距离为3nm至20nm。
5.如权利要求1所述的半导体结构，其特征在于，所述顶部导电层顶部与所述栅极结构顶部齐平。
6.如权利要求1所述的半导体结构，其特征在于，所述顶部导电层位于所述底部导电层覆盖的多个源漏掺杂层中任一个源漏掺杂层上方。
7.如权利要求6所述的半导体结构，其特征在于，沿所述第二方向，所述顶部导电层的尺寸大于所述顶部导电层下方的源漏掺杂层的尺寸。
8.一种半导体结构的形成方法，其特征在于，包括：
提供衬底，所述衬底上形成有凸于所述衬底的沟道结构，所述沟道结构沿第一方向延伸且沿第二方向平行排列，所述衬底上还形成有跨多个所述沟道结构并覆盖所述沟道结构的部分顶部和部分侧壁的栅极结构，所述栅极结构沿所述第二方向延伸，所述栅极结构两侧的沟道结构中形成有源漏掺杂层，所述第一方向垂直于所述第二方向；
在所述栅极结构两侧形成源漏导电层，所述源漏导电层包括底部导电层、以及位于所述底部导电层上的顶部导电层，所述底部导电层沿所述第二方向横跨覆盖多个所述源漏掺杂层，所述底部导电层的顶部低于所述栅极结构的顶部，且所述顶部导电层与沿所述第二方向部分长度的所述底部导电层相接触。
9.如权利要求8所述的半导体结构的形成方法，其特征在于，在所述衬底上形成源漏导电层的步骤包括：在所述衬底上形成沿所述第二方向横跨覆盖多个所述源漏掺杂层的初始源漏导电层，所述初始源漏导电层的顶部与所述栅极结构的顶部齐平；
沿所述第二方向，对部分长度的所述初始源漏导电层进行减薄处理，在所述初始源漏导电层中形成第一沟槽，所述第一沟槽底面高于所述源漏掺杂层顶部，保留低于所述第一沟槽底面的初始源漏导电层作为所述底部导电层、位于所述第一沟槽底面以上的初始源漏导电层作为所述顶部导电层。
10.如权利要求9所述的半导体结构的形成方法，其特征在于，采用干法刻蚀工艺沿所述第二方向，对部分长度的所述初始源漏导电层进行减薄处理。
11.如权利要求9所述的半导体结构的形成方法，其特征在于，在所述衬底上形成初始源漏导电层的步骤包括：形成覆盖所述栅极结构侧壁、衬底、沟道结构和源漏掺杂层的第一介电层；
在所述第一介电层中形成第二沟槽，所述第二沟槽沿所述第二方向延伸露出多个所述源漏掺杂层；
在所述第二沟槽中形成所述初始源漏导电层。
12.如权利要求9所述的半导体结构的形成方法，其特征在于，形成所述第一沟槽后，所述形成方法还包括：在所述第一沟槽中形成第二介电层。
13.如权利要求12所述的半导体结构的形成方法，其特征在于，所述第二介电层与所述顶部导电层顶部齐平。
14.如权利要求12所述的半导体结构的形成方法，其特征在于，在所述第一沟槽中形成第二介电层的步骤包括：形成填充所述第一沟槽、且覆盖所述顶部导电层顶部和栅极结构顶部的介电材料层；
平坦化所述介电材料层，去除高于所述顶部导电层顶部的介电材料层，保留剩余所述介电材料层作为所述第二介电层。
15.如权利要求14所述的半导体结构的形成方法，其特征在于，采用化学气相沉积工艺形成所述介电材料层。
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