CN113363145B - 半导体结构的形成方法 - Google Patents

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Abstract

一种半导体结构的形成方法，包括：提供基底；在所述基底表面形成源漏掺杂层；在所述源漏掺杂层表面沉积形成绝缘层；形成所述绝缘层之后，在部分所述源漏掺杂层表面形成沟道柱，且所述沟道柱贯穿所述绝缘层。所述方法形成的半导体结构的性能较好。

Description

半导体结构的形成方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构的形成方法。
背景技术
鳍式场效应晶体管(Fin FET)是一种新兴的多栅器件，它一般包括凸出于半导体衬底表面的鳍部，覆盖部分所述鳍部的顶部表面和侧壁的栅极结构，位于栅极结构两侧的鳍部中的源漏掺杂区。与平面式的金属-氧化物半导体场效应晶体管相比，鳍式场效应晶体管具有更强的短沟道抑制能力，具有更强的工作电流。
随着半导体技术的进一步发展，集成电路器件的尺寸越来越小，传统的鳍式场效应晶体管在进一步增大工作电流方面存在限制。具体的，由于鳍部中只有靠近顶部表面和侧壁的区域用来作为沟道区，使得鳍部中用于作为沟道区的体积较小，这对增大鳍式场效应晶体管的工作电流造成限制。因此，提出了一种沟道栅极环绕(gate-all-around，简称GAA)结构的鳍式场效应晶体管，使得用于作为沟道区的体积增加，进一步的增大了沟道栅极环绕结构鳍式场效应晶体管的工作电流。
然而，现有技术中沟道栅极环绕结构鳍式场效应晶体管的性能有待提升。
发明内容
本发明解决的技术问题是提供一种半导体结构的形成方法，以提高形成的沟道栅极环绕结构鳍式场效应晶体管的性能。
为解决上述技术问题，本发明技术方案提供一种半导体结构的形成方法，包括：提供基底；在所述基底表面形成源漏掺杂层；在所述源漏掺杂层表面沉积形成绝缘层；形成所述绝缘层之后，在部分所述源漏掺杂层表面形成沟道柱，且所述沟道柱贯穿所述绝缘层。
可选的，所述绝缘层的形成工艺包括：化学气相沉积工艺、物理气相沉积工艺或者原子层沉积工艺。
可选的，所述绝缘层的材料包括：氧化硅、氮化硅、氮氧化硅、碳氮化硅、碳氮硼化硅。
可选的，所述绝缘层的厚度范围为3纳米～20纳米。
可选的，所述源漏掺杂层的形成工艺包括：外延生长工艺。
可选的，所述沟道柱的形成方法包括：在所述绝缘层表面形成牺牲层；在所述牺牲层和绝缘层内形成开口，所述开口底部暴露出源漏掺杂层表面；在所述开口内形成沟道柱；形成所述沟道柱之后，去除所述牺牲层。
可选的，所述开口的形成方法包括：在所述牺牲层表面形成图形化层，所述图形化层暴露出部分牺牲层表面；以所述图形化层为掩膜，刻蚀所述牺牲层和绝缘层，直至暴露出源漏掺杂层表面，在所述牺牲层和绝缘层内形成所述开口。
可选的，所述沟道柱的形成工艺包括：外延生长工艺。
可选的，形成所述沟道柱之后，在所述沟道柱部分侧壁表面形成栅极结构、以及位于栅极结构侧壁表面的隔离层，且所述栅极结构顶部表面低于所述沟道柱顶部表面，所述隔离层顶部表面低于所述沟道柱顶部表面。
可选的，部分所述栅极结构还延伸到所述沟道柱一侧的绝缘层表面。
可选的，所述隔离层顶部表面齐平于所述栅极结构顶部表面；所述栅极结构和所述隔离层的形成方法包括：在所述绝缘层表面、以及沟道柱顶部表面和侧壁表面形成初始栅极结构；在所述初始栅极结构表面形成初始隔离层，且所述初始隔离层顶部表面齐平于所述初始栅极结构的顶部表面；回刻蚀所述初始隔离层，形成所述隔离层，所述隔离层暴露出位于沟道柱侧壁和顶部表面的部分初始栅极结构；刻蚀所述初始栅极结构，停止在隔离层表面，形成所述栅极结构。
可选的，所述基底包括若干第一区、以及位于相邻第一区之间的第二区；所述初始栅极结构的形成方法包括：在所述绝缘层表面、以及沟道柱顶部表面和侧壁表面形成初始栅介质膜；在所述初始栅介质层表面形成初始功函数膜；在所述初始功函数膜表面形成初始栅电极膜；刻蚀位于第二区上的初始栅电极膜、初始功函数膜以及初始栅介质膜，直至暴露出第二区上的绝缘层表面，使第一区上的所述初始栅电极膜形成初始栅电极层，使第一区上的所述初始功函数膜形成初始功函数层，使第一区上的所述初始栅介质膜形成初始栅介质层，所述初始栅电极层、初始功函数层以及初始栅介质层构成所述初始栅极结构。
可选的，还包括：形成所述栅极结构之后，在所述基底上形成介质层，所述沟道柱位于所述介质层内；在所述介质层和隔离层内形成第一导电插塞、第二导电插塞和第三导电插塞，所述第一导电插塞与所述栅极结构电连接，所述第二导电插塞与所述沟道柱顶部电连接，所述第三导电插塞与所述源漏掺杂层电连接。
与现有技术相比，本发明的技术方案具有以下有益效果：
本发明技术方案提供的半导体结构的形成方法中，首先在所述源漏掺杂层表面形成绝缘层；形成所述绝缘层之后，形成沟道柱。通过直接沉积的方式形成所述绝缘层，由于采用沉积工艺的方式能够较好的控制所述绝缘层的厚度，从而能够精确控制所述绝缘层的厚度，有利于提高形成的半导体结构的性能。
进一步，所述绝缘层的形成工艺包括：原子层沉积工艺。由于所述原子层沉积工为在原子量极的厚度上进行的沉积工艺，使得采用原子层沉积工艺形成的绝缘层的厚度准确性较高，从而能够较好的满足工艺要求。同时，采用原子层沉积工艺形成绝缘层的厚度均一性也较高，且材料致密较好，有利于提高所述绝缘层的隔离效果。综上，有利于提高形成的半导体结构的性能。
附图说明
图1是一种半导体结构的结构示意图；
图2至图12是本发明一实施例中的半导体结构形成方法各步骤的结构示意图。
具体实施方式
正如背景技术所述，现有的沟道栅极环绕结构鳍式场效应晶体管的性能有待提升。
以下结合附图进行详细说明，半导体结构的性能较差的原因，图1是一种半导体结构的结构示意图。
请参考图1，包括：衬底100；位于衬底100上的源漏掺杂层101；位于源漏掺杂层101上的沟道柱102；位于源漏掺杂层101表面和沟道柱102部分侧壁的隔离层103，所述隔离层103的顶部表面低于所述沟道柱102顶部表面；位于沟道柱102侧壁的栅极结构，所述栅极结构包括：栅介质层104、位于栅介质层104上的功函数层105、以及位于功函数层105上的栅极层107，部分所述栅极结构还位于所述沟道柱102一侧的隔离层103表面；位于衬底100上的介质层108，所述栅极结构位于所述介质层108内；位于介质层108内的第一导电结构109、第二导电结构110以及第三导电结构111，所述第一导电结构109与位于所述沟道柱102一侧的隔离层103表面的栅极层107电连接，所述第二导电结构110与所述沟道柱102顶部电连接，所述第三导电结构111与所述源漏掺杂层101电连接。
上述半导体结构中，所述沟道柱102为所述半导体结构的沟道，且所述栅极结构为环绕形栅结构，具有良好的栅控能力、且能够很好地抑制短沟道效应，有效减小了漏电流，因而所述半导体结构的性能较好。
所述隔离层103具有隔离所述栅极结构和源漏掺杂层101的作用。现有所述隔离层103的形成方法包括：在所述源漏掺杂层101表面形成初始隔离层膜(图中未示出)，所述初始隔离膜覆盖所述沟道柱102；回刻蚀所述初始隔离膜，形成隔离层103，且所述隔离层103的顶部表面低于所述沟道柱102的顶部表面。由于刻蚀所述初始隔离膜形成隔离层103的刻蚀速率无法准确控制，导致最终形成的隔离层103的厚度的精确性无法达到工艺要求，使得形成的半导体结构的性能较差。
为解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底；在所述基底表面形成源漏掺杂层；在所述源漏掺杂层表面沉积形成绝缘层；形成所述绝缘层之后，在部分所述源漏掺杂层表面形成沟道柱，且所述沟道柱贯穿所述绝缘层。所述方法形成的半导体结构的性能较好。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图12是本发明一实施例中的半导体结构形成方法各步骤的结构示意图。
请参考图2，提供基底200。
在本实施例中，所述基底200包括：若干第一区I、以及位于相邻第一区I之间的第二区II。
所述基底200的材料为半导体材料。在本实施例中，所述基底200的材料为硅。在其他实施例中，所述基底的材料包括碳化硅、硅锗、Ⅲ-Ⅴ族元素构成的多元半导体材料、绝缘体上硅(SOI)或者绝缘体上锗。其中，Ⅲ-Ⅴ族元素构成的多元半导体材料包括InP、GaAs、GaP、InAs、InSb、InGaAs或者InGaAsP。
请参考图3，在所述基底200表面形成源漏掺杂层210。
具体的，在本实施例中，在所述第一区I和第二区II表面形成所述源漏掺杂层210。
所述源漏掺杂层210的形成工艺包括外延生长工艺。
在本实施例中，所述源漏掺杂层210内具有第一掺杂离子。所述第一掺杂离子的类型为N型或P型；所述N型离子包括磷离子或砷离子；所述P型离子包括硼离子或铟离子。
在本实施例中，在源漏掺杂层210内掺杂离子的工艺为原位掺杂工艺。在其他实施例中，所述源漏掺杂层的形成工艺包括离子注入工艺。
当所述半导体结构为P型器件时，所述源漏掺杂层210的材料包括：硅、锗或者锗硅；所述第一掺杂离子为P型离子，包括硼离子或者铟离子；当所述半导体结构为N型器件时，所述源漏掺杂层210的材料包括：硅、砷化镓或者铟镓砷；所述第一掺杂离子为N型离子，包括磷离子或砷离子。
在本实施例中，所述半导体结构为P型器件，所述源漏掺杂层210的材料为硅，所述掺杂离子为硼离子。
请参考图4，在所述源漏掺杂层210表面沉积形成绝缘层220。
所述绝缘层220的作用在于隔离后续形成的栅极结构和源漏掺杂层210。
所述绝缘层220的材料包括：氧化硅、氮化硅、氮碳化硅、氮硼化硅、氮碳氧化硅或氮氧化硅。
在本实施例中，所述绝缘层220的材料为氧化硅。
所述绝缘层220的形成工艺包括：化学气相沉积工艺、物理气相沉积工艺或者原子层沉积工艺。
在本实施例中，所述绝缘层220的形成工艺为原子层沉积工艺。
由于所述原子层沉积工艺为在原子量极的厚度上进行的沉积工艺，使得采用原子层沉积工艺形成的绝缘层220的厚度准确性较高，从而能够较好的满足工艺要求。同时，采用原子层沉积工艺形成绝缘层220的厚度均一性也较高，且材料致密较好，有利于提高所述绝缘层220的隔离效果。综上，有利于提高形成的半导体结构的性能。
所述绝缘层220的厚度范围为3纳米～20纳米。
接着，形成所述绝缘层220之后，在部分所述源漏掺杂层210表面形成沟道柱，且所述沟道柱贯穿所述绝缘层220，具体形成所述沟道柱的过程请参考图5至图7。
请参考图5，在所述绝缘层220表面形成牺牲层230。
所述牺牲层230用于为后续形成开口提供支撑。
所述牺牲层230和所述绝缘层220的材料不同。
所述牺牲层230的材料包括：无定形硅、无定形碳、多晶硅、氧化硅、碳氧化硅或者碳氧氢化硅。
在本实施例中，所述牺牲层230的材料为氧化硅。
所述牺牲层230的形成方法包括：化学气相沉积工艺、物理气相沉积工艺或者原子层沉积工艺。
所述牺牲层230和绝缘层220共同决定了后续形成的沟道柱的高度。
请参考图6，在所述牺牲层230和绝缘层220内形成开口240，所述开口240底部暴露出源漏掺杂层210表面。
所述开口240用于为后续形成沟道柱提供空间。
所述开口240的形成方法包括：在所述牺牲层230表面形成图形化层(图中未示出)，所述图形化层暴露出部分牺牲层230表面；以所述图形化层为掩膜，刻蚀所述牺牲层230和绝缘层220，直至暴露出源漏掺杂层210表面，在所述牺牲层230和绝缘层220内形成所述开口240。
刻蚀所述牺牲层230和绝缘层220的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。在本实施例中，刻蚀所述牺牲层和绝缘层220的工艺为各向异性干法刻蚀，有利于开口240侧壁的形貌，进而后续在开口240里形成的沟道柱的形貌较好。
请参考图7，在所述开口240内形成沟道柱250。
所述沟道柱250的形成工艺包括：外延生长工艺。
所述沟道柱250用于与后续形成的栅极结构之间形成沟道。
所述沟道柱250内具有第二掺杂离子，且所述第二掺杂离子的导电类型和所述第一掺杂离子的导电类型相反。所述第二掺杂离子的类型为N型或P型；所述N型离子包括磷离子或砷离子；所述P型离子包括硼离子或铟离子。
在本实施例中，所述半导体结构为P型器件，所述沟道柱250的材料为硅，所述第二掺杂离子为磷离子。
在本实施例中，在源漏掺杂层210内掺杂离子的工艺为原位掺杂工艺。在其他实施例中，所述源漏掺杂层的形成工艺包括离子注入工艺。
在其他实施例中，所述沟道柱的形成方法包括：在所述开口内、以及牺牲层表面形成沟道材料膜；平坦化所述沟道材料膜，直至暴露出所述牺牲层表面，在所述开口内形成所述沟道柱。
在本实施例中，所述沟道柱250的顶部表面和所述牺牲层的顶部表面齐平。在其他实施例中，所述沟道柱的顶部表面低于所述牺牲层的顶部表面。
在所述源漏掺杂层210表面形成绝缘层220；形成所述绝缘层之后，形成沟道柱。通过直接沉积的方式形成所述绝缘层，由于采用沉积工艺的方式能够较好的控制所述绝缘层的厚度，从而能够精确控制所述绝缘层的厚度，有利于提高形成的半导体结构的性能。
在本实施例中，所述半导体结构的形成方法还包括：在形成所述沟道柱250之后，去除所述牺牲层230。
形成所述沟道柱250之后，在所述沟道柱250部分侧壁表面形成栅极结构、以及位于栅极结构侧壁表面的隔离层，且所述栅极结构顶部表面低于所述沟道柱250顶部表面，所述隔离层顶部表面低于所述沟道柱250顶部表面，具体形成所述栅极结构和隔离层的过程请参考图8至图11。
请参考图8，在所述绝缘层220表面、以及沟道柱250顶部表面和侧壁表面形成初始栅极结构260。
所述初始栅极结构260的形成方法包括：在所述绝缘层220表面、以及沟道柱250顶部表面和侧壁表面、以及绝缘层220形成初始栅介质膜(图中未示出)；在所述初始栅介质层表面形成初始功函数膜(图中未示出)；在所述初始功函数膜表面形成初始栅电极膜(图中未示出)；刻蚀位于第二区II上的初始栅电极膜、初始功函数膜以及初始栅介质膜，直至暴露出第二区II上的绝缘层220表面，使第一区I上的所述初始栅电极膜形成初始栅电极层263，使第一区I上的所述初始功函数膜形成初始功函数层262，使第一区I上的所述初始栅介质膜形成初始栅介质层261，所述初始栅电极层263、初始功函数层262以及初始栅介质层261构成所述初始栅极结构260。
所述初始栅介质层261的材料包括高K(大于3.9)介电材料，所述高K介电材料包括氧化铪或者氧化铝。
形成所述初始栅介质膜的工艺包括原子层沉积工艺或化学气相沉积工艺。在本实施例中，形成所述初始栅介质膜的工艺包括原子层沉积工艺，所述原子层沉积工艺能够形成结构致密且厚度较薄的初始栅介质膜。
所述初始功函数层262用于后续形成功函数层，调节形成的半导体结构的阈值电压，以满足工艺需求。
所述初始功函数层262的材料包括P型功函数材料或N型功函数材料；所述P型功函数材料包括氮化钛或氮化钽；所述N型功函数材料包括钛铝。
所述初始栅电极层263的材料包括：金属，所述金属包括铜、钨或铝。形成所述初始栅电极膜的工艺包括物理气相沉积工艺或电镀工艺。
在其他实施例中，形成所述初始栅介质膜之前，还包括：在所述沟道柱表面形成界面层，所述界面层能够改善初始栅介质层和沟道柱之间的界面缺陷，提高形成的半导体结构的可靠性。
请参考图9，在所述初始栅极结构260表面形成初始隔离层270，且所述初始隔离层270顶部表面齐平于所述初始栅极结构260的顶部表面。
初始隔离层270用于后续形成隔离层。
所述初始隔离层270的材料包括：氧化硅、氮化硅、氮氧化硅或氮碳化硅。在本实施例中，所述初始隔离层270的材料为氧化硅。
所述初始隔离层270的形成方法包括：在所述初始栅极结构260和绝缘层220表面形成隔离材料层(图中未示出)，所述隔离材料层顶部表面高于所述初始栅极结构260顶部表面；平坦化所述隔离材料层在，直至暴露出初始栅极结构260顶部表面。
所述隔离材料层的形成工艺包括：化学气相沉积工艺或原子层沉积工艺。
请参考图10，回刻蚀所述初始隔离层270，形成隔离层271，所述隔离层271暴露出位于沟道柱250侧壁和顶部表面的部分初始栅极结构260。
所述隔离层271的作用在于，一方面，实现不同器件之间的电隔离；另一方面，作为后续刻蚀初始栅极结构260形成栅极结构的停止层，并且保护所述隔离层覆盖的部分初始栅极结构260避免受到刻蚀工艺的影响。
由于所述隔离层271通过回刻蚀所述初始隔离层270而形成，相应的，所述隔离层271的材料包括：氧化硅、氮化硅、氮氧化硅或氮碳化硅。
请参考图11，刻蚀所述初始栅极结构260，停止在隔离层271表面，形成所述栅极结构280。
刻蚀所述初始栅极结构260的工艺包括：干法刻蚀工艺或者湿法刻蚀工艺。
在本实施例中，刻蚀所述初始栅极结构260的工艺为：干法刻蚀工艺。通过干法刻蚀工艺刻蚀所述初始栅极结构260，能够较好的控制刻蚀工艺，从而有利于形成形貌较好的栅极结构280，从而有利于提高形成的半导体结构的性能。
具体的，刻蚀所述初始栅极结构260，使所述初始栅介质层261形成栅介质层281，使所述初始功函数层262形成功函数层282，使所述初始栅电极层263形成栅电极层283，所述栅介质层281位于第一区I上的沟道柱250侧壁表面和隔离层220表面，所述功函数层282位于所述栅介质层281表面，所述栅电极层283位于所述功函数层282表面。
位于绝缘层220表面的栅极结构280部分用于后续与第一导电插塞层形成电连接。
在其他实施例中，所述栅极结构还包括：位于沟道柱侧壁表面的界面层，所述界面层位于沟道柱和栅介质层之间，用于改善界面缺陷，从而提高形成的半导体结构的可靠性。
请参考图12，形成所述栅极结构280之后，在所述基底200上形成介质层290，所述沟道柱250位于所述介质层290内；在所述介质层290内形成第一导电插塞291、第二导电插塞292和第三导电插塞293，所述第一导电插塞291与所述栅极结构280电连接，所述第二导电插塞292与所述沟道柱250顶部电连接，所述第三导电插塞293与所述源漏掺杂层210电连接。
具体的，在所述隔离层271表面形成所述介质层290，所述第一导电插塞291、第二导电插塞292和第三导电插塞293位于所述介质层290和所述隔离层271内。
所述介质层290的形成方法包括：在所述基底200上形成介质材料层(未图示)，所述介质材料层覆盖所述沟道柱250顶部表面；平坦化所述介质材料层，形成所述介质层290。
所述介质层290的材料包括氧化硅、氮化硅、氮氧化硅或氮碳化硅；形成所述介质材料层的工艺包括化学气相沉积工艺或原子层沉积工艺。
在本实施例中，所述介质层290的材料为氧化硅；形成所述介质材料层的工艺包括化学气相沉积工艺，所述化学气相沉积工艺能够快速形成厚度较厚且结构致密的介质材料层。
所述第一导电插塞291、第二导电插塞292和第三导电插塞293的材料包括金属，所述金属包括铜、钨、铝和氮化钛中的一种或多种的组合。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (10)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底；
在所述基底表面形成源漏掺杂层；
在所述源漏掺杂层表面沉积形成绝缘层；
形成所述绝缘层之后，在部分所述源漏掺杂层表面形成沟道柱，且所述沟道柱贯穿所述绝缘层；
其中，所述绝缘层的形成工艺为物理气相沉积工艺；所述绝缘层的材料包括：氧化硅、氮氧化硅或碳氮化硅；
所述沟道柱的形成方法包括：在所述绝缘层表面形成牺牲层；在所述牺牲层和绝缘层内形成开口，所述开口底部暴露出源漏掺杂层表面；在所述开口内形成沟道柱；形成所述沟道柱之后，去除所述牺牲层。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述绝缘层的厚度范围为3纳米～20纳米。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述源漏掺杂层的形成工艺包括：外延生长工艺。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，所述开口的形成方法包括：在所述牺牲层表面形成图形化层，所述图形化层暴露出部分牺牲层表面；以所述图形化层为掩膜，刻蚀所述牺牲层和绝缘层，直至暴露出源漏掺杂层表面，在所述牺牲层和绝缘层内形成所述开口。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，所述沟道柱的形成工艺包括：外延生长工艺。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述沟道柱之后，在所述沟道柱部分侧壁表面形成栅极结构、以及位于栅极结构侧壁表面的隔离层，且所述栅极结构顶部表面低于所述沟道柱顶部表面，所述隔离层顶部表面低于所述沟道柱顶部表面。
7.如权利要求6所述的半导体结构的形成方法，其特征在于，部分所述栅极结构还延伸到所述沟道柱一侧的绝缘层表面。
8.如权利要求7所述的半导体结构的形成方法，其特征在于，所述隔离层顶部表面齐平于所述栅极结构顶部表面；所述栅极结构和所述隔离层的形成方法包括：在所述绝缘层表面、以及沟道柱顶部表面和侧壁表面形成初始栅极结构；在所述初始栅极结构表面形成初始隔离层，且所述初始隔离层顶部表面齐平于所述初始栅极结构的顶部表面；回刻蚀所述初始隔离层，形成所述隔离层，所述隔离层暴露出位于沟道柱侧壁和顶部表面的部分初始栅极结构；刻蚀所述初始栅极结构，停止在隔离层表面，形成所述栅极结构。
9.如权利要求8所述的半导体结构的形成方法，其特征在于，所述基底包括若干第一区、以及位于相邻第一区之间的第二区；所述初始栅极结构的形成方法包括：在所述绝缘层表面、以及沟道柱顶部表面和侧壁表面形成初始栅介质膜；在所述初始栅介质膜表面形成初始功函数膜；在所述初始功函数膜表面形成初始栅电极膜；刻蚀位于第二区上的初始栅电极膜、初始功函数膜以及初始栅介质膜，直至暴露出第二区上的绝缘层表面，使第一区上的所述初始栅电极膜形成初始栅电极层，使第一区上的所述初始功函数膜形成初始功函数层，使第一区上的所述初始栅介质膜形成初始栅介质层，所述初始栅电极层、初始功函数层以及初始栅介质层构成所述初始栅极结构。
10.如权利要求6所述的半导体结构的形成方法，其特征在于，还包括：形成所述栅极结构之后，在所述基底上形成介质层，所述沟道柱位于所述介质层内；在所述介质层和隔离层内形成第一导电插塞、第二导电插塞和第三导电插塞，所述第一导电插塞与所述栅极结构电连接，所述第二导电插塞与所述沟道柱顶部电连接，所述第三导电插塞与所述源漏掺杂层电连接。
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