CN115566071A - 带侧墙的c形沟道部半导体器件及其制造方法及电子设备 - Google Patents

带侧墙的c形沟道部半导体器件及其制造方法及电子设备 Download PDF

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Abstract

公开了一种带侧墙的C形沟道部半导体器件及其制造方法及包括这种半导体器件的电子设备。根据实施例，半导体器件可以包括：衬底上的沟道部，沟道部包括截面呈C形的弯曲纳米片或纳米线；相对于衬底分别处于沟道部的上下两端的第一源/漏部和第二源/漏部；沟道部的相对两侧的第一栅堆叠和第二栅堆叠；第一侧墙，分别介于第一栅堆叠与第一源/漏部之间以及第一栅堆叠与第二源/漏部之间；以及第二侧墙，分别介于第二栅堆叠与第一源/漏部之间以及第二栅堆叠与第二源/漏部之间。

Description

带侧墙的C形沟道部半导体器件及其制造方法及电子设备
技术领域
本公开涉及半导体领域，更具体地，涉及具有栅侧墙且沟道部为C形纳米片或纳米线的半导体器件及其制造方法及包括这种半导体器件的电子设备。
背景技术
随着半导体器件的不断小型化，提出了各种结构的器件例如鳍式场效应晶体管(FinFET)、多桥沟道场效应晶体管(MBCFET)等。但是，这些器件在增加集成密度和增强器件性能方面由于器件结构的限制而改进的空间仍然不能满足要求。另外，由于光刻和刻蚀等工艺波动，竖直纳米片或纳米线器件如金属氧化物半导体场效应晶体管(MOSFET)难以控制纳米片或纳米线的厚度或直径。
另外，在水平型器件中，侧墙可以设于栅堆叠在横向上的相对两侧(即，栅堆叠分别面向在横向上彼此相对的源/漏区的这两侧)。由于常规侧墙形成工艺的限制，在竖直型器件中，难以在栅堆叠在竖直方向上的相对两侧(即，栅堆叠分别面向在竖直方向上彼此相对的源/漏区的两侧)，形成侧墙。
发明内容
有鉴于此，本公开的目的至少部分地在于提供一种具有栅侧墙且沟道部为C形纳米片或纳米线的的半导体器件及其制造方法及包括这种半导体器件的电子设备。
根据本公开的一个方面，提供了一种半导体器件，包括：衬底上的沟道部，沟道部包括截面呈C形的弯曲纳米片或纳米线；相对于衬底分别处于沟道部的上下两端的第一源/漏部和第二源/漏部；沟道部的相对两侧的第一栅堆叠和第二栅堆叠；第一侧墙，分别介于第一栅堆叠与第一源/漏部之间以及第一栅堆叠与第二源/漏部之间；以及第二侧墙，分别介于第二栅堆叠与第一源/漏部之间以及第二栅堆叠与第二源/漏部之间。
根据本公开的另一方面，提供了一种制造半导体器件的方法，包括：在衬底上设置第一材料层、第二材料层和第三材料层的堆叠；将堆叠构图为脊状结构，脊状结构包括在第一方向上彼此相对的第一侧和第二侧以及在与第一方向相交的第二方向上彼此相对的第三侧和第四侧；在第三侧和第四侧，使第二材料层的侧壁相对于第一材料层和第三材料层的侧壁横向凹入，从而限定第二凹入部；在第二材料层被第二凹入部露出的表面上形成沟道层；在第二凹入部的剩余空间中形成第二位置保持层以及位于第二位置保持层上下表面上的第一侧墙；在第一材料层和第三材料层中形成源/漏部；在脊状结构中形成沿第一方向的开口，从而将脊状结构分为在第二方向上相对的两部分；通过开口，去除第二材料层；在由于第二材料层的去除释放的空间中形成第三位置保持层以及位于第三位置保持层上下表面上的第二侧墙；在衬底上形成隔离层；去除第二位置保持层和第三位置保持层；以及在隔离层上在沟道层在第二方向上的相对两侧形成第一栅堆叠和第二栅堆叠。
根据本公开的另一方面，提供了一种电子设备，包括上述半导体器件。
根据本公开的实施例，在具有C形纳米片或纳米线沟道部的竖直型器件中引入了(栅)侧墙，从而可以增大栅堆叠特别是其中的导体层与源/漏区之间的电间隔距离，并因此可以抑制寄生电容的增长，特别是在导体层厚度增大以降低电阻的情况下。
附图说明
通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1至25示意性示出了根据本公开实施例的制造半导体器件的流程中的一些阶段；
图26(a)至32(b)示意性示出了根据本公开另一实施例的制造半导体器件的流程中的一些阶段，其中：
图5(a)、8(a)、21(a)、22、23(a)、24(a)、25、26(a)、27(a)是俯视图，其中图5(a)中示出了截取截面图的AA′线、CC′线的位置，图8(a)中示出了截取截面图的BB′线的位置，图27(a)中示出了截取截面图的EE′线的位置；
图1至4、5(b)、8(b)、9至15、16(a)、16(b)、17、18、19(a)、20、21(b)、23(b)、24(b)、26(b)、27(b)、28(a)、29至31、32(a)是沿AA′线的截面图；
图8(c)是沿BB′线的截面图；
图5(c)、6、7、8(d)、26(c)、27(c)是沿CC′线的截面图；
图19(b)、21(c)、23(c)、28(b)、32(b)是沿DD′线截取的剖面图，其中，图19(a)中示出了DD′线的位置；
图27(d)是沿EE′线的截面图。
贯穿附图，相同或相似的附图标记表示相同或相似的部件。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
根据本公开的实施例，提供了一种竖直型半导体器件，具有在衬底上竖直(例如，沿大致垂直于衬底表面的方向)设置的有源区。沟道部可以是截面(例如，垂直于衬底表面的截面)呈C形的弯曲纳米片或纳米线，因此这种器件可以称作C沟道场效应晶体管(C-Channel FET，即CCFET)。如下所述，纳米片或纳米线可以通过外延生长形成，因此可以是一体的单片，且可以具有实质上均匀的厚度或直径。
该半导体器件还可以包括分别设置在沟道部上下两端的源/漏部。源/漏部在相对于衬底的横向方向上的尺寸可以大于沟道部在相应方向上的尺寸，以确保沟道部的上下两端与源/漏部连接。源/漏部可以具有一定的掺杂。例如，对于p型器件，源/漏部可以具有p型掺杂；对于n型器件，源/漏部可以具有n型掺杂。沟道部可以具有一定的掺杂，以调整器件的阈值电压。或者，该半导体器件可以是无结器件，其中沟道部与源/漏部可以具有相同导电类型的掺杂。或者，该半导体器件可以是隧穿型器件，其中沟道部两端的源/漏部可以具有彼此相反的掺杂类型。
源/漏部可以设置在相应的半导体层中。例如，源/漏部可以是相应半导体层中的掺杂区。源/漏部可以是相应半导体层的一部分或者全部。在源/漏部是相应半导体层的一部分的情况下，源/漏部与相应半导体层中的其余部分之间可以存在掺杂浓度界面。如下所述，源/漏部可以通过扩散掺杂形成。这种情况下，掺杂浓度界面可以大致沿着相对于衬底的竖直方向。
沟道部可以包括单晶半导体材料。当然，源/漏部或者它们所形成于的半导体层也可以包括单晶半导体材料。例如，它们都可以通过外延生长来形成。
该半导体器件还可以包括沟道部的相对两侧的第一栅堆叠和第二栅堆叠。第一栅堆叠和第二栅堆叠可以彼此分离，并因此可以采用不同配置和/或施加不同偏置，以优化器件性能。或者，第一栅堆叠和第二栅堆叠可以彼此连接(并可形成一体)，从而形成围绕沟道部的外周。因此，根据本公开实施例的半导体器件可以是围栅器件。根据本公开的实施例，栅堆叠可以自对准于沟道部。例如，栅堆叠的至少靠近沟道部一侧的部分可以与沟道部实质上共面，例如栅堆叠的所述部分与沟道部的上表面和/或下表面彼此实质上共面。
根据本公开的实施例，在栅堆叠与源/漏部之间，可以设置侧墙。侧墙可以增大栅堆叠特别是其中的导体层与源/漏部之间的间隔或者说电隔离距离，从而可以降低寄生电容。侧墙一般不延伸到栅堆叠面向沟道部的表面上，以免影响栅堆叠对沟道部中的沟道区的控制作用。
如下所述，侧墙可以自对准的方式形成。具体地，侧墙可以分别自对准于沟道部的上下端。自对准是指结构之间的相对位置，基本上不受工艺波动特别是光刻波动的影响。这种自对准的结构是可检测的。例如，在集成电路(IC)中可以存在多个这样的器件，如果是自对准的结构，则各器件中侧墙相对于沟道部端部的位置关系可以保持实质上不变；而如果不是自对准的结构，则这种相对位置关系在器件之间可以存在工艺波动。类似于水平型器件中侧墙实质上在竖直方向上延伸，根据本公开实施例的侧墙可以在横向上延伸。
这种半导体器件例如可以如下制造。
根据实施例，可以在衬底上设置第一材料层、第二材料层和第三材料层的堆叠。第一材料层可以限定下端源/漏部的位置，第二材料层可以限定栅堆叠的位置，第三材料层可以限定上端源/漏部的位置。可以通过衬底例如衬底的上部来提供第一材料层，并可以通过例如外延生长来在第一材料层上依次形成第二材料层和第三材料层。或者，可以在衬底上通过例如外延生长，依次形成第一材料层、第二材料层和第三材料层。第一材料层和第三材料层可以在外延生长同时原位掺杂，以在其中形成源/漏部。
可以将该堆叠构图为脊状结构。脊状结构可以包括在第一方向上彼此相对的第一侧和第二侧以及在与第一方向相交(例如，垂直)的第二方向上彼此相对的第三侧和第四侧。例如，脊状结构在平面图中可以呈四边形如矩形或方形。可以在脊状结构的一对相对侧壁(例如，第三侧和第四侧)上形成沟道部。
可以在脊状结构的第一侧和第二侧形成遮挡材料。这样，随后的处理可以不影响脊状结构的第一侧和第二侧，从而可以在脊状结构的第三侧和第四侧形成彼此分离的栅堆叠。或者，为了随后形成围绕沟道部的栅堆叠，可以在脊状结构的第一侧和第二侧限定用于形成栅堆叠的空间。例如，可以在脊状结构的第一侧和第二侧使第二材料层的侧壁相对于第一材料层和第三材料层的侧壁横向凹入，从而限定第一凹入部。第一凹入部可以具有向脊状结构的内侧凹入的弯曲表面。可以在第一凹入部中形成第一位置保持层。
同样地，可以在脊状结构的第三侧和第四侧使第二材料层的侧壁相对于第一材料层和第三材料层的侧壁横向凹入，从而限定第二凹入部，以限定用于栅堆叠的空间。第二凹入部可以具有向脊状结构的内侧凹入的弯曲表面。在第二凹入部的表面上可以形成沟道部。例如，可以通过在脊状结构的暴露表面上进行外延生长，来形成第一有源层，第一有源层位于第二凹入部的表面上的部分可以用作沟道部(也可以称作“沟道层”)。可以基于脊状结构的第三侧和第四侧的侧壁上的第一有源层，分别形成一个器件。于是，基于单个脊状结构，可以形成彼此相对的两个器件。可以在表面上形成有沟道层的第二凹入部中形成第二位置保持层。
在限定第二凹入部之后且在形成第一有源层之前，还可以将脊状结构的外露表面回蚀一定的量，例如大致为将要形成的第一有源层的厚度。这有助于确保随后在沟道部的相对两侧形成的栅堆叠具有基本相等的栅长。
可以在第一材料层和第三材料层中形成源/漏部。例如，可以通过掺杂第一材料层和第三材料层(特别是它们在形成时并未掺杂的情况下)来形成源/漏部。这种掺杂可以通过固相掺杂剂源层来实现。
可以在脊状结构中形成开口，以分离两个器件的有源区。开口也可以沿第一方向延伸，从而使脊状结构分为在第二方向上相对的两部分，这两部分分别具有各自的沟道层。可以通过该开口，去除第二材料层，并在由于第二材料层的去除而释放的空间中形成第三位置保持层。
根据本公开的实施例，在形成第一位置保持层、第二位置保持层和第三位置保持层中的每一个时，还在它们各自的上下表面上形成侧墙。例如，可以实质上共形的方式形成侧墙位置限定层，然后形成相应的位置保持层。以相应的位置保持层为掩模，选择性刻蚀侧墙位置限定层(在相应位置保持层的上下表面上的部分)以释放空间，并在如此释放的空间中通过填充侧墙材料如电介质来形成侧墙。
可以通过替代栅工艺，将第二位置保持层和第三位置保持层(以及第一位置保持层，如果存在的话)替换为栅堆叠，从而形成与沟道部交叠的栅堆叠。原本在第二位置保持层和第三位置保持层(以及第一位置保持层，如果存在的话)各自的上下表面上的侧墙可以介于栅堆叠与源/漏部之间，形成栅侧墙。
根据本公开的实施例，用作沟道部的纳米片或纳米线的厚度以及栅长主要由外延生长确定，而不是通过刻蚀或光刻来确定，因此可以具有良好的沟道尺寸/厚度和栅长控制。
本公开可以各种形式呈现，以下将描述其中一些示例。在以下的描述中，涉及各种材料的选择。材料的选择除了考虑其功能(例如，半导体材料用于形成有源区，电介质材料用于形成电隔离)之外，还考虑刻蚀选择性。在以下的描述中，可能指出了所需的刻蚀选择性，也可能并未指出。本领域技术人员应当清楚，当以下提及对某一材料层进行刻蚀时，如果没有提到其他层也被刻蚀或者图中并未示出其他层也被刻蚀，那么这种刻蚀可以是选择性的，且该材料层相对于暴露于相同刻蚀配方中的其他层可以具备刻蚀选择性。
图1至25示意性示出了根据本公开实施例的制造半导体器件的流程中的一些阶段。
如图1所示，提供衬底1001(其上部可以构成上述的第一材料层)。该衬底1001可以是各种形式的衬底，包括但不限于体半导体材料衬底如体Si衬底、绝缘体上半导体(SOI)衬底、化合物半导体衬底如SiGe衬底等。在以下的描述中，为方便说明，以体Si衬底为例进行描述。在此，提供硅晶片作为衬底1001。
在衬底1001中，可以形成阱区。如果要形成p型器件，则阱区可以是n型阱；如果要形成n型器件，则阱区可以是p型阱。阱区例如可以通过向衬底1001中注入相应导电类型掺杂剂(p型掺杂剂如B或In，或n型掺杂剂如As或P)且随后进行热退火来形成。本领域存在多种方式来设置这种阱区，在此不再赘述。
在衬底1001上，可以通过例如外延生长，形成第二材料层1003和第三材料层1005。第二材料层1003可以用来限定栅堆叠的位置，厚度例如为约20nm-50nm。第三材料层1005可以用来限定上端源/漏部的位置，厚度例如为约20nm-200nm。
衬底1001以及之上形成的上述各层中相邻的层相对于彼此可以具有刻蚀选择性。例如，在衬底1001为硅晶片的情况下，第二材料层1003可以包括SiGe(例如，Ge原子百分比为约10％-30％)，第三材料层1005可以包括Si。
根据实施例，在以下构图中使用了侧墙(spacer)图形转移技术。为形成侧墙，可以形成芯模图案(mandrel)。例如，如图2所示，可以在第三材料层1005上，通过例如淀积，形成用于芯模图案的层1011。例如，用于芯模图案的层1011可以包括非晶硅或多晶硅，厚度为约50nm-150nm。另外，为了更好的刻蚀控制，可以通过例如淀积，先形成刻蚀停止层1009。例如，刻蚀停止层1009可以包括氧化物(例如，氧化硅)，厚度为约1nm-10nm。
在用于芯模图案的层1011上，可以通过例如淀积，形成硬掩模层1013。例如，硬掩模层1013可以包括氮化物(例如，氮化硅)，厚度为约30nm-100nm。
可以将用于芯模图案的层1011构图为芯模图案。
例如，如图3所示，可以在硬掩模层1013上形成光刻胶1007，并通过光刻将其构图为沿第一方向(图3中垂直于纸面的方向)延伸的条状。可以光刻胶1007作为刻蚀掩模，通过例如反应离子刻蚀(RIE)依次对硬掩模层1013和用于芯模图案的层1011进行选择性刻蚀，将光刻胶的图案转移到硬掩模层1013和用于芯模图案的层1011中。刻蚀可以停止于刻蚀停止层1009。之后，可以去除光刻胶1007。
如图4所示，可以在芯模图案1011在与第一方向相交(例如，垂直)的第二方向(图4中纸面内的水平方向)上相对两侧的侧壁上，形成侧墙1017。例如，可以以大致共形的方式淀积一层厚度为约10nm-100nm的氮化物，然后沿竖直方向对淀积的氮化物层进行各向异性刻蚀如RIE(可以停止于刻蚀停止层1009)，以去除其横向延伸部分而留下其竖直延伸部分，从而得到侧墙1017。侧墙1017随后可以用来限定器件有源区的位置。
如上所述形成的芯模图案及其侧壁上形成的侧墙1017在第一方向上延伸。可以限定它们在第一方向上的范围，并因此限定器件有源区在第一方向上的范围。
如图5(a)至5(c)所示，可以在图4所示的结构上形成光刻胶1015，并通过光刻将其构图为在第一方向上占据一定范围，例如沿着与第一方向垂直的第二方向延伸的条状。可以光刻胶1015作为刻蚀掩模，通过例如竖直方向的RIE依次对下方的层进行选择性刻蚀。刻蚀可以进行到衬底1001特别是其中的阱区中，从而在衬底1001中形成凹槽。形成的凹槽中随后可以形成隔离，例如浅沟槽隔离(STI)。之后，可以去除光刻胶1015。
如图5(c)所示，第二材料层1003在第一方向上的侧壁当前暴露于外。
根据本公开的实施例，为了形成环绕沟道部的栅堆叠，可以在第二材料层在第一方向上的两端留出用于栅堆叠的空间。
为此，如图6所示，可以对第二材料层1003进行选择性刻蚀，以使其在第一方向上的侧壁相对凹入。为更好地控制刻蚀的量，可以采用原子层刻蚀(ALE)。例如，可以使用氢(H)和/或氦(He)来使沟道层1003(在此，SiGe)改性，然后通过湿法腐蚀或NH3、NF3等基团来去除改性的层。可以重复此处理，直至实现所需的刻蚀深度，例如约5nm-20nm。取决于刻蚀的特性，例如第二材料层1003相对于衬底1001和第三材料层1005的刻蚀选择性，刻蚀后第二材料层1003的侧壁可以呈现不同的形状。在图6中示出了刻蚀后第二材料层1003的侧壁为向内侧凹入的C形。但是，本公开不限于此。例如，在刻蚀选择性好时，刻蚀后第二材料层1003的侧壁可以接近竖直。在此，刻蚀可以是各向同性的，特别是在需要较大刻蚀量时。
在如此形成的凹入中，随后将形成栅堆叠(的一部分)。根据本公开的实施例，可以形成侧墙。一般而言，侧墙可以形成在栅堆叠的分别面向源/漏区的相对两侧(在竖直型器件的情况下，上下两侧)，而不期望形成在栅堆叠面向沟道区一侧。可以利用侧墙位置限定层结合在凹入中形成的位置保持层来限定侧墙的形成空间。
例如，如图7所示，可以通过外延生长或淀积，在凹入中形成侧墙位置限定层1019。侧墙位置限定层1019可以大致共形的方式形成，从而沿着结构的表面延伸。考虑到后继处理中的刻蚀选择性，侧墙位置限定层1019可以包括例如SiGe，其厚度例如为约2nm-10nm。在其中形成有侧墙位置限定层1019的凹入中，可以形成第一位置保持层1021。例如，可以在衬底上淀积足以填满凹入的电介质材料如SiC，然后对淀积的电介质材料进行回蚀如竖直方向的RIE。这样，可以去除硬掩模层1013和侧墙1017所限定范围之外的电介质材料，且电介质材料留于上述凹入中而形成第一位置保持层1021。另外，在回蚀过程中，在凹入之外的其他表面上形成的侧墙位置限定层1019也可被去除(或者，即使未被去除，也不影响后继工艺的进行，因此在附图中将侧墙位置限定层1019示出为仅形成在凹入内)。
然后，如图8(a)至8(d)所示，可以第一位置保持层1021为掩模，通过选择性刻蚀，来回蚀侧墙位置限定层1019。对于侧墙位置限定层1019的回蚀，可以释放第一位置保持层1021上下两侧的空间，且留下侧墙位置限定层1019面向沟道区的部分(在该示例中，在第二材料层1003的表面上延伸的部分)。为保证工艺裕度，留下的侧墙位置限定层1019除了在第二材料层1013的表面上延伸的部分之外，还可以有少许延伸到第一位置保持层1021的上下表面上。由于上下两侧刻蚀基本同等进行，侧墙位置限定层1019在第一位置保持层1021的上下表面上延伸的长度可以大致相同。在此，为更好地控制刻蚀量，可以采用ALE。
在由于侧墙位置限定层1019的回蚀而释放的空间中，可以形成侧墙。例如，可以通过淀积如化学气相淀积(CVD)或原子层淀积(ALD)，形成薄的侧墙材料层。考虑到刻蚀选择性(例如，相对于第一位置保持层1021等)，侧墙材料层可以包括氮化物。侧墙材料层可以大致共形的方式形成，且淀积厚度使得所淀积的侧墙材料层可以填满第一位置保持层1021上下侧的空间。然后，可以对淀积的侧墙材料层进行各向异性刻蚀如RIE。RIE可以沿竖直方向进行，且刻蚀量可以大于淀积厚度，从而可以去除侧墙材料层在凹入之外的部分，同时侧墙材料层在凹入之内的部分可以保留，从而形成侧墙1023。
侧墙1023在第一位置保持层1021上下两侧的部分占据了原本侧墙位置限定层1019所在的空间(因此厚度与侧墙位置限定层1019的厚度基本相同，且可以实质上共面，例如上表面共面和/或下表面共面)，因此可以自对准于侧墙位置限定层1019。另外，侧墙位置限定层1019可以自对准于第二材料层1003(以及，因此可以自对准于形成于第二材料层1003中的沟道区)，因此侧墙1023在第一位置保持层1021上下两侧的部分可以自对准于沟道区的上下两端。
根据本公开的实施例，还可以在衬底1001上形成保护层1025。例如，可以通过淀积，在衬底1001上形成氧化物层，并对淀积的氧化物层进行平坦化处理如化学机械抛光(CMP)(CMP可以停止于硬掩模层1013)后进一步回蚀，来形成保护层1025。在此，保护层1025可以处于衬底1001的凹槽中，其顶面低于衬底1001的顶面。另外，在回蚀的过程中，刻蚀停止层1009(在该示例中，也是氧化物)暴露于外的部分也可以被刻蚀。根据其他实施例，形成保护层1025的操作可以在选择性刻蚀第二材料层1003以使其凹入之前的操作执行，或者在回蚀侧墙位置限定层1019的操作之前执行。
保护层1025可保护衬底1001的表面。例如，在该示例中，先限定了有源区在第一方向上的范围。随后，将限定有源区在第二方向上的范围。保护层1025可以避免在限定第二方向上的范围时对衬底目前在凹槽中暴露于外的表面(参见图5(c)和7)造成影响。另外，在衬底1001中形成不同类型的阱区的情况下，保护层1025可以保护不同类型阱区之间的pn结不被刻蚀(例如，形成第一位置保持层1021时的回蚀)破坏。
如图9所示，可以利用硬掩模层1013和侧墙1017，将第三材料层1005、第二材料层1003和衬底1001的上部(第一材料层)构图为脊状结构(事实上，该脊状结构在第一方向上的范围已通过上述处理而限定)。例如，可以硬掩模层1013和侧墙1017作为刻蚀掩模，通过例如竖直方向的RIE依次对各层进行选择性刻蚀，将图案转移到下方的层中。于是，衬底1001的上部、第二材料层1003和第三材料层1005可以形成脊状结构。如上所述，由于保护层1025的存在，刻蚀可以不影响衬底1001在脊状结构在第一方向上两侧的部分。
在此，刻蚀可以进入衬底1001的阱区中。刻蚀进入衬底1001中的程度可以与以上结合图5(a)至5(c)描述的刻蚀接入衬底1001中的程度基本相同或者相似。同样地，在衬底1001中形成凹槽。并且也可以在这些凹槽中形成保护层(参见图10中同样标示为1025的部分)。该保护层3与之前的保护层(一起标示为1025)一起围绕脊状结构的外周。这样，在脊状结构周围可以具有相似的处理条件，即，都是衬底1001中形成有凹槽，凹槽中形成有保护层1025。
同样地，为了形成环绕沟道部的栅堆叠，可以在第二材料层在第二方向上的两端留出用于栅堆叠的空间。例如，如图10所示，可以对第二材料层1003进行选择性刻蚀，以使其在第二方向上的侧壁相对凹入(可以限定用于栅堆叠的空间)。为更好地控制刻蚀的量，可以采用ALE。例如，刻蚀的量可以为约10nm-40nm。如上所述，刻蚀后第二材料层1003的侧壁可以呈现向内侧凹入的C形。在此，刻蚀可以是各向同性的，特别是在需要较大刻蚀量时。通常，第二材料层1003的C形侧壁在上下两端处曲率较大，而在腰部或中部处曲率较小。
可以在脊状结构的侧壁上形成第一有源层，以便随后限定沟道部。为使后续在C形沟道部左右两侧形成栅堆叠时它们的栅长(例如，沿垂直于衬底表面方向)可以保持基本相等，如图11所示，可以对脊状结构(具体地，第一材料层、第二材料层和第三材料层的外露表面)进行回蚀，使其外周侧壁相对凹入。为控制刻蚀深度，可以采用ALE。刻蚀深度可以基本等于随后要生长的第一有源层的厚度，例如为约5nm-15nm。
然后，如图12所示，可以通过例如选择性外延生长，在脊状结构的侧壁上形成第一有源层1027。由于选择性外延生长，第一位置保持层1021的表面上可以没有形成第一有源层1027。第一有源层1027随后可以限定沟道部，厚度为例如约3nm-15nm。由于沟道部(尽管可以呈C形)主要在竖直方向上延伸，从而第一有源层1027(特别是其在第二材料层侧壁上的部分)也可以称作(竖直)沟道层。根据本公开的实施例，第一有源层1027(随后用作沟道部)的厚度可以通过外延生长工艺决定，因此可以更好地控制沟道部的厚度。第一有源层1027可以在外延生长时原位掺杂，以调节器件的阈值电压。
在图12中，将第一有源层1027在第一材料层和第三材料层的侧壁上的部分的侧壁示出为与侧墙1017的侧壁基本齐平。这可以通过控制回蚀量和外延生长厚度基本相同来实现。但是，本公开不限于此。例如，第一有源层1027在第一材料层和第三材料层的侧壁上的部分的侧壁可以相对于侧墙1017的侧壁凹入，或者甚至可能突出。
在此，进行上述回蚀可以将凹入部的上端和下端分别向上和向下刻蚀，使得生长第一有源层1027之后，凹入部的高度t1与第二材料层1003的厚度t2可基本相同。这样，随后在第一有源层1027左右两侧形成的栅堆叠可以具有基本相等的栅长。但是，本公开不限于此。根据本公开的实施例，也可通过调节回蚀量来改变第一有源层1027外侧的栅长，从而改变两侧栅长的比例，以优化由于C形沟道部左右两侧形貌不同对器件性能的影响。
可以根据设计对器件的性能要求，适当选择第一有源层1027的材料。例如，第一有源层1027可以包括各种半导体材料，例如Si、Ge、SiGe、InP、GaAs、InGaAs等。在该示例中，第一有源层1027可以包括与第一材料层和第三材料层相同的材料如Si。
在图12的示例中，脊状结构在第二方向上相对两侧的第一有源层1027可以具有实质上相同的特征(例如，材料、尺寸、掺杂特性等)，且彼此可以对称设置在第二材料层的相对两侧。但是，本公开不限于此。如下所述，通过单个脊状结构，可以形成彼此相对的两个器件。根据设计对这两个器件的性能要求，脊状结构相对两侧的第一有源层1027可以具有不同的特征，例如在厚度、材料和掺杂特性等至少一个方面不同。这可以通过在一个器件区域中生长第一有源层时遮蔽另一个器件区域来实现。
由于第二材料材料层1003凹入，因此在第一有源层1027与第二材料层1003相对应的部分外侧，形成有空隙。在该空隙中，随后可以形成栅堆叠。
与以上结合图7描述的工艺类似，可以在该空隙中形成侧墙。例如，如图13所示，可以在该空隙中形成侧墙位置限定层1029和第二位置保持层1031，并在第二位置保持层1031上下形成侧墙1033。侧墙位置限定层1029与侧墙位置限定层1019可以具有基本上相同的特性，例如相同的材料、基本上相同的厚度等，类似地侧墙1023与侧墙1033可以具有基本上相同的特性，例如相同的材料、基本上相同的厚度等。侧墙1033可以在第一方向上延伸以与之前形成的侧墙1023相接，从而它们彼此之间可以存在界面。另外，第一位置保持层1021与第二位置保持层1031可以包括相同的材料，从而它们随后在替代栅工艺中可以被相同的刻蚀配方一起去除。
之后，可以进行源/漏掺杂。
如图14所示，可以通过例如淀积，在图13所示的结构上形成固相掺杂剂源层1035。固相掺杂剂源层1035可以大致共形的方式形成。例如，固相掺杂剂源层1035可以是包含掺杂剂的氧化物，厚度为约1nm-5nm。固相掺杂剂源层1035中包含的掺杂剂可以用于掺杂源/漏部(以及可选地，衬底1001的露出表面)，因此可以具有与所需形成的源/漏部相同的导电类型。例如，对于p型器件，固相掺杂剂源层1035可以包含p型掺杂剂如B或In；对于n型器件，固相掺杂剂源层1035可以包含n型掺杂剂如P或As。固相掺杂剂源层1035的掺杂剂的浓度可以为约0.1％-5％。
在该示例中，在形成固相掺杂剂源层1035之前，可以通过例如RIE，选择性刻蚀保护层1025，以露出衬底1001的表面。这样，衬底1001的露出表面也可被掺杂从而形成两个器件下端的源/漏部S/D各自的接触区。
如图15所示，可以通过退火处理，将固相掺杂剂源层1035中的掺杂剂驱入第一材料层和第三材料层中以形成源/漏部S/D(以及可选地，可以驱入衬底1001的露出表面中以形成两个器件下端的源/漏部S/D各自的接触区)。之后，可以去除固相掺杂剂源层1035。
由于第一材料层和第三材料层可以具有相同的材料，且固相掺杂剂源层1035可以大致共形的方式形成在它们的表面上，因此掺杂剂从固相掺杂剂源层1035向第一材料层和第三材料层中的驱入程度可以大致相同。因此，源/漏部S/D(与第一材料层、第三材料层的内侧部分之间)的(掺杂浓度)界面可以大致平行于第一材料层和第三材料层的表面，也即，可以在竖直方向上，且可以彼此对准。
在该示例中，第一材料层通过衬底1001的上部提供。但是，本公开不限于此。例如，第一材料层也可以是衬底1001上的外延层。在这种情况下，第一材料层和第三材料层可以在外延时原位掺杂，而不是利用固相掺杂剂源层进行掺杂。
在脊状结构周围的凹槽中，可以形成隔离层1037，如图16(a)所示。形成隔离层的方法可以与如上所述形成保护层1025的方法相似，在此不再赘述。
为降低栅与源/漏之间的电容，可以进一步降低栅与源/漏之间的交叠。例如，如图16(b)所示，在去除固相掺杂剂源层1035之后，可以通过例如选择性刻蚀第一材料层和第三材料层的侧壁上形成的第一有源层1027甚至进而选择性刻蚀第一材料层和第三材料层，使源/漏部S/D在横向上进一步凹进，从而源/漏部S/D与第一位置保持层1021、第二位置保持层1031(随后限定栅堆叠的位置)之间的交叠减少。在由于源/漏部S/D的凹进而在硬掩模层1013和侧墙1017下方所释放的空隙中，可以填充电介质1037′如氮氧化物或氧化物。填充可以通过淀积(且平坦化)然后回蚀来实现。回蚀时留下一定厚度的电介质1037′在衬底1001的表面上从而形成隔离部。
在以下，为方便起见，仍以图16(a)所示的情形为例进行描述。
接下来，可以利用侧墙1017来完成有源区的限定。
如图17所示，可以通过选择性刻蚀如RIE或者平坦化处理如CMP，去除硬掩模层1013以露出芯模图案1011。在去除硬掩模层1013的过程中，在该示例中同为氮化物的侧墙1017的高度可能降低。然后，可以通过选择性刻蚀如采用TMAH溶液的湿法刻蚀或采用RIE的干法刻蚀，去除芯模图案1011。这样，在脊状结构上留下了彼此相对延伸的一对侧墙1017(高度降低，顶端形貌也可能有所改变)。
可以利用侧墙1017作为刻蚀掩模，通过例如竖直方向的RIE，依次选择性刻蚀刻蚀停止层1009、第三材料层1005、第二材料层1003以及衬底1001的上部。刻蚀可以进行到衬底1001的阱区中。这样，在隔离层1037围绕的空间内，第三材料层1005、第二材料层1003以及衬底1001的上部形成了与侧墙1017相对应的一对堆叠，用以限定有源区。
当然，形成用于限定有源区的堆叠不限于侧墙图形转移技术，也可以利用光刻胶等通过光刻来进行。
在此，出于外延生长的目的，用于限定栅堆叠位置的第二材料层1003包括半导体材料。为便于后继的替代栅工艺，可以将第二材料层1003替换为电介质材料，以形成第三位置保持层。
例如，如图18所示，可以相对于第一有源层1027、衬底1001和第三材料层1005(在该示例中均为Si)，通过选择性刻蚀，去除第二材料层1003(在该示例中为SiGe)。这样，在第一有源层1027的与第二位置保持层1031相反的一侧，形成了空隙(由于第二材料层1003的去除而释放)。同样地，可以在该空隙中形成侧墙。例如，可以在该空隙中形成侧墙位置限定层1039和第三位置保持层1041，并在第三位置保持层1041上下形成侧墙1043。侧墙位置限定层1039与侧墙位置限定层1019、1029可以具有基本上相同的特性，例如相同的材料、基本上相同的厚度等，类似地侧墙1043与侧墙1023、1033可以具有基本上相同的特性，例如相同的材料、基本上相同的厚度等。侧墙1043可以在第一方向上延伸以与之前形成的侧墙1023相接，从而它们之间可以存在界面。另外，第三位置保持层1041与第一位置保持层1021、第二位置保持层1031可以包括相同的材料，从而它们随后在替代栅工艺中可以被相同的刻蚀配方一起去除。
另外，在与侧墙1017相对应的一对堆叠(有源区)之间，目前并未形成有隔离层。如图19(a)和19(b)所示，可以通过例如淀积(且平坦化)然后回蚀的方式，在衬底1001上形成隔离层1045。例如，隔离层1045可以包括氧化物，且因此与之前的隔离层1037示出为一体。隔离层1045的顶面可以接近例如不低于(优选地，略高于)第一材料层的顶面(即，衬底1001的顶面)或者第二材料层的底面(即，在第一位置保持层1021、第二位置保持层1031和第三位置保持层1041的底面上形成的侧墙的下表面)，且不高于第二材料层的顶面(即，在第一位置保持层1021、第二位置保持层1031和第三位置保持层1041的顶面上形成的侧墙的上表面)或者第三材料层的底面。这可以减少栅堆叠与源/漏部特别是下方的源/漏部之间的交叠。
如图19(b)所示，第一位置保持层1021、第二位置保持层1031与第三位置保持层1041(它们一起限定栅堆叠的位置)围绕第一有源层1027的一部分。第一有源层1027的该部分可以用作沟道部。可以看出，沟道部是呈C形的弯曲纳米片(当纳米片较窄时，例如，图19(b)中纸面内竖直方向的尺寸较小时，可以变成纳米线)。由于刻蚀第二材料层1003(SiGe)时相对于第一有源层1025(Si)的高刻蚀选择性，因此沟道部的厚度(纳米线的情况下，为粗细，或者是直径)基本上由第一有源层1025的选择性生长工艺来确定。这相对于仅使用刻蚀方法或光刻方法来确定厚度的技术具有巨大优势，因为相比于刻蚀或光刻，外延生长工艺具有好得多的工艺控制。
在此，在第二位置保持层1031与第一有源层1027之间具有侧墙位置限定层1029，且在第三位置保持层1041与第一有源层1027之间具有侧墙位置限定层1039。另外，关于形成在第二材料层1003的表面上的侧墙位置限定层1019(例如参见图8(d)；在该示例中，SiGe)，在如以上结合图18所述去除第二材料层1003(在该示例中，SiGe)时，可以被一起去除。
根据本公开的另一实施例，为降低电容，可以进一步降低栅与第一材料层和第三材料层(其中形成有源/漏部)之间的交叠。例如，如图20所示，在如上所述形成第三位置保持层1041之后，可以通过选择性刻蚀，使第一材料层和第三材料层的暴露表面进一步凹进。从而第一材料层和第三材料层与第三位置保持层1041(随后限定栅堆叠的位置)之间的交叠减少。之后，可以类似地形成隔离层1045′。在形成隔离层1045′的过程中，隔离层1045′的电介质材料也会填充侧墙1017下方由于第三材料层的凹入而形成的空隙中。
在图20的示例中，示出了在参考图16(b)描述的缩减交叠的处理工艺之外再进行参考图20描述的缩减交叠的工艺而得到的结构。于是，源/漏部S/D的外周被电介质材料所围绕。但是，本公开不限于此。例如，参考图16(b)描述的缩减交叠的处理工艺与参考图20描述的缩减交叠的处理工艺可以择一进行，或者可以都进行。
在以下的描述中，仍然以图19(a)和19(b)所示的情形为例进行描述。
接下来，可以进行替代栅工艺，以形成栅堆叠。
如图21(a)至21(c)所示，可以通过选择性刻蚀，去除第一位置保持层1021、第二位置保持层1031和第三位置保持层1041，并可以去除由此露出的侧墙位置限定层1029、1039。于是，释放了用于栅堆叠的空间，即，第一位置保持层1021、第二位置保持层1031和第三位置保持层1041以及侧墙位置限定层1029、1039原本所在的空间。
可以在隔离层1045上形成栅堆叠。例如，可以通过淀积，以大致共形的方式形成栅介质层1047，并在栅介质层1047上形成栅导体层1049。栅导体层1049可以填充有源区之间的空间。可以对栅导体层1049进行平坦化处理如CMP，CMP可以停止于侧墙1017。然后，可以回蚀栅导体层1049，以使其顶面低于在第一位置保持层1021、第二位置保持层1031和第三位置保持层1041的顶面上形成的侧墙的上表面(或者，第二材料层的顶面或第三材料层的底面)，以降低源/漏部与栅堆叠之间的电容。通过这种方式，所形成的栅堆叠的端部嵌入到由于去除第一位置保持层1021、第二位置保持层1031和第三位置保持层1041(以及侧墙位置限定层1029、1039)而释放的空间中，围绕沟道部。
例如，栅介质层1047可以包括高k栅介质如HfO2，厚度例如为约1nm-5nm。在形成高k栅介质之前，还可以形成界面层，例如通过氧化工艺或淀积如ALD形成的氧化物，厚度为约0.3nm-1.5nm。栅导体层1039可以包括功函数调节金属如氮化钛(TiN)、氮化钽(TaN)、碳化钛铝(TiAlC)等和栅导电金属如钨(W)等。
当前，两个器件各自的栅堆叠彼此连接成一体。可以根据器件设计，通过例如光刻，将栅导体层1049在两个器件之间断开，同时也可以构图栅接触部的着接焊盘。
如图22所示，可以形成光刻胶1051，并将其构图为遮蔽要形成栅接触部的着接焊盘的区域，而露出其他区域。然后，如图23(a)至23(c)所示，可以光刻胶1051(以及侧墙1017)作为掩模，选择性刻蚀如RIE栅导体层1049，RIE可以沿竖直方向进行并停止于栅介质层1047。之后，可以去除光刻胶1051。
于是，栅导体层1049可以基本留于且自对准于侧墙1017下方，除了在侧墙1017的一侧(图23(a)中的上侧)突出一部分以用作着接焊盘之外。栅导体层1049在分别处于相对侧墙1017下方的两个相对器件之间分离，从而与栅介质层1047相结合而限定分别用于两个器件的栅堆叠。
在该示例中，两个器件各自的着接焊盘位于侧墙1017的相同侧。但是，本公开不限于此。例如，两个器件各自的着接焊盘可以位于侧墙1017的不同侧。
至此，完成了器件基础结构的制作。随后，可以制作各种接触部、互连结构等。
例如，如图24(a)和24(b)所示，可以通过例如淀积然后平坦化的方式，在衬底上形成电介质层1053。然后，可以形成接触孔，并在接触孔中填充导电材料如金属，形成接触部1055。接触部1055可以包括穿过侧墙1017和刻蚀停止层1009连接到上端源/漏部的接触部，穿过电介质层1053和隔离层1045连接到下端源/漏部的接触区的接触部，以及穿过电介质层1053连接到栅导体层1049的着接焊盘的接触部。如图24(a)和24(b)所示，到两个器件各自的下端源/漏部的接触区的接触部可以分处于有源区的相对两侧(图中的左侧和右侧)。
根据本公开的其他实施例，到下端源/漏部的接触区的接触部可以与到相应器件的栅导体层的着接焊盘的接触部分别处于相应器件有源区的相对两侧，如图25所示。
在上述实施例中，形成了围栅器件。但是，本公开不限于此。例如，可以在沟道层的相对两侧形成彼此分离的两个栅堆叠。
图26(a)至32(b)示意性示出了根据本公开另一实施例的制造半导体器件的流程中的一些阶段。以下，将主要描述该实施例与上述实施例的不同之处。
如以上结合图1至3所述，可以在衬底1001上依次形成第二材料层1003和第三材料层1005，并在第三材料层1005上形成刻蚀停止层1009以及构图为沿第一方向延伸的条状的芯模图案1011和硬掩模层1013。
与上述实施例中直接在第一方向上连续的芯模图案1011(和硬掩模层1013)的侧壁上形成侧墙不同，根据该实施例，可以先限定器件有源区在第一方向上的范围。
例如，如图26(a)至26(c)所示，可以在如图3所示的结构(去除光刻胶1007)上形成光刻胶1015′，并通过光刻将其构图为在第一方向上占据一定范围，例如沿着与第二方向延伸的条状。在此，示出了在第一方向上相邻的多个(例如，3个)器件有源区，并相应地示出了光刻胶1015′的多个(例如，3个)条形形状(参见图26(a)，其中上下两侧的条形形状由于画面限制而仅示出了一部分)。可以光刻胶1015′作为刻蚀掩模，通过例如竖直方向的RIE依次对下方的层进行选择性刻蚀。刻蚀可以进行到衬底1001特别是其中的阱区中，从而在衬底1001中形成凹槽。第一方向上相邻的器件有源区之间的间隔距离，或者说，器件有源区之间的凹槽的宽度，在图中示出为W。
然后，如图27(a)至27(d)所示，可以例如如以上结合图4所述，来形成侧墙1017′。在该实施例中，可以选择在侧墙形成工艺中淀积的氮化物的厚度大于W/2，从而氮化物可以填满凹槽，并在侧墙形成工艺中的各向异性刻蚀中可以得以保留。于是，如此形成的侧墙1017′除了如以上结合图4所示在芯模图案1011(和硬掩模层1013)第一方向上延伸的侧壁上的部分之外，还具有沿第二方向延伸的部分(即，填充到凹槽中的部分)。沿第二方向延伸的部分可以形成遮挡层，遮挡器件有源区在第一方向上的相对两侧，以免受后继工艺的影响，并且可以用作第一方向上相邻的器件有源区之间的隔离部。
之后，可以基本上按照上述实施例中的工艺进行，除了不需要在第一方向上的相对两端进行处理之外。例如，如以上结合图9至20所述，可以形成第一有源层1027，并在第一有源层1027在第二方向上的相对两侧分别形成第二位置保持层1031和第三位置保持层1041，其中在第二位置保持层1031上下形成有侧墙1033，该侧墙1033借助于侧墙位置限定层1029来形成，在第三位置保持层1041上下形成有侧墙1043，该侧墙1043借助于侧墙位置限定层1039来形成，得到如图28(a)和28(b)所示的结构。在该实施例中，并不会形成位于有源区在第一方向上的相对两侧的第一位置保持层1021(在这两侧存在上述遮挡层，即，侧墙1017′的材料)。
另外，侧墙1033和侧墙1043由于分别在不同步骤中形成，因此可以彼此不同地形成，例如具有不同的厚度和/或不同的材料。例如，侧墙位置限定层1029和侧墙位置限定层1039可以分别生长不同的厚度，从而据此形成的侧墙1033和侧墙1043可以具有不同的厚度。
如图28(b)所示，第二位置保持层1031与第三位置保持层1041分别处于第一有源层1027在第二方向上的相对两侧，并限定栅堆叠的位置。第一有源层1027与第二位置保持层1031、第三位置保持层1041(或者，栅堆叠)交叠的部分的部分可以用作沟道部。另外，在第一方向上，侧墙1017′沿着第二方向延伸的部分可以作为器件有源区之间的隔离。
同样可以进行替代栅工艺。
如图29所示，可以通过选择性刻蚀，去除第二位置保持层1031和第三位置保持层1041，并可以去除由此露出的侧墙位置限定层1029、1039。于是，释放了用于栅堆叠的空间，即，第二位置保持层1031和第三位置保持层1041以及侧墙位置限定层1029、1039原本所在的空间。可以在隔离层1045上形成栅堆叠(栅介质层1047和第一栅导体层1049a)。关于栅堆叠的形成，可以参见以上结合图21(a)至21(c)的描述。不同之处在于，在该实施例中，栅堆叠形成为第一有源层1027在第二方向上的相对两侧的分离部分，分别占据第二位置保持层1031(和侧墙位置限定层1029)原本所在的空间以及第三位置保持层1041(和侧墙位置限定层1039)原本所在的空间。同样，在栅堆叠的上下存在侧墙1033、1043。
对于栅堆叠分别处于第一有源层1027相对两侧的部分(也可分别称作第一栅堆叠和第二栅堆叠)，它们可以采取相同的配置(例如，具有相同的栅介质层和栅导体层)，或者可以采用不同的配置(例如，具有不同的栅介质层和/或栅导体层)以优化器件性能。
例如，如图30所示，可以通过光刻胶1057遮蔽各器件在第一有源层1027一侧的栅堆叠(例如，第一栅堆叠)，而露出另一侧的栅堆叠(例如，第二栅堆叠)。可以通过选择性刻蚀，去除露出的栅堆叠的栅导体层(以及可选地，栅介质层)。之后，可以去除光刻胶1057。
如图31所示，可以通过淀积然后回蚀另外的栅导体材料的方式，在第二栅堆叠中另外形成第二栅导体层1049b。另外的栅导体材料的回蚀使得在第一栅堆叠处的另外的栅导体材料可以被去除，而留于第二栅堆叠处。在第二栅堆叠处的栅介质层1047也被去除的情况下，还可形成另外的栅介质层。
类似地，也可根据器件设计，将栅导体层在不同器件之间断开，同时也可以构图栅接触部的着接焊盘。
例如，如图32(a)和32(b)所示，可以将第一栅导体层1049a和第二栅导体层1049b构图为主要在侧墙1017′下方(原本第二位置保持层1031和第三位置保持层1041所在的空间)延伸，并具有突出部分，以用作着栅接触部的着接焊盘。
随后，可以如上所述制作各种接触部、互连结构等，在此不再赘述。
根据本公开实施例的半导体器件可以应用于各种电子设备。例如，可以基于这样的半导体器件形成集成电路(IC)，并由此构建电子设备。因此，本公开还提供了一种包括上述半导体器件的电子设备。电子设备还可以包括与集成电路配合的显示屏幕以及与集成电路配合的无线收发器等部件。这种电子设备例如智能电话、个人计算机(PC)、平板电脑、人工智能设备、可穿戴设备、移动电源、汽车电子设备、通讯设备或物联网(IoT)设备等。
根据本公开的实施例，还提供了一种芯片系统(SoC)的制造方法。该方法可以包括上述方法。具体地，可以在芯片上集成多种器件，其中至少一些是根据本公开的方法制造的。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。

Claims (27)

1.一种半导体器件，包括：
衬底上的沟道部，所述沟道部包括截面呈C形的弯曲纳米片或纳米线；
相对于所述衬底分别处于所述沟道部的上下两端的第一源/漏部和第二源/漏部；
所述沟道部的相对两侧的第一栅堆叠和第二栅堆叠；
第一侧墙，分别介于所述第一栅堆叠与所述第一源/漏部之间以及所述第一栅堆叠与所述第二源/漏部之间；以及
第二侧墙，分别介于所述第二栅堆叠与所述第一源/漏部之间以及所述第二栅堆叠与所述第二源/漏部之间。
2.根据权利要求1所述的半导体器件，其中，所述第一侧墙和所述第二侧墙具有彼此不同的厚度。
3.根据权利要求1或2所述的半导体器件，其中，所述第一侧墙和所述第二侧墙包括彼此不同的电介质。
4.根据权利要求1所述的半导体器件，其中，所述第一栅堆叠和所述第二栅堆叠形成围绕所述沟道部的外周的栅堆叠。
5.根据权利要求4所述的半导体器件，其中，所述第一侧墙和所述第二侧墙形成围绕所述沟道部的外周的侧墙。
6.根据权利要求5所述的半导体器件，还包括：
所述沟道部在第一方向上的相对两侧的第三侧墙和第四侧墙，其中，所述第一侧墙和所述第二侧墙在与所述第一方向相交的第二方向上的相对两侧，
其中，所述第一侧墙分别与所述第三子侧墙和所述第四子侧墙相接且在相接之处存在界面，所述第二侧墙分别与所述第三子侧墙和所述第四子侧墙相接且在相接之处存在界面。
7.根据权利要求6所述的半导体器件，其中，
所述第一侧墙、所述第二侧墙、所述第三侧墙和所述第四侧墙各自在所述栅堆叠上的部分实质上共面，且各自在所述栅堆叠下的部分实质上共面。
8.根据权利要求1所述的半导体器件，其中，所述第一侧墙和所述第二侧墙自对准于所述沟道部的上下两端。
9.根据权利要求1所述的半导体器件，其中，所述弯曲纳米片或纳米线包括在垂直于衬底表面的截面中呈开口向着相同方向的C形的第一侧壁以及第二侧壁，所述第一侧壁和所述第二侧壁在所述沟道部上下两端的源/漏部之间延伸，所述第一栅堆叠与所述第一侧壁交叠且所述第二栅堆叠与所述第二侧壁交叠。
10.根据权利要求9所述的半导体器件，其中，所述弯曲纳米片或纳米线具有实质上均匀的厚度或直径。
11.根据权利要求1所述的半导体器件，还包括：
实质上竖直延伸的有源层，包括在上部与下部之间延伸的中部，所述中部形成所述弯曲纳米片或纳米线；
所述有源层的上部的侧壁上的第一半导体层；以及
所述有源层的下部的侧壁上的第二半导体层，
其中，所述第一源/漏部和所述第二源/漏部包括所述第一半导体层和所述第二半导体层中的掺杂区。
12.根据权利要求11所述的半导体器件，其中，所述第一半导体层从所述有源层的上部的侧壁向着远离所述C形的开口的一侧延伸，所述第二半导体层从所述有源层的上部的侧壁向着远离所述C形的开口的一侧延伸。
13.根据权利要求1所述的半导体器件，其中，所述第一栅堆叠和所述第二栅堆叠各自的至少靠近所述沟道部一侧的部分与所述沟道部实质上共面。
14.根据权利要求1所述的半导体器件，其中，所述沟道部和/或所述源/漏部包括单晶半导体材料。
15.根据前述权利要求中任一项所述的半导体器件，其中，所述衬底上存在多个所述半导体器件，其中至少一对半导体器件的所述C形彼此背对。
16.根据权利要求1所述的半导体器件，其中，所述第一栅堆叠的栅长和所述第二栅堆叠的栅长基本相等。
17.一种制造半导体器件的方法，包括：
在衬底上设置第一材料层、第二材料层和第三材料层的堆叠；
将所述堆叠构图为脊状结构，所述脊状结构包括在第一方向上彼此相对的第一侧和第二侧以及在与所述第一方向相交的第二方向上彼此相对的第三侧和第四侧；
在第三侧和第四侧，使所述第二材料层的侧壁相对于所述第一材料层和所述第三材料层的侧壁横向凹入，从而限定第二凹入部；
在所述第二材料层被所述第二凹入部露出的表面上形成沟道层；
在所述第二凹入部的剩余空间中形成第二位置保持层以及位于所述第二位置保持层上下表面上的第一侧墙；
在所述第一材料层和所述第三材料层中形成源/漏部；
在所述脊状结构中形成沿第一方向的开口，从而将所述脊状结构分为在第二方向上相对的两部分；
通过所述开口，去除所述第二材料层；
在由于所述第二材料层的去除释放的空间中形成第三位置保持层以及位于所述第三位置保持层上下表面上的第二侧墙；
在所述衬底上形成隔离层；
去除所述第二位置保持层和所述第三位置保持层；以及
在所述隔离层上在所述沟道层在第二方向上的相对两侧形成第一栅堆叠和第二栅堆叠。
18.根据权利要求17所述的方法，其中，第一侧墙和第二侧墙被形成为具有不同的厚度。
19.根据权利要求17或18所述的方法，其中，使用不同的电介质来形成第一侧墙和第二侧墙。
20.根据权利要求17所述的方法，还包括：
在第一侧和第二侧形成遮挡材料，以遮挡所述脊状结构的第一侧和第二侧。
21.根据权利要求17所述的方法，还包括：
在第一侧和第二侧，使所述第二材料层的侧壁相对于所述第一材料层和所述第三材料层的侧壁横向凹入，从而限定第一凹入部；
在所述第一凹入部中形成第一位置保持层，并在所述第一位置保持层的上下表面上在第一侧和第二侧分别形成第三侧墙和第四侧墙，
其中，去除所述第二位置保持层和所述第三位置保持层还包括：去除所述第一位置保持层，
其中，形成第一栅堆叠和第二栅堆叠包括：形成栅介质层和栅导体层，所述栅介质层和所述栅导体层进入由于所述第一位置保持层、所述第二位置保持层和所述第三位置保持层的去除而释放的空间中。
22.根据权利要求21所述的方法，其中，对于所述第一凹入部、所述第二凹入部和所述空间中的每一个，在其中形成所述第一位置保持层、所述第二位置保持层和所述第三位置保持层中的相应位置保持层并形成相应的侧墙包括：
以实质上共形的方式形成侧墙位置限定层；
在所述第一凹入部、所述第二凹入部和所述空间中的相应一个中，形成相应位置保持层，并以该相应位置保持层为掩模，选择性刻蚀所述侧墙位置限定层，以在该相应位置保持层的上下表面处释放空间；以及
在所释放的空间中形成相应的侧墙，
其中，去除所述第一位置保持层、所述第二位置保持层和所述第三位置保持层还包括去除所述侧墙位置限定层。
23.根据权利要求17所述的方法，其中，所述第一材料层是所述衬底的上部，或者是所述衬底上的外延层。
24.根据权利要求17所述的方法，其中，使所述第二材料层的侧壁凹入包括各向同性刻蚀。
25.根据权利要求17所述的方法，其中，形成沟道层包括选择性外延生长。
26.一种电子设备，包括如权利要求1至16中任一项所述的半导体器件。
27.根据权利要求26所述的电子设备，包括智能电话、个人计算机、平板电脑、人工智能设备、可穿戴设备、移动电源、汽车电子设备、通讯设备或物联网设备。
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