CN116666439B - 具有连续栅长的竖直半导体器件及其制造方法及电子设备 - Google Patents

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Abstract

公开了一种具有连续栅长的竖直半导体器件及其制造方法及包括这种半导体器件的电子设备。根据实施例，半导体器件可以包括：衬底上的半导体基部；半导体基部上相对于衬底竖直的第一竖直沟道部和第二竖直沟道部，第一竖直沟道部和第二竖直沟道部从半导体基部突出，在第一方向上彼此间隔开，且彼此自对准，其中，半导体基部在第一竖直沟道部和第二竖直沟道部之间连续延伸；分别在第一竖直沟道部和第二竖直沟道部上的第一源/漏部和第二源/漏部；以及栅堆叠，栅堆叠至少部分地设置于第一竖直沟道部、半导体基部和第二竖直沟道部上，以在第一源/漏部与第二源/漏部之间限定连续的沟道。

Description

具有连续栅长的竖直半导体器件及其制造方法及电子设备
技术领域
本公开涉及半导体领域，更具体地，涉及具有连续栅长的竖直半导体器件及其制造方法及包括这种半导体器件的电子设备。
背景技术
随着半导体器件如金属氧化物半导体场效应晶体管(MOSFET)的不断小型化，提出了各种结构的器件例如鳍式场效应晶体管(FinFET)、多桥沟道场效应晶体管(MBCFET)和竖直纳米片或纳米线场效应晶体管等。但是，这些器件在某些方面仍然受限。例如，输入/输出(I/O)器件或模拟器件需要较长的栅长或者连续栅长，而竖直纳米片或纳米线器件难以具有连续栅长。
发明内容
有鉴于此，本公开的目的至少部分地在于提供一种具有连续栅长的竖直半导体器件及其制造方法及包括这种半导体器件的电子设备。
根据本公开的一个方面，提供了一种半导体器件，包括：衬底上的半导体基部；半导体基部上相对于衬底竖直的第一竖直沟道部和第二竖直沟道部，第一竖直沟道部和第二竖直沟道部从半导体基部突出，在第一方向上彼此间隔开，且彼此自对准，其中，半导体基部在第一竖直沟道部和第二竖直沟道部之间连续延伸；分别在第一竖直沟道部和第二竖直沟道部上的第一源/漏部和第二源/漏部；以及栅堆叠，栅堆叠至少部分地设置于第一竖直沟道部、半导体基部和第二竖直沟道部上，以在第一源/漏部与第二源/漏部之间限定连续的沟道。
根据本公开的另一方面，提供了一种制造半导体器件的方法，包括：在衬底上设置第一材料层、第二材料层和第三材料层的堆叠；将堆叠构图为脊状结构，脊状结构包括沿第一方向延伸且在与第一方向相交的第二方向上相对的第一侧壁和第二侧壁以及沿第二方向延伸且在第一方向上相对的第三侧壁和第四侧壁；在第三侧壁和第四侧壁处，使第二材料层的侧壁相对于第一材料层和第三材料层的侧壁横向凹入，从而限定第一凹入部；在第二材料层被第一凹入部露出的表面上形成沟道层；在第一凹入部的剩余空间中形成第一位置保持层；进一步构图脊状结构，以形成沿第二方向延伸且在第一方向上相对的第五侧壁和第六侧壁，使得第二材料层在第五侧壁和第六侧壁处显露，其中，在第三侧壁处形成的沟道层与第四侧壁处形成的沟道层之间第一材料层在第一方向上保持连续延伸；在第五侧壁和第六侧壁处，去除第二材料层；在由于第二材料层的去除释放的空间中形成第二位置保持层；在第三材料层中形成源/漏部；在衬底上形成隔离层，隔离层显露第一材料层在第三侧壁处形成的沟道层与第四侧壁处形成的沟道层之间延伸的部分；去除第一位置保持层和第二位置保持层；在隔离层上形成栅堆叠，栅堆叠具有嵌入到由于第一位置保持层和第二位置保持层的去除而留下的空间中的部分。
根据本公开的另一方面，提供了一种电子设备，包括上述半导体器件。
根据本公开的实施例，提出了一种新型结构的竖直半导体器件，可以具有连续栅长，并可以良好地控制短沟道效应。
附图说明
通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1至22(b)示意性示出了根据本公开实施例的制造半导体器件的流程中的一些阶段；
图23至33(b)示意性示出了根据本公开另一实施例的制造半导体器件的流程中的一些阶段；以及
图34(a)和34(b)示意性示出了根据本公开实施例的半导体器件，
在这些附图中：
图5(a)、6(a)、19(a)、20(a)、20(b)、21(a)、25(a)、26(a)是俯视图；
图1至4、5(b)、6(b)、7至13、14(a)、14(b)、15(a)、15(b)、16(a)、16(b)、17、18、19(b)、19(c)、21(b)、21(c)、22(a)、22(b)、23、24、25(b)、26(b)、27(a)、27(b)、28(a)、28(b)、29(a)、29(b)、30(a)、30(b)、31(a)、31(b)、32(a)、32(b)、33(a)、33(b)、34(a)、34(b)是沿AA′线的截面图；
图6(c)、26(c)是沿BB′线的截面图；
图5(c)、6(d)、25(c)、26(d)是沿CC′线的截面图；
图16(c)、19(d)、21(d)是沿DD′线截取的剖面图，其中图16(a)中示出了DD′线的位置。
贯穿附图，相同或相似的附图标记表示相同或相似的部件。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
根据本公开的实施例，提供了一种半导体器件，具有在衬底上横向(例如，沿大致平行于衬底表面的方向)设置的有源区部分(例如，称作“(半导体)基部”)以及在基部上竖直(例如，沿大致垂直于衬底表面的方向)设置的一对有源区部分。该对竖直有源区部分可以包括相应的竖直沟道部(例如，分别称作“第一竖直沟道部”和“第二竖直沟道部”)以及在相应竖直沟道部上的相应源/漏部(例如，分别称作“第一源/漏部”和“第二源/漏部”)。第一竖直沟道部和第二竖直沟道部可以在(例如，平行于衬底表面的)第一方向上彼此间隔开，且可以彼此自对准，例如，彼此实质上共面(如下所示，它们在竖直方向上的高度位置可以由同一材料层来限定)。基部可以包括在第一竖直沟道部与第二竖直沟道部之间连续延伸的部分(例如，可以称作“横向沟道部”)。栅堆叠可以在第一和第二竖直沟道部以及横向沟道部的表面上连续地延伸，从而在其中限定沟道区，沟道区是第一源/漏部和第二源/漏部之间的导电通道。
在第一竖直沟道部和第二竖直沟道部之间，基部可以具有实质上平坦的上表面。或者，在第一竖直沟道部和第二竖直沟道部之间，基部可以凹陷，从而横向沟道部可以具有弯折形式，这可以进一步增加连续栅长。
该半导体器件一方面由于具有竖直沟道部而具有竖直器件的特点，另一方面可以具有连续栅长，从而可以抑制短沟道效应。
在以下，仅为描述方便器件，有时将竖直沟道部对应的器件部分称作“竖直构成器件”，将横向沟道部对应的器件部分称作“平面构成器件”。请注意，所谓的(竖直/平面)构成器件，是作为根据本公开实施例的半导体器件的构成部分，而非独立的器件。竖直构成器件和平面构成器件基于沟道部的形态(是竖直沟道部还是横向沟道部)来定义，但是这并不意味着沟道部中具有分离的沟道，沟道可以在第一源/漏部和第二源/漏部之间连续延伸。
第一竖直沟道部和第二竖直沟道部各自可以包括弯曲的纳米片或纳米线，例如(垂直于衬底表面且在第一方向上延伸的)截面呈C形的纳米片或纳米线，因此这种器件可以称作C沟道场效应晶体管(C-Channel FET，即CCFET)。每一竖直沟道部可以包括一个或多个弯曲纳米片或纳米线。在多个弯曲纳米片或纳米线的情况下，这些弯曲纳米片或纳米线可以在第一方向上依次叠置。如下所述，(每一)纳米片或纳米线可以通过外延生长形成，因此可以是一体的单片，且可以具有实质上均匀的厚度。
第一竖直沟道部和第二竖直沟道部的弯曲方向可以是彼此相反的。换言之，在相同的曲率符号定义下，第一竖直沟道部和第二竖直沟道部各自的曲率可以具有彼此相反的符号，也即，以相同的方向为基准，其中一个为凸而另一个为凹。另外，第一竖直沟道部和第二竖直沟道部可以是实质上彼此对称的。换言之，第一竖直沟道部和第二竖直沟道部各自在对应的位置处(例如，相对于衬底在相同高度位置处)的曲率可以具有实质上相同的绝对值。
第一源/漏部和第二源/漏部可以具有一定的掺杂。例如，对于p型器件，第一源/漏部和第二源/漏部可以具有p型掺杂；对于n型器件，第一源/漏部和第二源/漏部可以具有n型掺杂。竖直沟道部和/或横向沟道部可以具有一定的掺杂，以调整器件的阈值电压。
第一源/漏部和第二源/漏部可以彼此自对准，例如它们可以设置在相同的半导体层中。例如，源/漏部可以是半导体层中的掺杂区。源/漏部可以是相应半导体层的一部分或者全部。在源/漏部是相应半导体层的一部分的情况下，源/漏部与相应半导体层中的其余部分之间可以存在掺杂浓度界面。如下所述，源/漏部可以通过扩散掺杂形成。这种情况下，掺杂浓度界面可以大致沿着相对于衬底的竖直方向。
另外，第一源/漏部可以与第一竖直沟道部自对准，第二源漏部可以与第二竖直沟道部自对准，且它们可以与之下的基部自对准。
沟道部可以包括单晶半导体材料。当然，源/漏部或者它们所形成于的半导体层也可以包括单晶半导体材料。例如，它们都可以通过外延生长来形成。
栅堆叠可以(至少部分地)围绕竖直沟道部的外周。因此，竖直构成器件可以具有围栅配置。根据本公开的实施例，栅堆叠可以自对准于竖直沟道部。例如，栅堆叠的至少靠近竖直沟道部一侧的部分可以与竖直沟道部实质上共面。
这种半导体器件例如可以如下制造。
根据实施例，可以在衬底上设置第一材料层、第二材料层和第三材料层的堆叠。第一材料层可以限定基部的位置，第二材料层可以限定竖直沟道部的位置，第三材料层可以限定源/漏部的位置。可以通过衬底例如衬底的上部来提供第一材料层，并可以通过例如外延生长来在第一材料层上依次形成第二材料层和第三材料层。或者，可以在衬底上通过例如外延生长，依次形成第一材料层、第二材料层和第三材料层。第三材料层可以在外延生长同时原位掺杂，以在其中形成源/漏部。
可以将该堆叠构图为脊状结构。脊状结构可以包括沿第一方向延伸且在与第一方向相交(例如，垂直)的第二方向上相对的第一侧壁和第二侧壁以及沿第二方向延伸且在第一方向上相对的第三侧壁和第四侧壁。第一侧壁至第四侧壁在平面图中可以构成闭合图形(例如，矩形)。或者，脊状结构可以包括在第一方向上被第三侧壁和第四侧壁间隔开的两部分。
可以在脊状结构的第一侧壁和第二侧壁上形成遮挡材料。这样，随后的处理可以不影响脊状结构的第一侧壁和第二侧壁，从而随后可以在竖直沟道部在第一方向上的侧表面上形成栅堆叠。或者，为了随后形成围栅结构，可以在脊状结构的第一侧壁和第二侧壁处限定用于形成栅堆叠的空间。例如，可以在脊状结构的第一侧壁和第二侧壁处使第二材料层的侧壁相对于第一材料层和第三材料层的侧壁横向凹入，从而限定第一凹入部。第一凹入部可以具有向脊状结构的内侧凹入的弯曲表面。可以在第一凹入部中形成第一位置保持层。
同样地，可以在脊状结构的第三侧壁和第四侧壁处使第二材料层的侧壁相对于第一材料层和第三材料层的侧壁横向凹入，从而限定第二凹入部，以限定用于栅堆叠的空间。第二凹入部可以具有向脊状结构的内侧凹入的弯曲表面。在第二凹入部的表面上可以形成沟道部。例如，可以通过在脊状结构的暴露表面上进行外延生长，来形成半导体层，该半导体层在第二材料层的(向内凹入的)侧壁上的部分可以用作竖直沟道部(因此，该半导体层可以称作“沟道层”)。例如，第三侧壁处的沟道层可以限定第一竖直沟道部，第四侧壁处的沟道层可以限定第二竖直沟道部。可以在表面上形成有沟道层的第二凹入部中形成第二位置保持层。
在限定第二凹入部之后且在形成沟道层之前，还可以将脊状结构的外露表面回蚀一定的量，例如大致为将要形成的沟道层的厚度。这有助于确保随后形成的栅堆叠在竖直沟道部的相对两侧具有基本相等的栅长。
可以进一步构图该脊状结构，以形成沿第二方向延伸且在第一方向上相对的第五侧壁和第六侧壁。第五侧壁和第六侧壁的形成可以使脊状结构中留下的第二材料层在第五侧壁和第六侧壁处显露。例如，第五侧壁和第六侧壁可以处于第三侧壁与第四侧壁之间(在如上所述的第一侧壁至第四侧壁在平面图中构成闭合图形的情况下)，或者第三侧壁和第四侧壁可以处于第五侧壁与第六侧壁之间(在如上所述的脊状结构包括在第一方向上被第三侧壁和第四侧壁间隔开的两部分的情况下)。在构图中，第一材料层可以保持在第一竖直沟道部与第二竖直沟道部之间在第一方向上连续延伸，以限定横向沟道部。
在第五侧壁和第六侧壁处，可以去除第二材料层，以露出沟道层，并因此限定了第三凹入部。可以在第三凹入部中形成第三位置保持层。
可以在第三材料层中形成源/漏部。例如，可以通过掺杂第三材料层(特别是它们在形成时并未掺杂的情况下)来形成源/漏部。这种掺杂可以通过固相掺杂剂源层来实现。
当前，第一位置保持层、第二位置保持层和第三位置保持层围绕竖直沟道部。可以去除第一位置保持层、第二位置保持层和第三位置保持层，并形成栅堆叠。栅堆叠可以进入原本第一位置保持层、第二位置保持层和第三位置保持层占据的位置，从而围绕竖直沟道部。另外，栅堆叠可以在横向沟道部上延伸。
根据本公开的实施例，竖直沟道部的纳米片或纳米线的厚度主要由外延生长确定，而不是通过刻蚀或光刻来确定，因此可以具有良好的沟道尺寸/厚度控制。
本公开可以各种形式呈现，以下将描述其中一些示例。在以下的描述中，涉及各种材料的选择。材料的选择除了考虑其功能(例如，半导体材料用于形成有源区，电介质材料用于形成电隔离)之外，还考虑刻蚀选择性。在以下的描述中，可能指出了所需的刻蚀选择性，也可能并未指出。本领域技术人员应当清楚，当以下提及对某一材料层进行刻蚀时，如果没有提到其他层也被刻蚀或者图中并未示出其他层也被刻蚀，那么这种刻蚀可以是选择性的，且该材料层相对于暴露于相同刻蚀配方中的其他层可以具备刻蚀选择性。
图1至22(b)示意性示出了根据本公开实施例的制造半导体器件的流程中的一些阶段。
如图1所示，提供衬底1001(其上部可以构成上述的第一材料层)。该衬底1001可以是各种形式的衬底，包括但不限于体半导体材料衬底如体Si衬底、绝缘体上半导体(SOI)衬底、化合物半导体衬底如SiGe衬底等。在以下的描述中，为方便说明，以体Si衬底为例进行描述。在此，提供硅晶片作为衬底1001。
在衬底1001中，可以形成阱区。如果要形成p型器件，则阱区可以是n型阱；如果要形成n型器件，则阱区可以是p型阱。阱区例如可以通过向衬底1001中注入相应导电类型掺杂剂(p型掺杂剂如B或In，或n型掺杂剂如As或P)且随后进行热退火来形成。本领域存在多种方式来设置这种阱区，在此不再赘述。
在衬底1001上，可以通过例如外延生长，形成第二材料层1003和第三材料层1005。第二材料层1003可以用来限定竖直沟道部的位置，厚度例如为约20nm-50nm。第三材料层1005可以用来限定源/漏部的位置，厚度例如为约20nm-200nm。
衬底1001以及之上形成的上述各层中相邻的层相对于彼此可以具有刻蚀选择性。例如，在衬底1001为硅晶片的情况下，第二材料层1003可以包括SiGe(例如，Ge原子百分比为约10％-30％)，第三材料层1005可以包括Si。
根据实施例，在以下构图中使用了侧墙(spacer)图形转移技术。为形成侧墙，可以形成芯模图案(mandrel)。例如，如图2所示，可以在第三材料层1005上，通过例如淀积，形成用于芯模图案的层1011。例如，用于芯模图案的层1011可以包括非晶硅或多晶硅，厚度为约50nm-150nm。另外，为了更好的刻蚀控制，可以通过例如淀积，先形成刻蚀停止层1009。例如，刻蚀停止层1009可以包括氧化物(例如，氧化硅)，厚度为约1nm-10nm。
在用于芯模图案的层1011上，可以通过例如淀积，形成硬掩模层1013。例如，硬掩模层1013可以包括氮化物(例如，氮化硅)，厚度为约30nm-100nm。
可以将用于芯模图案的层1011构图为芯模图案。
例如，如图3所示，可以在硬掩模层1013上形成光刻胶1007，并通过光刻将其构图为在第一方向上具有一定宽度(例如，图3中纸面内的水平方向)的条状，该条状可以沿与第一方向相交(例如，垂直)的第二方向(例如，图3中垂直于纸面的方向)延伸的。可以光刻胶1007作为刻蚀掩模，通过例如反应离子刻蚀(RIE)依次对硬掩模层1013和用于芯模图案的层1011进行选择性刻蚀，将光刻胶的图案转移到硬掩模层1013和用于芯模图案的层1011中。刻蚀可以停止于刻蚀停止层1009。之后，可以去除光刻胶1007。
如图3所示，用于芯模图案的层1011被构图为在第一方向上具有一定宽度Lpg的芯模图案1011′，该宽度Lpg随后可以限定平面构成器件的栅长(或者，横向沟道部的长度)，或者部分地贡献根据本公开实施例的半导体器件的栅长。
如图4所示，可以在芯模图案1011′在第一方向上相对两侧的侧壁上，形成侧墙1017。例如，可以以大致共形的方式淀积一层厚度为约10nm-100nm的氮化物，然后沿竖直方向对淀积的氮化物层进行各向异性刻蚀如RIE(可以停止于刻蚀停止层1009)，以去除其横向延伸部分而留下其竖直延伸部分，从而得到侧墙1017。侧墙1017随后可以用来限定竖直有源区部分的位置。
如上所述形成的芯模图案及其侧壁上形成的侧墙1017在第二方向上延伸。可以限定它们在第二方向上的范围，并因此限定要制作的半导体器件的有源区在第二方向上的范围。
如图5(a)至5(c)所示，可以在图4所示的结构上形成光刻胶1015，并通过光刻将其构图为在第二方向上占据一定范围，例如沿着第一方向延伸的条状。可以光刻胶1015作为刻蚀掩模，通过例如RIE依次对下方的层进行选择性刻蚀。刻蚀可以进行到衬底1001特别是其中的阱区中，从而在衬底1001中形成凹槽。形成的凹槽中随后可以形成隔离，例如浅沟槽隔离(STI)。之后，可以去除光刻胶1015。
如图5(c)所示，限定了在第二方向上彼此相对的第一侧壁S1和第二侧壁S2。第一侧壁S1和第二侧壁S2可以沿着第一方向延伸。另外，在第一侧壁S1和第二侧壁S2处，第二材料层1003可以暴露于外。
根据本公开的实施例，为了形成环绕竖直沟道部的栅堆叠，可以在第二材料层在第二方向上的两端留出用于栅堆叠的空间。
为此，如图6(a)至6(d)所示，可以对第二材料层1003进行选择性刻蚀，以使其在第一侧壁S1和第二侧壁S2处相对凹入。为更好地控制刻蚀的量，可以采用原子层刻蚀(ALE)。例如，刻蚀的量可以是约5nm-20nm。取决于刻蚀的特性，例如第二材料层1003相对于衬底1001和第三材料层1005的刻蚀选择性，刻蚀后第二材料层1003的侧壁可以呈现不同的形状。在图6(d)中示出了刻蚀后第二材料层1003的侧壁具有弯曲形状，例如为向内侧凹入的C形。但是，本公开不限于此。例如，在刻蚀选择性好时，刻蚀后第二材料层1003的侧壁可以接近竖直。在此，刻蚀可以是各向同性的，特别是在需要较大刻蚀量时。在如此形成的凹入中，可以填充电介质材料，以限定栅堆叠的空间。这种填充可以通过淀积然后回蚀的方式来进行。例如，可以在衬底上淀积足以填满凹入的电介质材料如SiC，然后对淀积的电介质材料进行回蚀如RIE。这样，可以去除硬掩模层1013和侧墙1017所限定范围之外的电介质材料，且电介质材料留于上述凹入中而形成第一位置保持层1019。
根据本公开的实施例，还可以在衬底1001上形成保护层1021。例如，可以通过淀积，在衬底1001上形成氧化物层，并对淀积的氧化物层进行平坦化处理如化学机械抛光(CMP)(CMP可以停止于硬掩模层1013)后进一步回蚀，来形成保护层1021。在此，保护层1021可以处于衬底1001的凹槽中，其顶面低于衬底1001的顶面。另外，在回蚀的过程中，刻蚀停止层1009(在该示例中，也是氧化物)暴露于外的部分也可以被刻蚀。根据其他实施例，形成保护层1021的操作可以在形成第一位置保持层1019的操作(包括凹入和填充)之前执行。
保护层1021可保护衬底1001的表面。例如，在该示例中，先限定了有源区在第二方向上的范围。随后，将限定有源区在第一方向上的范围。保护层1021可以避免在限定第一方向上的范围时对衬底目前在凹槽中暴露于外的表面(参见图5(c))造成影响。另外，在衬底1001中形成不同类型的阱区的情况下，保护层1021可以保护不同类型阱区之间的pn结不被刻蚀(例如，形成第一位置保持层1019时的回蚀)破坏。
如图7所示，可以利用硬掩模层1013和侧墙1017，将第三材料层1005、第二材料层1003和衬底1001的上部(第一材料层)构图为脊状结构(事实上，该脊状结构在第二方向上的范围已通过上述处理而限定)。例如，可以硬掩模层1013和侧墙1017作为刻蚀掩模，通过例如RIE依次对各层进行选择性刻蚀，将图案转移到下方的层中。于是，衬底1001的上部、第二材料层1003和第三材料层1005可以形成脊状结构。如上所述，由于保护层1021的存在，刻蚀可以不影响衬底1001在脊状结构在第二方向上两侧的部分。类似地，限定了在第一方向上彼此相对的第三侧壁S3和第四侧壁S4。第三侧壁S3和第四侧壁S4可以沿着第二方向延伸。更具体地，通过第一侧壁S1、第二侧壁S2、第三侧壁S3和第四侧壁S4，限定了脊状结构。
在此，刻蚀可以进入衬底1001的阱区中。刻蚀进入衬底1001中的程度可以与以上结合图5(a)至5(c)描述的刻蚀接入衬底1001中的程度基本相同或者相似。同样地，在衬底1001中形成凹槽，并且也可以在这些凹槽中形成保护层(参见图8中的1023)。该保护层1023与之前的保护层1021一起围绕脊状结构的外周。这样，在脊状结构周围可以具有相似的处理条件，即，都是衬底1001中形成有凹槽，凹槽中形成有保护层1021、1023。
同样地，为了形成环绕竖直沟道部的栅堆叠，可以在第二材料层在第一方向上的两端留出用于栅堆叠的空间。例如，如图8所示，可以对第二材料层1003进行选择性刻蚀，以使其在第三侧壁S3和第四侧壁S4处相对凹入。为更好地控制刻蚀的量，可以采用ALE。例如，刻蚀的量可以为约10nm-40nm。如上所述，刻蚀后第二材料层1003的侧壁可以具有弯曲形状，例如向内侧凹入的C形。在此，刻蚀可以是各向同性的，特别是在需要较大刻蚀量时。通常，第二材料层1003的弯曲侧壁在上下两端处曲率较大，而在腰部或中部处曲率较小。
可以在第三侧壁S3和第四侧壁S4处形成沟道层，以便随后限定竖直沟道部。为使后续在(例如，弯曲的)竖直沟道部在第一方向上的相对两侧形成栅堆叠时它们的栅长(例如，沿垂直于衬底表面方向)可以保持基本相等，如图9所示，可以对脊状结构(具体地，第一材料层、第二材料层和第三材料层的外露表面)进行回蚀，使其外周侧壁相对于侧墙1017的外周侧壁横向凹入。为控制刻蚀深度，可以采用ALE。刻蚀深度可以基本等于随后要生长的沟道层的厚度，例如为约5nm-15nm。
然后，如图10所示，可以通过例如选择性外延生长，在脊状结构的第三侧壁S3和第四侧壁S4上形成沟道层1025。由于选择性外延生长，第一位置保持层1019的表面上可以没有形成沟道层1025。沟道层1025随后可以限定竖直沟道部，厚度为例如约3nm-15nm。根据本公开的实施例，沟道层1025(随后用作竖直沟道部)的厚度可以通过外延生长工艺决定，因此可以更好地控制竖直沟道部的厚度。沟道层1025可以在外延生长时原位掺杂，以调节器件的阈值电压。
在图10中，将沟道层1025在第一材料层和第三材料层的侧壁上的部分的侧壁示出为与侧墙1017的侧壁基本齐平。这可以通过控制回蚀量和外延生长厚度基本相同来实现。但是，本公开不限于此。例如，第一沟道层1025在第一材料层和第三材料层的侧壁上的部分的侧壁可以相对于侧墙1017的侧壁凹入，或者甚至可能突出。
在此，进行上述回蚀可以将凹入部的上端和下端分别向上和向下刻蚀，使得生长沟道层1025之后，凹入部的高度t1与第二材料层1003的厚度t2可以基本相同。这样，随后在沟道层1025在第一方向上的相对两侧形成的栅堆叠可以具有基本相等的栅长。但是，本公开不限于此。根据本公开的实施例，也可通过调节回蚀量来改变沟道层1025外侧的栅长，从而改变两侧栅长的比例，以优化由于(例如，弯曲的)竖直沟道部相对两侧形貌不同对器件性能的影响。
可以根据设计对器件的性能要求，适当选择沟道层1025的材料。例如，沟道层1025可以包括各种半导体材料，例如Si、Ge、SiGe、InP、GaAs、InGaAs等。在该示例中，沟道层1025可以包括与第一材料层和第三材料层相同的材料如Si。另外，沟道层1025也可以包括多层结构。
在图10的示例中，在脊状结构的第三侧壁S3和第四侧壁S4处，沟道层1025可以具有实质上相同的特征(例如，材料、尺寸、掺杂特性等)，且彼此可以实质上对称地设置在第二材料层在第一方向上的相对两侧。
由于第二材料层1003凹入，因此在沟道层1025与第二材料层1003相对应的部分外侧，形成有空隙。在该空隙中，随后可以形成栅堆叠。为防止后继处理在该空隙中留下不必要的材料或者影响沟道层1025，如图11所示，可以在该空隙中形成第二位置保持层1027。同样地，第二位置保持层1027可以通过淀积然后回蚀的方式形成，且可以包括电介质材料如SiC。在该示例中，第一位置保持层1019与第二位置保持层1027包括相同的材料，从而它们随后可以被相同的刻蚀配方一起去除。但是本公开不限于此，例如它们可以包括不同的材料。
之后，可以进行源/漏掺杂。
如图12所示，可以通过例如淀积，在图11所示的结构上形成固相掺杂剂源层1029。固相掺杂剂源层1029可以大致共形的方式形成。例如，固相掺杂剂源层1029可以是包含掺杂剂的氧化物，厚度为约1nm-5nm。固相掺杂剂源层1029中包含的掺杂剂可以用于掺杂源/漏部，因此可以具有与所需形成的源/漏部相同的导电类型。例如，对于p型器件，固相掺杂剂源层1029可以包含p型掺杂剂如B或In；对于n型器件，固相掺杂剂源层1029可以包含n型掺杂剂如P或As。固相掺杂剂源层1029的掺杂剂的浓度可以为约0.1％-5％。
可以通过退火处理，将固相掺杂剂源层1029中的掺杂剂驱入第三材料层(及其侧壁上的沟道层)中以形成源/漏部S/D，如图13所示。之后，可以去除固相掺杂剂源层1029。
固相掺杂剂源层1029中的掺杂剂也可以被驱入第一材料层(及其侧壁上的沟道层)中，从而在其中形成掺杂条件类似于S/D的掺杂区。这些掺杂区也可以作为源/漏，并可以被引出，从而得到多极晶体管。在该示例中，由于第一材料层和第三材料层可以具有相同的材料，且固相掺杂剂源层1029可以大致共形的方式形成在它们的表面上，因此掺杂剂从固相掺杂剂源层1029向第一材料层和第三材料层中的驱入程度可以大致相同。因此，第三材料层和第一材料层中形成的掺杂区(与第一材料层、第三材料层的内侧部分之间)的(掺杂浓度)界面可以大致平行于第一材料层和第三材料层的表面，也即，可以在竖直方向上，且可以彼此对准。
在该示例中，在形成固相掺杂剂源层1029之前，可以通过例如RIE，选择性刻蚀保护层1021、1023，以露出衬底1001的表面。于是，在衬底1001的横向表面上也可以形成(掺杂浓度相较于阱区较高的)掺杂区。但本公开不限于此，例如也可以在保留保护层1021、1023的情况下形成固相掺杂剂源层1029。
在该示例中，通过扩散掺杂来形成源/漏部。但是，本公开不限于此。例如，第三材料层可以在外延时原位掺杂。第一材料层可以是衬底1001上的外延层，并请也可以在外延时原位掺杂。
在脊状结构周围的凹槽中，可以形成隔离层1031，如图14(a)所示。形成隔离层的方法可以与如上所述形成保护层1021、1023的方法相似，在此不再赘述。
为降低栅与源/漏之间的电容，可以进一步降低栅与源/漏之间的交迭。例如，如图14(b)所示，在去除固相掺杂剂源层1029之后，可以通过选择性刻蚀，使源/漏部S/D进一步凹进，从而源/漏部S/D与第一位置保持层1019、第二位置保持层1027(随后限定栅堆叠的位置)之间的交迭减少。在该示例中，在使源/漏部S/D进一步凹进时，去除了沟道层1025在第一材料层和第三材料层的侧壁上的部分，并且可以使第一材料层和第三材料层进一步凹进。在由于源/漏部S/D的凹进而在硬掩模层1013和侧墙1017下方所形成的空隙中，可以填充电介质1031′如氮氧化物或氧化物。填充可以通过淀积(且平坦化)然后回蚀来实现。回蚀时留下一定厚度的电介质1031′在衬底1001的表面上从而形成隔离部。
在以下，为方便起见，仍以图14(a)所示的情形为例进行描述。
接下来，可以利用侧墙1017来完成有源区的限定。
如图15(a)所示，可以通过选择性刻蚀如RIE或者平坦化处理如CMP，去除硬掩模层1013以露出芯模图案1011′。在去除硬掩模层1013的过程中，在该示例中同为氮化物的侧墙1017的高度可能降低。然后，可以通过选择性刻蚀如采用TMAH溶液的湿法刻蚀或采用RIE的干法刻蚀，去除芯模图案1011′。这样，在脊状结构上留下了彼此相对延伸的一对侧墙1017(高度降低，顶端形貌也可能有所改变)。
可以利用侧墙1017作为刻蚀掩模，通过例如RIE，依次选择性刻蚀刻蚀停止层1009、第三材料层1005、第二材料层1003以及衬底1001的上部。刻蚀可以进行到衬底1001的阱区中。这样，在隔离层1031围绕的空间内，第三材料层1005、第二材料层1003以及衬底1001的上部形成了与侧墙1017相对应的一对堆叠。当然，形成这一对堆叠不限于侧墙图形转移技术，也可以利用光刻胶等通过光刻来进行。
另外，第一材料层的显露部分可以限定横向有源区部分。根据另一实施例，如图15(b)所示，刻蚀可以停止在第二材料层1003中。
类似地，限定了在第一方向上彼此相对的第五侧壁S5和第六侧壁S6。第五侧壁S5和第六侧壁S6可以沿着第二方向延伸。第五侧壁S5和第六侧壁S6使得第二材料层能够显露在外。
在此，出于外延生长的目的，用于限定竖直沟道部位置的第二材料层1003包括半导体材料。为便于后继的替代栅工艺，可以将第二材料层1003替换为电介质材料，以形成第三位置保持层。
例如，如图16(a)和16(b)(分别对应于图15(a)和15(b))所示，可以相对于沟道层1025、衬底1001和第三材料层1005(在该示例中均为Si)，通过选择性刻蚀，去除第二材料层1003(在该示例中为SiGe)。然后，可以在侧墙1017下方由于第二材料层1003的去除而留下的空隙中形成第三位置保持层1033。同样地，第三位置保持层1033可以通过淀积然后回蚀的方法来形成。在该示例中，第三位置保持层1033可以与第一位置保持层1019、第二位置保持层1027包括相同的材料，以便随后在替代栅工艺中可以被相同的刻蚀配方一起去除。
在图16(b)所示的情形中，第一材料层的实质上平坦的顶面可以显露，这可以限定横向有源区部分。
如图16(c)所示，第一位置保持层1019、第二位置保持层1027与第三位置保持层1033(它们一起限定栅堆叠的位置)围绕沟道层1025的一部分。沟道层1025的该部分可以用作竖直沟道部。可以看出，竖直沟道部可以是例如呈C形的弯曲纳米片(当纳米片较窄时，例如，图16(b)中纸面内竖直方向的尺寸较小时，可以变成纳米线)。由于刻蚀第二材料层1003(SiGe)时相对于沟道层1025(Si)的高刻蚀选择性，因此竖直沟道部的厚度(纳米线的情况下，为粗细，或者是直径)基本上由沟道层1025的选择性生长工艺来确定。这相对于仅使用刻蚀方法或光刻方法来确定厚度的技术具有巨大优势，因为相比于刻蚀或光刻，外延生长工艺具有好得多的工艺控制。
为形成自对准的栅堆叠，可以提升隔离层1031的高度。例如，可以通过淀积(且平坦化)然后回蚀的方式，形成隔离层1035。例如，隔离层1035可以包括氧化物，且因此与之前的隔离层1031示出为一体。隔离层1035的顶面可以接近例如不低于(优选地，略高于)第一材料层的顶面(即，衬底1001的顶面)或者第二材料层的底面(即，第一位置保持层1019、第二位置保持层1027和第三位置保持层1033的底面)，且不高于第二材料层的顶面(即，第一位置保持层1019、第二位置保持层1027和第三位置保持层1033的顶面)或者第三材料层的底面。
根据本公开的另一实施例，为降低电容，可以进一步降低栅与第一材料层和第三材料层(其中形成有源/漏部)之间的交迭。例如，如图17所示，在如上所述形成第三位置保持层1033之后，可以通过选择性刻蚀，使第一材料层和第三材料层的暴露表面进一步凹进。从而第一材料层和第三材料层与第三位置保持层1033(随后限定栅堆叠的位置)之间的交迭减少。之后，可以类似地形成隔离层1035′。在形成隔离层1035′的过程中，隔离层1035′的电介质材料也会填充侧墙1017下方由于第三材料层的凹入而形成的空隙中。
在图17的示例中，示出了在参考图14(b)描述的缩减交迭的处理工艺之外再进行参考图17描述的缩减交迭的工艺而得到的结构。于是，源/漏部S/D的外周被电介质材料所围绕。但是，本公开不限于此。例如，参考图14(b)描述的缩减交迭的处理工艺与参考图17描述的缩减交迭的处理工艺可以择一进行，或者可以都进行。
在以下的描述中，仍然以图16(a)和16(b)所示的情形为例进行描述。
对于图16(a)所示的情形，当前第一材料层在竖直沟道部之间的部分被隔离层1035所覆盖。如图18所示，可以在隔离层1035上形成光刻胶1047，并将其构图为至少露出在相对的竖直沟道部之间连续延伸的一部分隔离层1035。可以通过选择性刻蚀如RIE，去除露出的该部分隔离层1035，于是可以显露在相对的竖直沟道部之间连续延伸的一部分第一材料层，该部分第一材料层可以限定横向沟道部。之后，可以去除光刻胶1047。
对于横向沟道部(例如，图16(b)所示或图18所示的衬底1001的显露表面)，可选地，可以通过例如离子注入，进行掺杂，以调节器件阈值电压。
接下来，可以进行替代栅工艺，以形成栅堆叠。
如图19(a)至19(d)所示，可以通过选择性刻蚀，去除第一位置保持层1019、第二位置保持层1027和第三位置保持层1033，并在隔离层1035上形成栅堆叠。例如，可以通过淀积，以大致共形的方式形成栅介质层1037，并在栅介质层1037上形成栅导体层1039。可以对栅导体层1039进行平坦化处理如CMP，CMP可以停止于侧墙1017。然后，可以回蚀栅导体层1039，以使其顶面低于原先第一位置保持层1019、第二位置保持层1027和第三位置保持层1033的顶面(或者，第二材料层的顶面或第三材料层的底面)，以降低源/漏部与栅堆叠之间的电容。通过这种方式，所形成的栅堆叠的端部嵌入到先前第一位置保持层1019、第二位置保持层1027和第三位置保持层1033所在的空间中，围绕竖直沟道部。
例如，栅介质层1037可以包括高k栅介质如HfO2，厚度例如为约1nm-5nm。在形成高k栅介质之前，还可以形成界面层，例如通过氧化工艺或淀积如原子层淀积(ALD)形成的氧化物，厚度为约0.3nm-1.5nm。栅导体层1039可以包括功函数调节金属如TiN、TaN、TiAlC等和栅导电金属如W等。
可以看到，栅堆叠一方面在竖直沟道部的表面上延伸，从而限定竖直沟道，另一方面在两个竖直沟道部之间在横向沟道部上延伸，从而限定横向沟道。在图19(b)所示的情形中，横向沟道可以具有由于第一材料层的凹陷而导致的弯折形状(可以进一步加大横向沟道的长度)；而在图19(b)所示的情形中，横向沟道可以具有实质上平坦的形状。
可以对栅导体层1039进行构图，以限定栅接触部的着接焊盘(1anding pad)。
如图20(a)和20(b)所示，可以形成光刻胶1041a或1041b，并将其构图为遮蔽要形成栅接触部的着接焊盘的区域，而露出其他区域。在此，光刻胶1041a和1041b的区别仅在于要形成的着接焊盘的形状和/或大小可以不同。下面，仅为方便起见，以图20(a)所示的情形为例进行描述。
然后，如图21(a)至21(d)所示，可以光刻胶1041a(以及侧墙1017)作为掩模，选择性刻蚀如RIE栅导体层1039，RIE可以停止于栅介质层1037。之后，可以去除光刻胶1041a。
于是，栅导体层1039基本留于且自对准于侧墙1017下方，除了在两个侧墙1017之间留下一部分以用作着接焊盘之外。图21(d)中清楚地示出了栅堆叠围绕竖直沟道部的外周。
至此，完成了器件基础结构的制作。随后，可以制作各种接触部、互连结构等。
例如，如图22(a)和22(b)所示，可以通过例如淀积然后平坦化的方式，在衬底上形成电介质层1043。然后，可以形成接触孔，并在接触孔中填充导电材料如金属，形成接触部。例如，接触部可以包括穿透电介质层1043连接到栅导体层的着接焊盘的接触部1045a以及穿透侧墙1017和刻蚀停止层1009连接到源/漏部的接触部1045b和1045c。
在图22(a)和22(b)中，以带箭头的虚线示意性示出了源/漏部之间的沟道。如图中清楚所示，在源/漏部之间，具有在竖直沟道部-横向沟道部-竖直沟道部中形成的沟道。沟道还可以经过第一材料层中形成的掺杂区(或者说，源/漏部)。在图22(a)所示的情形中，沟道例如可以具有约50nm至约200nm的长度；在图22(b)所示的情形中，沟道例如可以具有约5nm至约30nm的长度。
图23至33(b)示意性示出了根据本公开另一实施例的制造半导体器件的流程中的一些阶段。以下，将主要描述与上述实施例之间的不同之处。
可以如以上结合图1和2所述在衬底1001上形成第二材料层1003和第三材料层1005，并在第三材料层1005上形成刻蚀停止层1009、用于芯模图案的层1011和硬掩模层1013。
接下来，可以构图脊状结构。
如图23所示，可以在硬掩模层1013上形成光刻胶1007′，并将其构图为具有沿第二方向延伸的开口，该开口在第一方向上具有一定宽度。如以上结合图3所述，可以光刻胶1007′作为刻蚀掩模，进行刻蚀。
如图24所示，可以如以上结合图4所述，在芯模图案1011′在第一方向上相对两侧的侧壁上，形成侧墙1017′。侧墙1017′之间在第一方向上的间隔Lpg随后可以限定平面构成器件的栅长。
类似地，可以限定脊状结构在第二方向上的范围。如图25(a)至25(c)所示，如以上结合图5(a)至5(c)所述，可以使用光刻胶1015作为刻蚀掩模进行刻蚀，从而限定第一侧壁S1和第二侧壁S2。
如图26(a)至26(d)所示，如以上结合图6(a)至6(d)所述，在第一侧壁S1和第二侧壁S2处，可以对第二材料层1003进行选择性刻蚀，以使其相对凹入，并在如此形成的凹入中形成第一位置保持层1019。
如图27(a)和27(b)所示，可以利用硬掩模层1013和侧墙1017作为刻蚀掩模进行刻蚀，以限定第三侧壁S3和第四侧壁S4。在该实施例中，第三侧壁S3和第四侧壁S4可以类似于之前实施例中的第五侧壁S5和第六侧壁S6。例如，刻蚀可以进行到衬底1001的阱区中(参见以上结合图15(a)的描述)，或者刻蚀可以停止在第二材料层1003中(参见以上结合图15(b)的描述)。如上所述，不同的刻蚀停止位置，可以得到不同形状的横向沟道部。
类似地，可以在第三侧壁S3和第四侧壁S4处，形成沟道层。例如，如图28(a)和28(b)所示，如以上结合图8所述，可以对第二材料层1003进行选择性刻蚀，以使其在第三侧壁S3和第四侧壁S4处相对凹入。另外，如图29(a)和29(b)所示，如以上结合图9所述，可以对脊状结构(具体地，第一材料层、第二材料层和第三材料层的外露表面)进行回蚀，使其外周侧壁相对于侧墙1017的外周侧壁横向凹入。然后，如图30(a)和30(b)所示，如以上结合图10所述，可以通过选择性外延生长，来形成沟道层1025′。类似地，生长沟道层1025′之后，凹入部的高度t1与第二材料层1003的厚度t2可以基本相同。
在该示例中，沟道层本身包括在两个竖直沟道部之间延伸的部分，该部分(以及可能地，连同与之相邻的衬底部分)可以限定横向沟道部。如上所述，可以通过例如离子注入，对横向沟道部进行掺杂，调节器件阈值。
同样可以在第三侧壁S3和第四侧壁S4处形成第二位置保持层。在此，考虑到后继形成第五侧壁和第六侧壁的工艺，第二位置保持层可以填充相对的侧墙之间的空隙。例如，如图31(a)和31(b)所示，可以淀积氧化物，对淀积的氧化物进行平坦化处理如CMP，平坦化可以进行至显露芯模图案1011′。可以通过选择性刻蚀，去除芯模图案1011′。这样，在脊状结构上留下了彼此相对延伸的一对侧墙1017。留下的氧化物1027′可以填充这一对侧墙1017之间的空隙，并占据第三侧壁S3和第四侧壁S4处的凹入部(等价于第二位置保持层)。可以利用侧墙1017作为刻蚀掩模进行刻蚀，以限定第五侧壁S5和第六侧壁S6。在该实施例中，第五侧壁S5和第六侧壁S6可以类似于之前实施例中的第三侧壁S3和第四侧壁S4。在第五侧壁S5和第六侧壁S6处，第二材料层可以显露在外。
如图32(a)和32(b)所示，可以通过选择性刻蚀，去除第二材料层，并在由此留下的空隙中形成第三位置保持层1033′。
可以如以上结合图12和13所述，形成固相掺杂剂源层，并通过退火处理将其中的掺杂剂驱入到第三材料层中以形成源/漏部。
如图33(a)和33(b)所示，可以通过淀积、平坦化然后回蚀的方法，形成隔离层1035。可以如以上结合图18所述，去除部分隔离层1035，以显露横向沟道部。之后，可以去除位置保持层，并在隔离层1035上形成栅堆叠。
在图33(a)和33(b)中，以带箭头的虚线示意性示出了源/漏部之间的沟道。如图中清楚所示，在源/漏部之间，具有在竖直沟道部-横向沟道部-竖直沟道部中形成的沟道。这里需要指出的是，图中示出了沟道在第三材料层中具有横向延伸部分，这是因为在通过扩散掺杂形成源/漏部的情况下，源/漏部可能形成在第三材料层靠近第五侧壁S5和第六侧壁S6的部分中(可以参见图13中以阴影示出的源/漏部)。
图34(a)和34(b)示意性示出了根据本公开实施例的半导体器件。
图34(a)和34(b)所述的实施例与之前描述的实施例基本相同，除了器件设于绝缘体上半导体(SOI)衬底上之外。更具体地，SOI衬底可以包括掩埋绝缘层BOX以及BOX上的SOI层。上述的第一材料层可以由SOI层或者SOI层上的外延层来提供。
在该示例中，特别是横向沟道部实质上平坦的情况下，可以在衬底1001′中例如通过阱区来形成背栅1049。背栅1049介由掩埋绝缘层BOX与横向沟道部相对，并可以对横向沟道部施加影响。
根据本公开实施例的半导体器件可以应用于各种电子设备。例如，可以基于这样的半导体器件形成集成电路(IC)，并由此构建电子设备。因此，本公开还提供了一种包括上述半导体器件的电子设备。电子设备还可以包括与集成电路配合的显示屏幕以及与集成电路配合的无线收发器等部件。这种电子设备例如智能电话、计算机、平板电脑(PC)、人工智能设备、可穿戴设备、移动电源、汽车电子设备、通讯设备或物联网(IoT)设备等。
根据本公开的实施例，还提供了一种芯片系统(SoC)的制造方法。该方法可以包括上述方法。具体地，可以在芯片上集成多种器件，其中至少一些是根据本公开的方法制造的。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。

Claims (34)

1.一种半导体器件，包括：
衬底上的半导体基部；
所述半导体基部上相对于所述衬底竖直的第一竖直沟道部和第二竖直沟道部，所述第一竖直沟道部和所述第二竖直沟道部从所述半导体基部突出，在第一方向上彼此间隔开，且彼此自对准，其中，所述半导体基部在所述第一竖直沟道部和所述第二竖直沟道部之间连续延伸；
分别在所述第一竖直沟道部和所述第二竖直沟道部上的第一源/漏部和第二源/漏部；以及
栅堆叠，所述栅堆叠至少部分地设置于所述第一竖直沟道部、所述半导体基部和所述第二竖直沟道部上，以在所述第一源/漏部与所述第二源/漏部之间限定连续的沟道。
2.根据权利要求1所述的半导体器件，其中，所述第一竖直沟道部和所述第二竖直沟道部各自包括半导体纳米片或纳米线。
3.根据权利要求2所述的半导体器件，其中，所述第一竖直沟道部和所述第二竖直沟道部是弯曲的。
4.根据权利要求3所述的半导体器件，其中，所述第一竖直沟道部和所述第二竖直沟道部具有符号彼此相反的曲率。
5.根据权利要求3所述的半导体器件，其中，所述第一竖直沟道部和所述第二竖直沟道部实质上对称设置。
6.根据权利要求3所述的半导体器件，其中，所述第一竖直沟道部和所述第二竖直沟道部具有C形截面，且各自的C形的开口彼此背对或者彼此相向。
7.根据权利要求1所述的半导体器件，其中，所述栅堆叠围绕所述第一竖直沟道部和所述第二竖直沟道部各自的外周。
8.根据权利要求1所述的半导体器件，其中，所述第一竖直沟道部和所述第二竖直沟道部彼此实质上共面。
9.根据权利要求1所述的半导体器件，其中，所述半导体基部直接设置在所述衬底上。
10.根据权利要求1所述的半导体器件，其中，所述衬底包括掩埋绝缘层，其中，所述半导体基部设置在所述掩埋绝缘层上。
11.根据权利要求10所述的半导体器件，还包括：
所述衬底中在所述掩埋绝缘层下的背栅，所述背栅介由所述掩埋绝缘层与所述半导体基部相对。
12.根据权利要求1所述的半导体器件，其中，所述半导体基部在所述第一竖直沟道部和所述第二竖直沟道部之间包括凹陷。
13.根据权利要求12所述的半导体器件，其中，所述沟道具有50nm至200nm的长度。
14.根据权利要求1所述的半导体器件，其中，所述半导体基部在所述第一竖直沟道部和所述第二竖直沟道部之间具有实质上平坦的上表面。
15.根据权利要求14所述的半导体器件，其中，所述沟道具有5nm至30nm的长度。
16.根据权利要求1所述的半导体器件，其中，所述栅堆叠的与所述第一竖直沟道部和所述第二竖直沟道部相邻的部分分别自对准于所述第一竖直沟道部和所述第二竖直沟道部。
17.根据权利要求1所述的半导体器件，其中，所述第一源/漏部和第二源/漏部实质上共面。
18.根据权利要求1所述的半导体器件，其中，
所述第一源/漏部、所述第一竖直沟道部和所述半导体基部在竖直方向上自对准，且
所述第二源/漏部、所述第二竖直沟道部和所述半导体基部在竖直方向上自对准。
19.根据权利要求1所述的半导体器件，其中，
所述半导体基部包括所述衬底上的第一半导体层，
所述第一源/漏部和所述第二源/漏部分别设置在所述第一竖直沟道部和所述第二竖直沟道部上的第二半导体层中。
20.根据权利要求19所述的半导体器件，其中，
所述第一源/漏部是设置在所述第一竖直沟道部上的所述第二半导体层中的掺杂区，
所述第二源/漏部是设置在所述第二竖直沟道部上的所述第二半导体层中的掺杂区，
所述第一半导体层包括分别与所述第一源/漏部和所述第二源/漏部在竖直方向上实质上对准的掺杂区。
21.根据权利要求1所述的半导体器件，还包括：
所述半导体基部中分别在所述第一竖直沟道部下的第三源/漏部和在所述第二竖直沟道部下的第四源/漏部，
其中，所述沟道在所述第一源/漏部与所述第二源/漏部之间经过所述第三源/漏部和所述第四源/漏部连续延伸。
22.一种制造半导体器件的方法，包括：
在衬底上设置第一材料层、第二材料层和第三材料层的堆叠；
将所述堆叠构图为脊状结构，所述脊状结构包括沿第一方向延伸且在与所述第一方向相交的第二方向上相对的第一侧壁和第二侧壁以及沿所述第二方向延伸且在所述第一方向上相对的第三侧壁和第四侧壁；
在所述第三侧壁和所述第四侧壁处，使所述第二材料层的侧壁相对于所述第一材料层和所述第三材料层的侧壁横向凹入，从而限定第一凹入部；
在所述第二材料层被所述第一凹入部露出的表面上形成沟道层；
在所述第一凹入部的剩余空间中形成第一位置保持层；
进一步构图所述脊状结构，以形成沿所述第二方向延伸且在所述第一方向上相对的第五侧壁和第六侧壁，使得所述第二材料层在所述第五侧壁和所述第六侧壁处显露，其中，在所述第三侧壁处形成的沟道层与所述第四侧壁处形成的沟道层之间所述第一材料层在所述第一方向上保持连续延伸；
在所述第五侧壁和所述第六侧壁处，去除所述第二材料层；
在由于所述第二材料层的去除释放的空间中形成第二位置保持层；
在所述第三材料层中形成源/漏部；
在所述衬底上形成隔离层，所述隔离层显露所述第一材料层在所述第三侧壁处形成的沟道层与所述第四侧壁处形成的沟道层之间延伸的部分；
去除所述第一位置保持层和所述第二位置保持层；
在所述隔离层上形成栅堆叠，所述栅堆叠具有嵌入到由于所述第一位置保持层和所述第二位置保持层的去除而留下的空间中的部分。
23.根据权利要求22所述的制造半导体器件的方法，还包括：
在所述第一侧壁和所述第二侧壁处，使所述第二材料层的侧壁相对于所述第一材料层和所述第三材料层的侧壁横向凹入，从而限定第三凹入部；以及
在所述第三凹入部中形成第三位置保持层，
其中，去除所述第一位置保持层和所述第二位置保持层还包括去除所述第三位置保持层，
其中，形成所述栅堆叠包括：形成栅介质层和栅导体层，所述栅介质层和所述栅导体层进入由于所述第一位置保持层、所述第二位置保持层和所述第三位置保持层的去除而释放的空间中。
24.根据权利要求22所述的制造半导体器件的方法，其中，通过外延生长，形成所述沟道层。
25.根据权利要求22所述的制造半导体器件的方法，其中，使所述第二材料层的侧壁凹入包括各向同性刻蚀。
26.根据权利要求22所述的制造半导体器件的方法，其中，
所述第三侧壁和所述第四侧壁位于所述第五侧壁与所述第六侧壁之间，且所述第三侧壁处的所述第一凹入部的开口与所述第四侧壁处的所述第一凹入部的开口彼此相向，或者
所述第五侧壁和所述第六侧壁位于所述第三侧壁与所述第四侧壁之间，且所述第三侧壁处的所述第一凹入部的开口与所述第四侧壁处的所述第一凹入部的开口彼此背对。
27.根据权利要求22所述的制造半导体器件的方法，其中，
所述栅堆叠在所述第三侧壁处的沟道层、所述第一材料层和所述第四侧壁处的沟道层中限定连续延伸的沟道，
所述第一材料层在所述第三侧壁处的沟道层与所述第四侧壁处的沟道层之间包括凹陷，所述沟道具有50nm至200nm的长度；或者所述第一材料层在所述第三侧壁的沟道层与所述第四侧壁处的沟道层之间具有实质上平坦的上表面，所述沟道具有5nm至30nm的长度。
28.根据权利要求22所述的制造半导体器件的方法，其中，所述衬底包括掩埋绝缘层，所述第一材料层设置在所述掩埋绝缘层上。
29.根据权利要求28所述的制造半导体器件的方法，还包括：
在所述掩埋绝缘层之下，在所述衬底中形成背栅。
30.根据权利要求22所述的制造半导体器件的方法，其中，所述第一凹入部具有弯曲形状。
31.根据权利要求30所述的制造半导体器件的方法，其中，所述第三侧壁和所述第四侧壁处的所述第一凹入部具有彼此符号相反的曲率。
32.根据权利要求22所述的制造半导体器件的方法，其中，还在所述第一材料层中与所述第三材料层中形成的源/漏部在竖直方向上实质上对准之处形成源/漏部。
33.一种电子设备，包括如权利要求1至21中任一项所述的半导体器件。
34.根据权利要求33所述的电子设备，包括智能电话、个人计算机、平板电脑、人工智能设备、可穿戴设备、移动电源、汽车电子设备、通讯设备或物联网设备。
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