CN110998858A - 用于将单扩散隔断并入fet器件的纳米沟道结构中的方法和器件 - Google Patents

用于将单扩散隔断并入fet器件的纳米沟道结构中的方法和器件 Download PDF

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Abstract

一种形成半导体器件的方法，包括：提供起始结构，该起始结构包括基板，在该基板上具有多个栅极区域，所述多个栅极区域与多个源极/漏极(S/D)区域交替地布置，其中，栅极区域中的每一个包括纳米沟道结构，该纳米沟道结构具有由替代栅极包围的中间部分以及由相应的栅极间隔件包围的相对端部，使得纳米沟道结构延伸通过栅极区域的替代栅极和栅极间隔件。S/D区域中的每一个包括延伸通过S/D区域的S/D结构，以连接分别设置在S/D区域的相对侧上的第一相邻栅极区域和第二相邻栅极区域的纳米沟道结构。将第一相邻栅极区域转换成包括虚设栅极结构的单扩散隔断；以及将第二相邻栅极区域转换成包括有源栅极结构的栅极区域，该有源栅极结构被配置成在第二相邻栅极区域的纳米沟道结构内产生电流沟道。

Description

用于将单扩散隔断并入FET器件的纳米沟道结构中的方法和 器件
本发明的背景
优先权要求和交叉引用
本公开内容要求于2017年8月16日提交的美国临时申请第62/546,549号的权益，其全部内容通过引用并入本文。
技术领域
本公开内容涉及制造半导体器件。更具体地，本公开内容涉及形成以及切割诸如鳍片和纳米线的结构。
晶体管例如场效应晶体管(FET)是微电子学和集成电路的基本元件。一直在不断努力减小或缩小晶体管和其他半导体器件，以增加密度并且改善处理性能。光刻工艺中缩小线宽的方法历来涉及使用更大NA(数值孔径)的光学器件、更短的曝光波长或不同于空气的界面介质(例如，水浸)。随着常规光刻工艺的分辨率已经接近理论极限，制造商已经开始转向双重图案化(DP)方法和其他图案化技术以克服光学限制，从而使特征越来越小。
发明内容
本发明的各方面包括半导体器件以及用于形成这样的半导体器件的方法。第一方面提供了一种形成半导体器件的方法。该方法包括：提供起始结构，该起始结构包括基板，在该基板上具有多个栅极区域，所述多个栅极区域与多个源极/漏极(S/D)区域交替地布置，其中，栅极区域中的每一个包括纳米沟道结构，该纳米沟道结构具有由替代栅极包围的中间部分以及由相应的栅极间隔件包围的相对端部，使得纳米沟道结构延伸通过栅极区域的替代栅极和栅极间隔件，并且其中，S/D区域中的每一个包括延伸通过S/D区域的S/D结构，以连接分别设置在S/D区域的相对侧上的第一相邻栅极区域和第二相邻栅极区域的纳米沟道结构。还包括将第一相邻栅极区域转换成包括虚设栅极结构的单扩散隔断的步骤。还包括将第二相邻栅极区域转换成包括有源栅极结构的有源栅极，该有源栅极结构被配置成在第二相邻栅极区域的纳米沟道结构内产生电流沟道。
另一方面包括一种制造半导体器件的方法。该方法包括：提供具有工作表面的基板；在基板上形成多个栅极区域，每个栅极区域包括纳米沟道结构；以及沿工作表面形成与多个栅极区域交替地布置的多个源极/漏极(S/D)区域，使得每个S/D区域的侧面与栅极区域的侧面接触。该方面的方法还包括在多个栅极区域的第一栅极区域中形成有源栅极，该有源栅极与第一栅极区域的纳米沟道结构接触，以形成延伸通过第一栅极区域至多个S/D区域的相邻S/D区域的第一侧的有源纳米沟道结构。在多个栅极区域的第二栅极区域内形成虚设栅极，该虚设栅极与第二栅极区域的纳米沟道结构接触，以形成延伸通过第二栅极区域的至少一部分至相邻S/D区域的第二侧的虚设沟道结构，该相邻S/D区域的第二侧与相邻S/D区域的第一侧相对。在相邻S/D区域中形成S/D结构，使得该S/D结构从有源沟道结构延伸通过相邻S/D区域至虚设纳米沟道结构。
另一方面包括一种制造半导体器件的方法，该方法包括：提供基板，该基板具有形成在基板上的并且沿基板的工作表面延伸的连续多层FIN结构，其中，连续多层FIN结构包括沿多层FIN结构延伸的连续纳米沟道结构。在连续多层FIN结构中形成至少一个单扩散隔断切割，以提供由相应的单扩散隔断切割分隔开的多个有源FIN结构，每个有源FIN结构包括有源纳米沟道结构。在相应的有源FIN结构中形成多个栅极切割，以从每个有源FIN结构提供多个有源栅极区域，多个有源栅极区域被多个栅极切割中相应的一个栅极切割分隔开，并且每个有源栅极区域包括延伸通过有源栅极区域的相应的有源纳米沟道。在单扩散隔断切割中形成单扩散隔断结构，单扩散隔断结构包括由电介质包围的虚设纳米沟道结构。该方法还包括在多个栅极切割中的每一个中形成源极/漏极S/D区域，每个S/D区域包括延伸跨过相应的栅极切割的S/D结构，其中，至少一个S/D结构将虚设纳米沟道连接至相应的有源栅极结构的有源纳米沟道；以及在相应的有源栅极区域内形成围绕多个有源纳米沟道的多个有源栅极结构。
另一方面包括一种半导体器件，该半导体器件包括：具有工作表面的基板，以及在沿工作表面的公共平面中设置在基板上的多个场效应晶体管(FET)器件。每个FET器件包括：有源纳米沟道结构，具有相对端表面以及在相对端表面之间延伸的侧壁表面；有源栅极结构，包围纳米沟道结构的与侧壁表面接触的中间部分；第一栅极间隔件和第二栅极间隔件，均包围纳米沟道结构的与侧壁表面接触的相应的端部；以及分别与纳米沟道结构的相对端表面接触的第一源极/漏极(S/D)结构和第二源极/漏极(S/D)结构。设置在第一FET器件与第二FET器件之间的单扩散隔断，该单扩散隔断包括连接至第一FET器件的S/D结构和第二FET器件的S/D结构的虚设纳米沟道结构。
当然，为清楚起见，已经呈现了如本文所描述的不同步骤的讨论顺序。通常，这些步骤可以以任何合适的顺序执行。另外，尽管本文的不同特征、技术、配置等中的每一个可以在本公开内容的不同地方讨论，但是旨在可以彼此独立地或彼此组合地执行构思中的每一个。因此，本发明可以以许多不同方式进行实施和观察。
注意，本发明内容部分没有明确本公开内容或所要求保护的发明的每个实施方式和/或增加的新颖方面。相反，本发明内容仅提供了相比常规技术的不同实施方式的初步讨论和对应的新颖性的要点的初步讨论。对于本发明和实施方式的附加细节和/或可能的观点，读者参照如以下进一步讨论的本公开内容的具体实施方式部分和对应的附图。
附图说明
当阅读时，从下面的详细描述与附图最好地理解本公开内容的各种方面。注意，根据行业中的标准实践，各种特征未按比例绘制。实际上，为了清楚讨论，各种特征的尺寸可以任意增加或减小。
图1是根据本公开内容的实施方式的并入了单扩散隔断的器件的透视截面图；
图2是根据本公开内容的实施方式的并入了单扩散隔断的另一器件的透视截面图；
图3示出了根据本公开内容的实施方式的用于将单扩散隔断并入纳米结构器件中的一般工艺流程；
图4A、图4B、图4C、图4D、图4E和图4F示出了根据本公开内容的一个实施方式的用于图2的器件的图案化集成工艺的示例结构；
图5示出了根据本公开内容的另一实施方式的并入了纳米结构器件的单扩散隔断的器件；
图5A、图5B、图5C和图5D示出了根据本公开内容的一个实施方式的用于图5的器件的图案化集成工艺的示例结构；
图6是为了示出器件的内部结构而在两侧剖开的半导体器件的透视图；以及
图7A、图7B和图7C示出了在用于形成单扩散隔断的简单的FINCUT方法中的工艺流程步骤。
具体实施方式
下面的公开内容提供了用于实现所提供主题的不同特征的许多不同的实施方式或示例。以下描述了部件和布置的特定示例以简化本公开内容。当然，这些仅是示例并且不旨在限制。例如，在随后的描述中，在第二特征上方或上的第一特征的形成可以包括其中第一特征和第二特征直接接触形成的实施方式，并且还可以包括其中可以在第一特征与第二特征之间形成附加特征的实施方式，使得第一特征和第二特征可以不直接接触。另外，本公开内容在各种示例中可以重复附图标记和/或字母。该重复是出于简化和清楚的目的，并且其本身并不指示所讨论的各种实施方式与/或配置之间的关系。
此外，在本文中为了便于描述，诸如“在……下方”、“在……下”、“下的”、“在……上”、“上的”等的空间相对术语可以用于描述如图中示出的一个元件或特征与另外的元件或特征的关系。除了图中所描绘的方向之外，空间相对术语旨在涵盖器件在使用或操作中的不同方向。设备可以另外地取向(旋转90度或以其他方向)，并且本文所使用的空间相对描述符号同样可以被相应地解释。
本文的技术涉及在常规FET器件中或在互补FET器件中利用纳米沟道结构(例如，纳米线或纳米片)的随机和非随机逻辑器件制造，在所述互补FET器件中NMOS电极和PMOS电极堆叠在彼此之上以利用改善的器件布线和区域缩放。
在并入FINFET架构的标准单元设计中，通常通过物理切割有源FIN并且将有源FIN的端部塞入物理栅极结构的低k间隔件下方或者塞入已经开口并且填充有电介质材料的虚设栅极或切割栅极的部分下面来实现有源区域内的隔断。针对标准FINFET的这种FIN塞入技术的目的是确保源极和漏极(S/D)外延生长是一致的并且不会由于连续FIN结构与具有与FIN隔断对应的终止段的FIN结构之间的形态差异而具有刻面(faceted)。FIN上的外延生长的形态的任何变化都会导致逻辑单元的有源区域内的FIN上施加的应变发生变化，并且因此导致通过器件的寄生电流和驱动电流有所不同。
给定边缘放置容差，FIN或有源隔断通常在多个栅极间距上进行；其中用于开始并且终止FIN隔断的所得到的栅极变成无源，并且集成为其中在栅极中不沉积栅极金属并且开口的结构填充有电介质的虚设栅极或集成为物理“切割”栅极。通过将扩散隔断延伸到多个栅极间距上，在标准单元设计中占用大量面积，以容纳这些扩散隔断。例如，据估计，对于沿东至西方向的简单标准单元，多达20％的单元面积被扩散隔断占据。因此，在迁移至其中仅需要单个栅极结构以提供扩散隔断的单扩散隔断(single diffusion breaks)上付出了很多努力。
本发明人的美国专利第9,721,793号描述了一种用于形成针对FIN FET的单扩散隔断的方法；该文献的全部内容通过引用并入本文。在所公开的方法中，不切割FIN并且使其连续贯通所有栅极结构。在特定设计中，在需要单扩散隔断的区域中，将替代栅极开口至指定进行扩散隔断的对应的区域。随后，将FIN结构凹陷到浅沟槽隔离(STI)下方的位置，或者可替选地，凹陷到体硅中。在替代栅极周围的低k间隔件使FIN隔断与低k间隔件自对准。因此，在剩余FIN上的所有外延生长在所有S/D区域上是一致的，并且不存在源于S/D的刻面或者源于其对FIN内应变的对应影响的针对寄生电流或驱动电流问题的驱动因素。一旦FIN凹陷到期望的切割区域中，通过使用诸如SiO或SiN的电介质简单地填充扩散隔断区域中的栅极的部分，将替代栅极转换成“切割栅极”。该技术被称为“多晶硅下切割”，其描述该工艺如何用于FINFET。
然而，本发明人已经认识到，对于纳米沟道(例如纳米线或纳米片)应用的情况，不一致的应变对实际纳米线和纳米片的影响更加明显。因此，用于针对纳米线和纳米片的单扩散隔断的典型方法不像针对FINFET的方法那样直接。对于FINFET，硅或SiGe FIN连续贯通所有S/D区域，然而对于纳米线和纳米片处理，通常没有物理硅线贯通任何S/D区域。
在逻辑单元中制造切割的一个选择是切割初始的Si/SiGe FIN结构并且执行典型的纳米线或纳米片处理，而无需任何另外的改变。然而，在正常的纳米线/纳米片处理中，实际上没有线贯通任何S/D区域，因此落入S/D区域内的FIN切割的任何残留物将被有效去除。虽然该方法本身提供了与任何低k栅极间隔件自对准的方法，但是由于FINCUT还必须在栅极结构内进行，因此该方法在虚设栅极的低k间隔件内不留下残余硅或SiGe线。因此，来自有源栅极的S/D任何的外延生长将不具有任何S/D外延，以与来自任何相邻虚设栅极合并。
图6是为了示出器件的内部结构而在两侧剖开的半导体器件的透视图。该图示出了其中对纳米线或纳米片器件执行简单的FINCUT的结构。如所看到的，结构600通常由其上具有多个栅极区域620的基板601制成，多个栅极区域620与多个源极/漏极(下文中为S/D)区域630交替布置。每个栅极区域620包括纳米沟道结构621、栅极结构623、电介质盖627和栅极间隔件629。在示出的器件中，每个纳米沟道结构621针对相应的FET器件提供多沟道结构。纳米沟道结构621可以是例如纳米线或纳米片。虽然针对每个结构621示出了两个纳米片，但是可以使用单个纳米片，或者可以使用多个纳米片以实现多沟道结构。栅极结构623是高k电介质和栅极金属的多层结构，其以环绕栅极(GAA)配置包围纳米沟道结构621。电介质盖627保护栅极区域免受对基板的其他区域执行的处理。栅极间隔件629是用于将栅极区域620的导电部分与S/D区域630的导电部分分隔开的电介质材料。出于本公开内容的目的，栅极间隔件629被认为是栅极区域620的一部分。
每个S/D区域630包括S/D结构631、S/D接触金属633、电介质隔离件635和电介质盖637。S/D结构631从每个纳米沟道结构621的相对侧延伸，以针对通过操作FET器件的沟道的电流提供源极和漏极。因此，如所看到的，结构600包括多个FET器件。具体地，结构600包括由单扩散隔断650分隔开的单元610，在单扩散隔断650中具有虚设栅极651。每个单元610包括多个FET，在图6中的截面中示出了六个FET。如从剖开的FET还可以看到的，单元610包括在单元的下级603上的三个FET以及在上级605上的三个FET。图6的单元610提供了其中下级器件是nFET并且上级器件是p-FET的互补FET(CFET)架构。
还如图6中看到的，S/D外延生长在单元610内不一致。具体地，在单元的端部处的FET器件具有与设置在相邻FET器件之间的S/D区域631不同特性的端部S/D区域631’。本发明人发现，单元610内的这种不一致的S/D区域631、631’可能是有问题的。例如，不一致的S/D外延生长将影响施加在贯通有源栅极的Si或SiGe纳米结构(例如，线)上的应变。此外，S/D外延的形态上的任何变形将导致用于接触金属化的可用体积的差异。因此，从两个有源栅极生长的S/D 631将留下用于随后的接触金属化的有限的体积。在扩散隔断的情况下，从有源栅极延伸的S/D外延631’将不能够与从虚设栅极生长的任何外延合并，因为将不存在从虚设栅极650的外延生长。因此，在接触或S/D条630的金属化期间，填充与虚设栅极650相邻的S/D区域630中的接触中的金属633的体积将具有明显更多的金属。接触区域中的额外金属在S/D接触与任何相邻的有源栅极之间的电容方面将具有重大的意义。
此外，将FINCUT方法结合用于驱动用于纳米线或纳米片器件的单扩散隔断具有边缘放置问题的负面影响，这是因为需要某种类型的虚设栅极位于单扩散隔断的位置中，如图7A、图7B和图7C所示。在简单的FINCUT方法中，如图7A所示，由于切割710基于纳米片器件，因此必须将切割710制成Si/SiGe FIN 720作为中间切割或最后切割。如图7B的示例所示，FIN切割710的边缘放置误差(EPE)放置需要小于S/D条的宽度的1/4，这产生了潜在的问题：虚设栅极730必须装配在FINCUT空间710内。也就是说，保留悬垂在栅极之间的FIN将被切割并且与低k间隔件自对准，并且从蚀刻加载的角度看，在Si/SiGe FIN 720之间蚀刻替代栅极会出现问题。最终，如图7C中看到的，还需要能够在虚设替代栅极730与Si/SiGe FIN720之间适用COR蚀刻。COR是可以具有极高的选择性的气相蚀刻工艺，因为气相蚀刻是极其各向同性的并且能够在复杂的地形内进行蚀刻。执行TEL蚀刻的工具称为CERTAS。
因此，如图7A至图7C所示，采用简单的FINCUT方法：(1)仍然必须在FINCUT的相对紧密的区域中形成虚设替代栅极；(2)必须在该虚设替代栅极周围横向地沉积低k间隔件；(3)必须在FINCUT中执行“正常”的Si或SiGe选择性凹陷方法，以使互补的材料线或片“延伸”超出预期的低k间隔件；以及(4)随后必须在突出的线或片周围重新形成低k栅极间隔件。通过在该区域中具有单个FINCUT，对光刻的对准精度有很多依赖性。这也导致重点放在蚀刻的图案化依赖性上，其中必须利用非常小的如图7A至图7C所示的“开口”来沉积和去除显著高度的材料。
本文公开的技术包括将单扩散隔断延伸至纳米沟道器件中的方法，所述纳米沟道器件为：例如用于随机和非随机逻辑的纳米线和纳米片器件；以及用于其中NMOS和PMOS线或片直接在彼此上延伸的互补FET(CFET)器件的纳米线和纳米片器件。术语“纳米沟道”、“纳米线”和“纳米片”在本文可互换使用，以描述用于针对FET器件提供电流沟道的纳米级结构。
本文的技术包括多种方法。一种方法包括通过允许纳米沟道(纳米线或纳米片)连续贯通预期的扩散隔断区域来制造单扩散隔断，以及通过去除多晶硅替代栅极材料将替代栅极转换成局部“切割栅极”。执行“正常”纳米线FIN衬里开口和释放蚀刻，并且使用电介质材料填充替代栅极。由于线连续贯通切割栅极，因此可以存在硅或SiGe贯通切割栅极的低k间隔件，其将是从贯通切割栅极的线外延生长的S/D材料的源极。因此，S/D外延生长将在所有S/D上是一致的，并且将不会由于在有源栅极与切割栅极之间具有小平面(faceted)或不“完整的”S/D外延生长的区域而引起的应变损失。在图1中示出了示例。
图1示出了根据本公开内容的一个实施方式的用于包含在虚设栅极中的电介质填充物的纳米线的单扩散隔断。如所看到的，结构100包括通过单扩散隔断150彼此隔离的单元，与上述图6的配置类似。然而，允许纳米片151贯通虚设栅极，以允许在整个单元上生长一致的S/D外延131。具体地，在有源栅极金属化之前，虚设栅极在对应的栅极区域120处开口并且填充有电介质材料。该过程涉及：独立于有源栅极对虚设栅极进行开口；去除热氧化物FIN衬里；拉伸SiGe；以及使用低k电介质153重新填充包围纳米片151的虚设栅极部分，以形成单扩散隔断150。
图1的方法和器件使硅或SiGe纳米线或纳米片151“浮动”在切割栅极区域120内以形成SDB 150，这可能会或可能不会造成寄生风险。在已经从浮动线生长了S/D外延之后，替选方法可以从虚设栅极或切割栅极去除浮动线，从而提供沿Si或SiGe线一致的应变。该处理不会在器件中留下浮动纳米线，以确保没有寄生问题。在完成S/D外延生长之后，通过切割浮动线，通过蚀刻选择性使线和/或片切割与低k间隔件自对准，从而留下硅或SiGe“柱”以锚定从虚设栅极或切割栅极的生长的S/D外延。
图2示出了根据所公开的实施方式的针对纳米线/CFET的自对准单扩散隔断的示例结构。在该技术中，从虚设栅极区域去除浮动线，但是S/D外延轮廓仍被很好地保持作为仍嵌入在低k栅极间隔件229中的硅“柱”251。通过在指定的虚设栅极内切割(蚀刻)线221来完成单扩散隔断，以提供单扩散隔断250。该方法可以被认为比使硅树脂线贯通电介质填充的“切割栅极”的方法更复杂。然而，因为从开口的替代栅极去除了Si/SiGe并且对低k间隔件229选择性地进行硅基团蚀刻，因此该处理在很大程度上是自对准的。
另外，由于S/D外延生长231是一致的，因此S/D接触的任何随后金属化将不具有不相等的体积填充，并且将消除与邻近于栅极结构的过多接触金属化相关联的电容驱动故障或性能问题的任何可能性。这一点因用于接触金属化的可用体积被S/D外延231占用，并且因从虚设栅极或“切割”栅极的外延生长是一致的而得到确保，因此将不存在针对额外的接触金属化的驱动因素。
图3示出了用于将单扩散隔断并入纳米线或纳米片器件中的一般工艺流程。在步骤310中，提供起始结构。起始结构是用于基于纳米线或纳米片的集成电路的制造过程中的中间结构，在所述基于纳米线或纳米片的集成电路中单元包括横向间隔并且竖直堆叠的场效应晶体管(FET)器件。中间结构包括在源极/漏极(S/D)区域外延生长和S/D金属化之后但是在通过扩散隔断来隔离相邻单元之前的下FET和上FET。
在步骤320中，将起始结构的至少一个栅极区域转换成单扩散隔断区域，同时将纳米线或纳米片材料的至少一部分保留在该区域内。在一个实施方式中，保留了S/D外延区域之间的连续纳米线材料，从而得到图1中所描述的浮动纳米沟道结构。在另一实施方式中，保留了与S/D区域相邻的硅柱，如图2所描述的那样。在步骤330中，该过程然后继续进行去除有源栅极区域中的替代栅极材料、释放有源栅极纳米线以及形成GAA结构。
图4A至图4F示出了根据本公开内容的一个实施方式的用于图2的器件的示例图案化集成过程。这些附图涉及利用纳米片的CFET器件的器件集成，其中PMOS片横向堆叠在NMOS片之上。注意，为了方便起见，此处，说明集中于CFET，但是本文的技术同样可以用于常规的FET、用于纳米线和纳米片器件。另外，本文的技术可以包含与常规FET器件相比可能看起来不同的埋入式电源轨。然而，在这些附图中使用了埋入式电源轨这一事实与并入针对纳米线的单扩散隔断的工艺无关。
图4A示出了用于单扩散隔断工艺的起始结构。如所看到的，结构400包括：与源极/漏极区域430交替的栅极区域420；以及设置成将这些区域分隔开的栅极间隔件429。每个栅极区域420包括硅材料的纳米沟道结构421，该硅材料的纳米沟道结构421延伸通过包围纳米沟道结构421的替代栅极材料460。每个源极-漏极区域430包括源极-漏极外延半导体材料431和源极-漏极金属接触材料433。源极-漏极外延材料431设置在纳米沟道结构421的相对端部上，以形成单独的FET器件。如所看到的，每个源极-漏极外延421与相邻FET器件的源极-漏极外延421合并，以在此时在工艺中形成顺序的FET器件串。由于示例结构400将用于创建CFET器件，因此FET器件的下级是NMOS器件，而FET器件的上级是PMOS器件。
可以通过获得预制的结构或者通过任何合适的制造工艺来提供起始结构400。在用于提供起始结构400的一个示例过程中，形成连续的Si/SiGe FIN，并且将电源轨埋入FIN的任一侧的区域中。对于互补FET(CFET)器件，VDD轨位于FIN的一侧，而VSS轨位于相对侧。对于其中NMOS和PMOS仍具有它们各自的有源区域的典型纳米线或纳米片器件，埋入式轨可以仅位于FIN的一侧，而STI存在于FIN的另一侧。
然后，限定标准替代栅极460并且使其图案化为具有电介质盖427以及在替代栅极结构460周围的围绕的低k间隔件429的多晶硅。在该步骤中，Si/SiGe FIN是连续的并且尚未通过任何物理切割。此时的替代栅极460(通常为多晶硅)具有诸如SiN的给定的电介质盖427和诸如SiCO(N)的低k间隔件。FIN将同样具有特定的衬里，例如热氧化物，以提供对多晶硅替代栅极拉伸工艺(pull process)的保护，从而不会从FIN结构本身去除任何外延硅或SiGe。
接下来，对FIN衬里进行开口，并且选择性地各向异性蚀刻FIN，以替代栅极和低k间隔件材料429上的电介质盖427。这种技术实质上将纳米线/纳米片421与替代栅极460和低k栅极间隔件429内的区域直接自对准。
在电流沟道是硅的示例中，在FIN区域中的SiGe相对于硅纳米线/纳米片选择性地横向凹陷。将进行凹陷，以提供延伸超过替代栅极460并且通过将在凹陷的SiGe内重新形成的低k间隔件429的硅纳米片。一些实施方式可以使用常规的CFET单元，在常规的CFET单元中如果期望具有由除了硅以外的材料例如SiGe或Ge制成的PMOS沟道，则上沟道和下沟道可以由不同的材料组成。
源极和漏极结构431从通过低k栅极间隔件429突出的沟道材料421生长。对于图4A中所示的互补FET的情况，S/D工艺将与对于NMOS和PMOS位于标准单元的不同区域中的常规的纳米线的情况不同。对于CFET的情况，PMOS和NMOS S/D 431的放置将直接位于彼此之上。在本文中，例如，单扩散隔断可以应用于常规的纳米线或CFET纳米线。为了便于描述，使用CFET示例用于单扩散隔断。
对于CFET的情况，通过顺序方法来形成S/D条，在该方法中，上纳米线结构421稍微凹陷到低k间隔件429内并且使用将不会使外延生长产生晶种的材料覆盖上纳米线结构421。然后从最底部的一组纳米线/纳米片421完成S/D外延生长431。然后将底部电极“图案”存储至填充在S/D条区域中的硅氧化物或其他材料中。然后在该底部电极图案内对内部通孔进行图案化并且转移以使其与埋入式电源轨407接触。然后对底部S/D 431进行金属化，以形成下级接触433(在这种情况下，下级接触433将是NMOS电极)。该金属化工艺还将填充将电源轨连接至底部接触的内部通孔。
然后完成在下级与上级之间形成电介质隔离件435的方法。由于电容原因，针对该工艺可以使用进行金属上电介质选择性沉积的方法；然而，从形态学的角度来看，先进行简单的填充CVD沉积，然后进行CMP和凹陷蚀刻同样有效。然后对低k间隔件429选择性去除上沟道421上的盖427。然后S/D外延431从上沟道421生长并且被金属化。然后将上电极图案存储在S/D条内的氧化物或其他材料内。然后将内部通孔图案化成现有的上电极图案，以实现与相应的埋入式电源轨407的电连接。使用金属433对上电极和相应的内部通孔进行金属化。然后使用电介质材料435和CMP填充S/D条的剩余部分，以与替代栅极的顶部横向对准，以提供图4A所示的根据本公开内容的实施方式的用于单扩散隔断工艺的起始结构。
如图4A中看到的，其中通过S/D条提供截面，以露出S/D结构431的形状，在对下电极和上电极进行金属化时，很明显，S/D外延431的一致形状有效地使得能够使金属电极433最小化。电极的大小和形状因设计而不同(对于局部互连需要多少个接入点或者对于每个接触需要最多BEOL)。特别是对于CFET，期望使用于电极以及向下至埋入式电源轨407的相应的内部通孔连接两者的金属的总体积最小化，以减小接触与相邻金属栅极之间的总电容。
用于纳米线或纳米片工艺的单扩散隔断是通过在替代栅极或金属栅极中的栅极切割完成的。然而，对于图4A至图4F的该示例工艺，为了便于示出，在替代栅极460内完成单扩散隔断450。
单扩散隔断(SDB)工艺与单个替代栅极自对准，以通过蚀刻选择性地对低k间隔件429和对存在于S/D条的顶部处的电介质膜437进行“切割”。利用东京电子有限公司(TokyoElectron Ltd.,)的Vigus tX平台上的蚀刻能力，这种处理提供了非常高的选择性(20：1以上)。这种替代栅极蚀刻得益于各向异性蚀刻，而大多数其他替代栅极蚀刻具有各向同性的灵活性。在这种情况下需要各向异性蚀刻是由于以下事实：这不是常规的“替代栅极开口”蚀刻，而是用于在单个替代栅极结构内放置单扩散隔断的蚀刻。
如图4B中所看到的，在起始结构400上方提供图案化的掩模材料470，并且然后蚀刻包括替代栅极460的多晶硅以形成凹部471。该蚀刻凹部471使受FIN衬里材料保护的Si/SiGe FIN露出，该FIN衬里材料通常包括在任何类型的蚀刻中均表现出对多晶硅的高选择性的热氧化物或者其他类型的材料。
然后去除保护Si/SiGe FIN的衬里，并且各向异性地蚀刻露出的FIN以在预期的物理栅极结构下方形成凹部473，如图4C所示。仅当替代栅极材料460由非硅基材料或者对Si和SiGe具有良好选择性并对在S/D上进行的掺杂剂激活是热稳定的材料组成时，在这种情况下才可以选择使用各向同性蚀刻。
由于切割与低k栅极间隔件429自对准，因此在低k间隔件429内残留有残余的沟道“柱”451，这将为已经生长的S/D结构431提供稳定的锚点。因此，对于任何蚀刻，任何S/D外延431不会直接露出，并且因此不会存在与任何扩散隔断区域450相邻的S/D外延431的刻面或变形的机制。另外，由于该方法提供了将残余的沟道材料柱451留在低k间隔件429内，因此没有用于使有源栅极与虚设栅极或切割栅极之间的S/D的变形的其他方式。在图4C中示出了示例结果。
如果期望栅极“切割”，则使用电介质材料453填充单扩散隔断450，或者可替选地使用临时材料填充单扩散隔断450，使得纳米线或纳米片可以暴露在实际物理栅极中，对于CFET，实际物理栅极在标准单元之间沿北至南方向与切割栅极或虚设栅极相邻。对于该示例的情况，我们认为单扩散隔断包括其中填充有电介质材料453的物理切割栅极。
对于CFET，一个挑战是大多数栅极结构在NMOS与PMOS之间是“共同的”，并且栅极通过金属化工艺来被“分离”为上PMOS和下NMOS(或者下PMOS和上NMOS)。对于非常复杂的标准单元的单扩散隔断450的情况，其中需要用于一个沟道而不是其他沟道是单扩散隔断，例如针对SRAM存在的单扩散隔断，并且因此NMOS栅极和PMOS栅极可以物理地分离。可以将这种技术并入标准随机逻辑器件中，以使仅对NMOS或PMOS沟道存在单扩散隔断。在图4D中示出了示例结果。
一旦完成SDB“切割”并且填充有电介质材料453或者在预期的虚设栅极或切割栅极内使用的任何类型的替代材料，就对预期的有源栅极进行处理。替代栅极460中的多晶硅在剩余栅极区域420中被拉伸，这将在这些预期的有源栅极内留下有源Si/SiGe FIN结构。然后去除SiGe以释放有源栅极区域420内的硅纳米线或纳米片421。如果期望使PMOS与NMOS相比是不同的沟道材料，则可以在FIN结构中组成外延材料的3向选择性矩阵，例如Si：Si:B：SiGe：Ge，使得可以使用非常高的选择性来保留期望的沟道材料的同时，去除FIN结构内的临时材料。图4E中示出了示例结果，其示出了具有悬浮在凹陷沟槽480内的释放纳米沟道结构421的预期的有源栅极区域420。
以使得NMOS栅极和PMOS栅极包含在同一公共物理栅极中或通过东京电子有限公司开发的用于SRAM单元设计的双栅极方式来对有源栅极(和虚设栅极，前提是在栅极的任何金属化之前去除了蚀刻选择性替代材料)进行金属化。
在该示例中，使用公共栅极490，并且该公共栅极具有位于在PMOS栅极下方的NMOS栅极。这通过以下方式进行：在上栅极和下栅极两者周围沉积高k膜；在上栅极和下栅极两者周围沉积栅极金属；以及沉积NMOS和PMOS功函数(WF)金属，使得临时填充材料可以用于选择性地覆盖一个沟道同时露出另一沟道。根据所使用的集成方案，可以执行该方法以支持单沟道沉积或单沟道蚀刻。然后完成在整个NMOS和PMOS上栅极金属的沉积。例如，使用诸如钨、钴、钌、铝或其合金的金属来执行最终的栅极金属沉积。在图4F中示出了示例结果，其与具有通过GAA结构而不是S/D条的截面的图2的结构相同。
在集成中，在该步骤之后，所有处理遵循常规逻辑所使用的方法：进行至栅极和至S/D接触的本地连接；以及然后将连接组成BEOL布线迹线，以形成端部器件。
用于形成图1的结构的工艺与图4A至图4F的工艺类似，除了将纳米片/纳米线421保留在虚设栅极区域420内以在相对S/D外延结构431之间桥接之外。具体地，在去除FIN衬里之后，去除替代栅极材料460以释放纳米线/纳米片材料421，并且在有源栅极区域的栅极金属化之前，使用电介质材料453填充该区域。
在用于集成的另一技术中，首先切割Si/SiGe FIN，但是立即使用电介质填充，以针对纳米线或纳米片处理提供用于单扩散隔断的另一种方法。在图5中示出了示例结果。如所看到的，结构500与图2的结构类似在于：S/D外延轮廓仍被很好地保持作为嵌入在低k栅极间隔件559中的硅“柱”551。另外，S/D外延生长531在整个单元上是一致的。结构500包括使用CUT-BEYOND-LAST用于纳米线的FINFET单扩散隔断。纳米线/纳米片形成为连续延伸的Si/SiGe FIN(在FINS通过Si/SiGe叠层转移之后完成切割)。在第一次STI氧化物沉积/CMP之后，使用CUT掩模对连续的FIN进行开口，并且各向异性地蚀刻来自切割的Si/SiGe。然后使用电介质553填充Si/SiGe鳍片中的切割。该方法还保留了线的柱551，以允许在整个有源栅极和虚设栅极两者上生长一致的S/D外延531。因此，这是在替代栅极内切割线/片的替选方法。
图5A、图5B、图5C和图5D示出了用于针对如图5的结构500所示的纳米线结构提供单扩散隔断的工艺流程。图5A至图5D从起始结构的不同角度示出了单扩散隔断工艺。如图5A所看到的，起始结构包括设置在基板501上的连续的多层鳍片结构503。然后使用填充材料505填充鳍片503之间的区域，并且在该结构上方设置单扩散隔断图案化掩模507，如图5B所示。在图5C中，然后将栅极切割509各向异性地蚀刻到鳍片503中。然后在切割509中提供电介质填充物，以形成单扩散隔断550，如图5D所示。
在该技术中，可能难以将FIN切割与预期的虚设栅极区域自对准，这稍后将在给定工艺中由SADP或SAQP(多重图案)完成。该技术还要求切割要小于金属栅极的尺寸，因此边缘放置误差(EPE)容差不延伸至会阻止硅柱形成的区域，以确保有源区域与虚设区域之间一致的S/D外延生长。
由于SDB将缺乏与物理栅极结构的任何类型的自对准并且将取决于用于形成栅极结构的方法(SADP或甚至SAQP)的对准能力，因此该方法被认为稍微更复杂。
因此，本文公开了用于提供单扩散隔断(SDB)的各种技术。在一种技术中，与在初始FIN形成模块中切割硅/SiGe超晶格FIN相反，用于纳米线/纳米片工艺的SDB是在替代栅极模块中完成的。完成了用于纳米线/纳米片的单扩散隔断，使得可以完成在预期的扩散隔断的两个相邻接触上的源极区域和漏极区域内的完全外延生长。在单扩散隔断区域的两侧上的完全外延生长将确保在穿过相邻有源栅极的沟道上实现一致的应变。
源极接触和漏极接触的外延生长可以在单扩散隔断的形成之前或之后完成。对于在预期的替代栅极中的单扩散隔断之后形成源极和漏极的情况的一个实施方式，必须将沟道材料保留在低k间隔件或栅极侧壁间隔件内；这将使得仍然能够从扩散隔断区域实现源极和漏极外延生长，以制造一致的源极接触和漏极接触，类似于在两个有源栅极之间形成的接触。对于在单扩散隔断之前完成源极和漏极形成的示例情况，借助于由在接触区域内的电介质填充物或放置在接触区域之上的电介质盖提供的蚀刻选择性，来保护源极接触和漏极接触免受在开口的替代栅极内对硅/SiGe超晶格的任何蚀刻。源极接触和漏极接触也可以在替换栅极模块中发生单扩散隔断之前被金属化，前提是所使用的金属(例如钌)，该金属具有超过任何临界高k金属栅极(HKMG)处理(例如通常在超过700℃的温度下完成的高k膜退火)温度的热极限。
在一些实施方式中，低k间隔件或栅极侧壁间隔件的形成在要进行扩散隔断的替代栅极的开口之前完成。这种用于纳米线/纳米片器件的方法在行业中通常被称为“内部间隔件”。
对于预期的沟道是硅的实施方式；硅/SiGe超晶格可以是以各向同性的高选择性蚀刻方式的工艺，例如东京电子CERTAS气相蚀刻，其中可以周期性地凹陷SiGe，以在堆叠的硅沟道之间形成期望的空间的量。然后可以沉积低k间隔件材料或栅极间隔件材料并进行各向异性蚀刻，使得仅低k间隔件材料或栅极间隔件材料保留在堆叠的硅沟道线或片之间。在然后在预期的单扩散隔断区域内对替代栅极进行开口并且在预期的扩散隔断区域内挖出硅/SiGe超晶格FIN时，低k间隔件或栅极侧壁间隔件能够为堆叠的纳米线或纳米片提供保护。对于首先完成单扩散隔断的情况下，包含在替代栅极的低k间隔件或栅极间隔件内的剩余沟道材料可以用于源极和漏极外延生长的生长；或者对于已经完成接触的源极和漏极外延生长的情况，将沟道包含在剩余的低k间隔件或栅极侧壁间隔件内将防止形成的源极接触和漏极接触发生任何变形。
多晶硅或非晶硅替代栅极可以开口，以暴露硅/SiGe超晶格FIN，其对保留在低k间隔件或栅极侧壁间隔件内的沟道以及对包含在填充的电介质膜内的外延源极接触和漏极接触具有选择性。如果源极接触和漏极接触已经被金属化，则可以将接触金属进行凹陷，以放置对低k间隔件或栅极侧壁间隔件以及对多晶硅或非晶硅替代栅极具有蚀刻选择性的电介质。
一旦对期望的替代栅极进行开口以形成预期的单扩散隔断，就可以挖出或去除替代栅极内的硅/SiGe超晶格，或者利用修改的蚀刻配方，可以同时去除多晶硅或非晶替代栅极以及硅/SiGe超晶格FIN。在该实施方式中，由于在预期的单扩散隔断的低k间隔件或栅极侧壁间隔件内将包含沟道材料；因此具有挖出的硅/SiGe超晶格FIN的开口的替代栅极将需要使用某种类型的电介质材料填充。在这种情况下，对于纳米线/纳米片器件，无法制造其中HKMG膜仍沉积在预期的单扩散隔断内的常规的“虚设栅极”，因为沟道材料将连接至“虚设栅极”。
在前面的描述中，已经阐述了具体细节，例如其中所使用的各种部件和工艺的处理系统和描述的特定几何结构。然而，应当理解，本文的技术可以在脱离这些具体细节的其他实施方式中实践，并且这样的细节是出于解释而非限制的目的。已经参照附图描述了本文公开的实施方式。类似地，出于解释的目的，已经阐述了具体的数字、材料和配置，以提供透彻的理解。然而，可以在没有这种具体细节的情况下实践实施方式。具有基本相同的功能构造的部件由相同的附图标记指示，并且因此可以省略任何多余的描述。
已经将各种技术描述为多个离散操作以帮助理解各种实施方式。描述的顺序不应当被解释为暗示这些操作必须取决于顺序。事实上，这些操作不需要按照呈现的顺序执行。可以以与所描述的实施方式不同的顺序来执行所描述的操作。在附加实施方式中，可以执行各种附加操作和/或可以省略所描述的操作。
如本文所使用的“基板”或“目标基板”通常是指根据本发明处理的对象。基板可以包括器件，特别是半导体或其他电子器件的任何材料部分或结构，并且可以例如是基础基板结构，例如半导体晶片、掩模版，或基础基板结构例如薄膜上或上覆的层。因此，基板不限于图案化或未图案化的任何特定基础结构、下面的层或上覆层，而是预期包括任何这种层或基础结构以及层和/或基础结构的任何组合。该描述可以参照基板的特定类型，但这仅出于说明目的。
本领域技术人员还将理解，在仍然实现本发明的相同目的的同时，可以对以上解释的技术的操作进行许多变化。这种变化旨在由本公开内容的范围覆盖。因此，本发明的实施方式的上述描述不旨是限制性的。相反，本发明的实施方式的任何限制呈现在所附权利要求书中。

Claims (40)

1.一种形成半导体器件的方法，包括：
提供起始结构，所述起始结构包括基板，在所述基板上具有多个栅极区域，所述多个栅极区域与多个源极/漏极(S/D)区域交替地布置，其中，所述栅极区域中的每一个包括纳米沟道结构，所述纳米沟道结构具有由替代栅极包围的中间部分以及由相应的栅极间隔件包围的相对端部，使得所述纳米沟道结构延伸通过所述栅极区域的所述替代栅极和所述栅极间隔件，并且其中，所述S/D区域中的每一个包括延伸通过所述S/D区域的S/D结构，以连接分别设置在所述S/D区域的相对侧上的第一相邻栅极区域和第二相邻栅极区域的纳米沟道结构；
将所述第一相邻栅极区域转换成包括虚设栅极结构的单扩散隔断；以及
将所述第二相邻栅极区域转换成包括有源栅极结构的有源栅极，所述有源栅极结构被配置成在所述第二相邻栅极区域的所述纳米沟道结构内产生电流沟道。
2.根据权利要求1所述的方法，其中，对所述第二相邻栅极进行转换包括：
从所述第一相邻栅极区域中的所述纳米沟道结构的所述中间部分去除所述替代栅极；以及
使用电介质材料包围所述第一相邻栅极区域中的所述纳米沟道结构的所述中间部分，以形成所述虚设栅极结构。
3.根据权利要求2所述的方法，其中，去除所述替代栅极包括：在所述第一相邻栅极区域内保留所述纳米沟道结构的所述中间部分的同时，在所述第一相邻栅极区域内对所述替代栅极进行各向同性蚀刻。
4.根据权利要求3所述的方法，其中，所述各向同性蚀刻包括：相对于所述纳米沟道结构的材料以及相对于所述栅极间隔件的材料选择性地蚀刻所述替代栅极的材料。
5.根据权利要求4所述的方法，其中，所述各向同性蚀刻与所述第二相邻栅极区域的相对栅极间隔件自对准。
6.根据权利要求1所述的方法，其中，对所述第二相邻栅极进行转换包括：
去除所述替代栅极和所述纳米沟道结构的所述中间部分，以在所述第一相邻栅极区域内提供沟槽；以及
使用电介质材料填充所述沟槽，以形成所述单扩散隔断。
7.根据权利要求6所述的方法，其中，所述去除包括：对所述替代栅极和所述纳米沟道结构的所述中间部分进行各向异性蚀刻，以提供所述沟槽。
8.根据权利要求1所述的方法，其中，对所述第一相邻栅极进行转换包括：
从所述第一相邻栅极区域中的所述纳米沟道结构的所述中间部分去除所述替代栅极；以及
使用多层结构包围所述第一相邻栅极区域中的所述纳米沟道结构的所述中间部分，以形成所述有源栅极结构。
9.根据权利要求8所述的方法，其中，所述包围包括：
在所述纳米沟道结构的所述中间部分上形成高k材料层；以及
在所述高k材料层上形成至少一层导电材料。
10.一种制造半导体器件的方法，包括：
提供具有工作表面的基板；
在所述基板上形成多个栅极区域，每个栅极区域包括纳米沟道结构；
沿所述工作表面形成与所述多个栅极区域交替地布置的多个源极/漏极(S/D)区域，使得每个S/D区域的侧面与所述栅极区域的侧面接触；
在所述多个栅极区域的第一栅极区域中形成有源栅极，所述有源栅极与所述第一栅极区域的所述纳米沟道结构接触，以形成延伸通过所述第一栅极区域至所述多个S/D区域的相邻S/D区域的第一侧的有源纳米沟道结构；
在所述多个栅极区域的第二栅极区域内形成虚设栅极，所述虚设栅极与所述第二栅极区域的所述纳米沟道结构接触，以形成延伸通过所述第二栅极区域的至少一部分至所述相邻S/D区域的第二侧的虚设沟道结构，所述相邻S/D区域的所述第二侧与所述相邻S/D区域的所述第一侧相对；以及
在所述相邻S/D区域中形成S/D结构，使得所述S/D结构从所述有源沟道结构延伸通过所述相邻S/D区域至所述虚设纳米沟道结构。
11.根据权利要求10所述的方法，其中，所述形成多个栅极区域包括：
在所述栅极区域中形成包围所述纳米沟道结构的中间部分的替代栅极；以及
形成包围所述纳米沟道结构的相对端部中的每一个的栅极间隔件，使得所述栅极间隔件形成所述栅极区域的相对侧壁，其中，所述替代栅极设置在所述相对侧壁之间，并且所述纳米沟道结构延伸通过每个栅极间隔件。
12.根据权利要求11所述的方法，其中，所述形成有源栅极包括：
从所述第一栅极区域去除所述替代栅极；以及
使用多层有源栅极结构包围所述第一栅极区域中的所述纳米沟道结构的所述中间部分。
13.根据权利要求12所述的方法，其中，包围所述中间部分包括：
形成与所述纳米沟道结构的所述中间部分接触的高k电介质层；以及
形成与所述高k电介质层接触的栅极金属。
14.根据权利要求11所述的方法，其中，所述形成虚设栅极包括：
从所述第二栅极区域去除所述替代栅极；以及
使用所述虚设栅极结构包围所述纳米沟道结构的所述中间部分。
15.根据权利要求14所述的方法，其中，形成包围所述中间部分包括：使用电介质材料填充所述栅极间隔件之间的区域，使得所述纳米沟道结构延伸通过所述第二栅极区域内的所述电介质材料和所述栅极间隔件。
16.根据权利要求11所述的方法，其中，所述形成虚设栅极包括：
从所述第二栅极区域去除所述替代栅极和所述纳米沟道结构的所述中间部分；以及
使用电介质材料填充相对栅极间隔件之间的区域，使得所述虚设纳米沟道结构包括延伸通过所述相对栅极间隔件中的每一个的纳米沟道材料的柱。
17.根据权利要求16所述的方法，其中，所述去除包括：从所述第二栅极区域中各向异性地蚀刻所述替代栅极和所述纳米沟道结构的所述中间部分。
18.一种制造半导体器件的方法，包括：
提供基板，所述基板具有形成在所述基板上的并且沿所述基板的工作表面延伸的连续多层FIN结构，其中，所述连续多层FIN结构包括沿所述多层FIN结构延伸的连续纳米沟道结构；
在所述连续多层FIN结构中形成至少一个单扩散隔断切割，以提供由相应的单扩散隔断切割分隔开的多个有源FIN结构，每个有源FIN结构包括有源纳米沟道结构；
在所述有源FIN结构中的每一个中形成多个栅极切割，以从每个有源FIN结构提供多个有源栅极区域，所述多个有源栅极区域被所述多个栅极切割中的相应的一个栅极切割分隔开，并且每个有源栅极区域包括延伸通过所述有源栅极区域的相应的有源纳米沟道；
在所述单扩散隔断切割中形成单扩散隔断结构，所述单扩散隔断结构包括由电介质包围的虚设纳米沟道结构；
在所述多个栅极切割中的每一个中形成源极/漏极S/D区域，每个S/D区域包括延伸跨过相应的栅极切割的S/D结构，其中，至少一个S/D结构将所述虚设纳米沟道连接至相应的有源栅极结构的所述有源纳米沟道；以及
在相应的有源栅极区域内形成围绕所述多个有源纳米沟道的多个有源栅极结构。
19.根据权利要求18所述的方法，其中，所述形成单扩散隔断结构包括：在所述扩散隔断区域中形成纳米沟道材料的柱。
20.根据权利要求19所述的方法，其中，形成所述S/D结构包括：通过从所述柱外延生长S/D材料以及从所述有源纳米沟道外延生长S/D材料来形成所述至少一个S/D结构。
21.一种半导体器件，包括：
具有工作表面的基板；
在沿所述工作表面的公共平面中设置在所述基板上的多个场效应晶体管(FET)器件，每个FET器件包括：
有源纳米沟道结构，具有相对端表面以及在所述相对端表面之间延伸的侧壁表面，
有源栅极结构，包围所述纳米沟道结构的与所述侧壁表面接触的中间部分，
第一栅极间隔件和第二栅极间隔件，均包围所述纳米沟道结构的与所述侧壁表面接触的相应的端部，以及
分别与所述纳米沟道结构的所述相对端表面接触的第一源极/漏极(S/D)结构和第二源极/漏极(S/D)结构；以及
设置在第一FET器件与第二FET器件之间的单扩散隔断，所述单扩散隔断包括连接至所述第一FET器件的S/D结构和所述第二FET器件的S/D结构的虚设纳米沟道结构。
22.根据权利要求21所述的半导体器件，其中，所述纳米沟道结构包括纳米线和纳米片中的至少一个。
23.根据权利要求21所述的半导体器件，其中，所述单扩散隔断包括延伸通过所述单扩散隔断的连续虚设纳米沟道结构。
24.根据权利要求23所述的半导体器件，其中，所述连续虚设纳米沟道结构包括：相对的虚设纳米沟道端表面；以及在所述相对的虚设纳米沟道端表面之间延伸的虚设纳米沟道侧壁表面。
25.根据权利要求24所述的半导体器件，其中，所述单扩散隔断还包括电介质材料，所述电介质材料包围与所述虚设纳米沟道侧壁表面接触的所述连续虚设纳米沟道结构。
26.根据权利要求24所述的半导体器件，其中，所述虚设纳米沟道端表面的第一虚设纳米沟道端表面与所述第一FET器件的S/D区域接触，并且所述虚设纳米沟道端表面的第二虚设纳米沟道端表面与所述第二FET器件的S/D区域接触。
27.根据权利要求24所述的半导体器件，其中，所述第一FET器件的所述S/D结构包括从所述相对的虚设纳米沟道端表面的第一虚设纳米沟道端表面外延生长的材料，并且其中，所述第二FET器件的所述S/D结构包括从所述相对的虚设纳米沟道端表面的第二虚设纳米沟道端表面外延生长的材料。
28.根据权利要求21所述的半导体器件，其中，所述单扩散隔断包括设置在所述单扩散隔断内的分段的虚设纳米沟道结构。
29.根据权利要求28所述的半导体器件，其中，所述分段的虚设纳米沟道结构由纳米线的一部分或纳米片的一部分形成。
30.根据权利要求28所述的半导体器件，其中，所述分段的虚设纳米沟道结构包括纳米沟道材料的第一柱和第二柱。
31.根据权利要求30所述的半导体器件，其中，所述第一柱设置在与所述第一FET器件的S/D区域相邻的所述单扩散隔断的一部分中，并且所述第二柱设置在与所述第二FET器件的S/D区域相邻的所述单扩散隔断的一部分中。
32.根据权利要求31所述的半导体器件，其中，所述第一柱与所述第一FET器件的S/D结构接触，并且所述第二柱与所述第二FET器件的S/D结构接触。
33.根据权利要求31所述的半导体器件，其中，所述单扩散隔断还包括电介质材料，所述电介质材料包围所述分段的虚设纳米沟道结构，所述分段的虚设纳米沟道结构与所述第一柱和所述第二柱的未连接至所述第一FET器件和所述第二FET器件的所述S/D结构的部分接触。
34.根据权利要求31所述的半导体器件，其中，所述第一FET器件的所述S/D结构包括从所述第一柱外延生长的材料，并且其中，所述第二FET器件的所述S/D结构包括从所述第二柱外延生长的材料。
35.根据权利要求21所述的半导体器件，其中，所述S/D结构中的每一个包括从第一纳米沟道结构外延生长的第一材料以及从第二纳米沟道结构外延生长的第二材料，所述第一材料和所述第二材料结合以形成相应的S/D结构。
36.根据权利要求35所述的半导体器件，其中，所述S/D结构的至少一个包括从所述有源纳米沟道结构外延生长的第一材料以及从所述虚设纳米沟道结构外延生长的第二材料。
37.根据权利要求21所述的半导体器件，其中，所述多个场效应晶体管(FET)器件是在沿所述工作表面的公共下平面中设置在所述基板上的下FET器件，所述半导体器件还包括多个上FET器件，所述多个上FET器件在竖直堆叠在所述FET器件的所述公共下平面上的公共上平面中设置在所述基板上。
38.根据权利要求37所述的半导体器件，其中，所述下FET器件是nFET器件，并且所述上FET器件是nFET器件。
39.根据权利要求37所述的半导体器件，其中，在互补FET(CFET)配置中所述下FET器件连接至所述上FET器件。
40.根据权利要求37所述的半导体器件，其中，所述下FET器件和所述上FET器件具有相同的极性类型。
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