JP7019029B2 - Ｆｅｔデバイスのナノチャネル構造にシングルディフュージョンブレークを組み込むための方法及びデバイス - Google Patents

Ｆｅｔデバイスのナノチャネル構造にシングルディフュージョンブレークを組み込むための方法及びデバイス Download PDF

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Description

関連出願の相互参照
本開示は、２０１７年８月１６日に出願された米国仮特許出願第６２／５４６，５４９号の利益を主張するものであり、その全体が参照により本明細書に組み込まれる。
本開示は、半導体デバイスの製造に関する。より詳細には、本開示は、フィン及びナノワイヤなどの構造の形成及びカットに関する。
電界効果トランジスタ（ＦＥＴ）などのトランジスタは、マイクロエレクトロニクス及び集積回路の基本要素である。密度を増大させ、処理性能を向上させるために、トランジスタ及び他の半導体デバイスをスケールダウン又は縮小する取り組みが続けられている。リソグラフィプロセスで線幅を縮小する方法は、歴史的に、より大きいＮＡの光学系（開口数）、より短い露光波長、又は空気以外の界面媒体（水浸など）の使用を伴う。従来のリソグラフィプロセスの解像度が理論上の限界に近づいたため、製造者は、光学的限界を克服してますます小さな特徴物を作成するために、ダブルパターニング（ＤＰ）法、及び他のパターニング技術に目を向け始めている。
本発明の態様は、半導体デバイス、及びそのような半導体デバイスを形成するための方法を含む。第１の態様は、半導体デバイスを形成する方法を提供する。方法は、複数のソース／ドレイン（Ｓ／Ｄ）領域と交互に配置された複数のゲート領域をその上に有する基板を含む開始構造を準備することを含み、ゲート領域のそれぞれは、置換ゲートによって囲まれた中間部分と、ナノチャネル構造が置換ゲート、及びゲート領域のゲートスペーサを通って延在するように、それぞれのゲートスペーサによって囲まれた対向する端部と、を有するナノチャネル構造を含み、Ｓ／Ｄ領域のそれぞれは、Ｓ／Ｄ領域を通って延在して、Ｓ／Ｄ領域の対向する側部上にそれぞれ設けられた第１及び第２の隣接ゲート領域のナノチャネル構造を接続するＳ／Ｄ構造を含む。更に、第１の隣接ゲート領域を、ダミーゲート構造を含むシングルディフュージョンブレークに変換するステップを含む。また、第２の隣接ゲート領域を、第２の隣接ゲート領域のナノチャネル構造内に電流チャネルを作成するように構成されたアクティブゲート構造を含むアクティブゲートに変換することも含む。
別の態様は、半導体デバイスを製造する方法を含む。方法は、作業面を有する基板を準備することと、基板上に複数のゲート領域を形成することであって、各ゲート領域がナノチャネル構造を含む、ことと、各Ｓ／Ｄ領域の側部がゲート領域の側部と接触するように、作業面に沿って複数のゲート領域と交互に配置された複数のソース／ドレイン（Ｓ／Ｄ）領域を形成することと、を含む。この態様の方法は、複数のゲート領域の第１のゲート領域内にアクティブゲートを形成することを更に含み、アクティブゲートは、第１のゲート領域のナノチャネル構造に接触して、第１のゲート領域を通って、複数のＳ／Ｄ領域の隣接するＳ／Ｄ領域の第１の側部まで延在するアクティブナノチャネル構造を形成する。ダミーゲートは、複数のゲート領域の第２のゲート領域内に形成され、ダミーゲートは、第２のゲート領域のナノチャネル構造に接触して、第２のゲート領域の少なくとも一部を通って、隣接するＳ／Ｄ領域の第１の側部と対向する隣接するＳ／Ｄ領域の第２の側部まで延在するダミーチャネル構造を形成する。Ｓ／Ｄ構造がアクティブチャネル構造から、隣接するＳ／Ｄ領域を通ってダミーナノチャネル構造まで延在するように、Ｓ／Ｄ構造を、隣接するＳ／Ｄ領域に形成する。
更なる態様では、半導体デバイスの製造方法は、基板上に形成され、基板の作業面に沿って延在する連続多層ＦＩＮ構造を有する基板を準備することを含み、連続多層ＦＩＮ構造が、多層ＦＩＮ構造に沿って延在する連続ナノチャネル構造を含む。少なくとも１つのシングルディフュージョンブレークカットを連続多層ＦＩＮ構造に形成して、それぞれのシングルディフュージョンブレークカットによって分離された、各アクティブＦＩＮ構造がアクティブナノチャネル構造を含む、複数のアクティブＦＩＮ構造を提供する。複数のゲートカットがそれぞれのアクティブＦＩＮ構造に形成されて、各アクティブＦＩＮ構造から複数のアクティブゲート領域を提供し、複数のアクティブゲート領域が複数のゲートカットのそれぞれによって分離されており、各アクティブゲート領域がアクティブゲート領域を通って延在するそれぞれのアクティブナノチャネルを含む。シングルディフュージョンブレーク構造は、シングルディフュージョンブレークカットで形成され、シングルディフュージョンブレーク構造は、誘電体に囲まれたダミーナノチャネル構造を含む。方法はまた、複数のゲートカットのそれぞれにソース／ドレインＳ／Ｄ領域を形成することであって、各Ｓ／Ｄ領域がそれぞれのゲートカットにわたって延在するＳ／Ｄ構造を含み、少なくとも１つのＳ／Ｄ構造が、ダミーナノチャネルを、それぞれのアクティブゲート構造のアクティブナノチャネルに接続し、それぞれのアクティブゲート領域内の複数のアクティブナノチャネルの周りに複数のアクティブゲート構造を形成する、ことを含む。
別の態様は、作業面を有する基板を有する半導体デバイスと、作業面に沿った共通平面内の基板上に設けられた複数の電界効果トランジスタ（ＦＥＴ）デバイスとを含む。各ＦＥＴデバイスは、対向する端面と、対向する端面間に延在する側壁面とを有するアクティブナノチャネル構造と、側壁面と接触するナノチャネル構造の中間部分を囲むアクティブゲート構造と、側壁面と接触するナノチャネル構造のそれぞれの端部をそれぞれ囲む第１及び第２のゲートスペーサと、ナノチャネル構造の対向する端面とそれぞれ接触する第１及び第２のソース／ドレイン（Ｓ／Ｄ）構造と、を含む。第１及び第２のＦＥＴデバイス間に設けられたシングルディフュージョンブレークは、第１のＦＥＴデバイスのＳ／Ｄ構造、及び第２のＦＥＴデバイスのＳ／Ｄ構造に接続されたダミーナノチャネル構造を含む。
もちろん、本明細書で説明される異なるステップの議論の順序は、明確にするために提示されている。一般に、これらのステップは、任意の適切な順序で実行できる。加えて、本明細書の異なる特徴、技術、構成などのそれぞれは、本開示の異なる場所で議論され得るが、概念のそれぞれは、互いに独立して、又は互いと組み合わせて実行され得ることが意図される。従って、本発明は、多くの異なる方法で具現化及び検討することができる。
この要約セクションは、本開示又は特許請求される発明の全ての実施形態、及び／又は漸増的に新規な態様を指定するものではないことに留意されたい。代わりに、この要約は、異なる実施形態、及び従来の技術に対する新規性の対応するポイントの予備的な議論のみを提供する。本発明及び実施形態の更なる詳細及び／又は可能性のある観点については、読者は、以下で更に議論されるように、本開示の詳細な説明のセクション及び対応する図面に導かれる。
本開示の態様は、添付の図面とともに読まれると、以下の詳細な説明から最もよく理解される。業界の標準的な慣行に従って、様々な特徴が縮尺どおりに描かれていないことに留意されたい。実際に、様々な特徴の寸法は、説明を明確にするために、任意に拡大又は縮小される場合がある。
図１は、本開示の実施形態による、シングルディフュージョンブレークを組み込んだデバイスの斜視断面図である。 図２は、本開示の実施形態による、シングルディフュージョンブレークを組み込んだ別のデバイスの斜視断面図である。 図３は、本開示の実施形態による、ナノ構造デバイスにシングルディフュージョンブレークを組み込むための一般的なプロセスフローを示す。 図４Ａ、図４Ｂ、図４Ｃ、図４Ｄ、図４Ｅ、及び図４Ｆは、本開示の一実施形態による、図２のデバイス用のパターニング統合プロセスの例示的な構造を示す。 図４Ａ、図４Ｂ、図４Ｃ、図４Ｄ、図４Ｅ、及び図４Ｆは、本開示の一実施形態による、図２のデバイス用のパターニング統合プロセスの例示的な構造を示す。 図４Ａ、図４Ｂ、図４Ｃ、図４Ｄ、図４Ｅ、及び図４Ｆは、本開示の一実施形態による、図２のデバイス用のパターニング統合プロセスの例示的な構造を示す。 図４Ａ、図４Ｂ、図４Ｃ、図４Ｄ、図４Ｅ、及び図４Ｆは、本開示の一実施形態による、図２のデバイス用のパターニング統合プロセスの例示的な構造を示す。 図４Ａ、図４Ｂ、図４Ｃ、図４Ｄ、図４Ｅ、及び図４Ｆは、本開示の一実施形態による、図２のデバイス用のパターニング統合プロセスの例示的な構造を示す。 図４Ａ、図４Ｂ、図４Ｃ、図４Ｄ、図４Ｅ、及び図４Ｆは、本開示の一実施形態による、図２のデバイス用のパターニング統合プロセスの例示的な構造を示す。 図５は、本開示の別の実施形態による、ナノ構造デバイス用のシングルディフュージョンブレークを組み込んだデバイスを示す。 図５Ａ、図５Ｂ、図５Ｃ、及び図５Ｄは、本開示の一実施形態による、図５のデバイス用のパターニング統合プロセスの例示的な構造を示す。 図５Ａ、図５Ｂ、図５Ｃ、及び図５Ｄは、本開示の一実施形態による、図５のデバイス用のパターニング統合プロセスの例示的な構造を示す。 図５Ａ、図５Ｂ、図５Ｃ、及び図５Ｄは、本開示の一実施形態による、図５のデバイス用のパターニング統合プロセスの例示的な構造を示す。 図５Ａ、図５Ｂ、図５Ｃ、及び図５Ｄは、本開示の一実施形態による、図５のデバイス用のパターニング統合プロセスの例示的な構造を示す。 図６は、デバイスの内部構造を示すために２つの側部で断面化された半導体デバイスの斜視図である。 図７Ａ、図７Ｂ、及び図７Ｃは、シングルディフュージョンブレークを形成するための単純なＦＩＮＣＵＴアプローチにおけるプロセスフローステップを示す。 図７Ａ、図７Ｂ、及び図７Ｃは、シングルディフュージョンブレークを形成するための単純なＦＩＮＣＵＴアプローチにおけるプロセスフローステップを示す。 図７Ａ、図７Ｂ、及び図７Ｃは、シングルディフュージョンブレークを形成するための単純なＦＩＮＣＵＴアプローチにおけるプロセスフローステップを示す。
以下の開示は、提供された主題の異なる特徴を実施するための、多くの異なる実施形態又は実施例を提供する。本開示を単純にするために、構成要素及び配置の特定の例を以下に説明する。もちろん、これらは単なる例に過ぎず、限定することを意図するものではない。例えば、以下に続く説明における第２の特徴の上方又は上での第１の特徴の形成は、第１及び第２の特徴が直接接触して形成される実施形態を含んでもよく、また、第１及び第２の特徴が直接接触し得ないように、第１及び第２の特徴間に追加の特徴が形成され得る実施形態を含んでもよい。加えて、本開示は、様々な例において参照番号及び／又は文字を繰り返し得る。この繰り返しは、単純化及び明確化を目的とするものであり、それ自体が、議論された様々な実施形態及び／又は構成間の関係を決定づけるものではない。
更に、本明細書では、「下に」、「下方」、「より下」、「上方」、「より上」などの空間的に相対的な用語を、説明を簡単にするために使用して、図に示すような、別の要素又は特徴に対する１つの要素又は特徴の関係を説明し得る。空間的に相対的な用語は、図に示されている方向に加えて、使用中又は動作中のデバイスの異なる方向を包含することを意図している。装置は、そうでなく方向付けられる（９０度又は他の方向に回転される）ことができ、本明細書で使用される空間的に相対的な記述子も、それに応じて解釈され得る。
本明細書の技術は、従来のＦＥＴデバイス又は相補型ＦＥＴデバイスのいずれかにおいて、ナノチャネル構造（ナノワイヤ又はナノシートなど）を利用したランダム及び非ランダムロジックのデバイス製造に関し、改善されたデバイスルーティング及びエリアスケーリングを利用するために、ＮＭＯＳ電極及びＰＭＯＳ電極が互いの上に積み重ねられているものである。
ＦＩＮＦＥＴアーキテクチャを組み込んだ標準セルの設計では、アクティブエリア内のブレークは、通常、アクティブＦＩＮを物理的にカットし、物理ゲート構造の低誘電率（ｌｏｗ－ｋ）スペーサ、又は開かれて誘電体材料で充填されているダミーゲート若しくはカットゲートの下部、のいずれかのすぐ下に、アクティブＦＩＮの端部を挟み込むことによって達成される。この標準的なＦＩＮＦＥＴのＦＩＮタック技術の目的は、連続ＦＩＮ構造と、ＦＩＮブレークに対応する終端セグメントを有する構造との間の形態上の違いにより、ソース及びドレイン（Ｓ／Ｄ）エピタキシャル成長が一貫し、且つ、ファセットされないことを確実にすることである。ＦＩＮ上のエピタキシャル成長の形態に何らかの変化があると、ロジックセルのアクティブ領域内でそのＦＩＮにかかる歪みが結果として変化し、それによってデバイスを流れる寄生及び駆動電流に差異をもたらす。
エッジ配置許容値を所与として、ＦＩＮ又はアクティブブレークは通常、複数のゲートピッチにわたって行われ、結果として、ＦＩＮブレークが開始及び終了されるゲートが非アクティブになり、ダミーゲートとして、又はゲートメタルがゲートに堆積せず、開かれた構造が誘電体で充填される物理的な「カット」ゲートとして、のいずれかで統合される。ディフュージョンブレークを複数のゲートピッチにわたって延在させることにより、標準セル設計では、これらのディフュージョンブレークを収容するためにかなりの領域が占有される。例えば、東から西の方向で単純な標準セルのセル領域に対する２０％が、ディフュージョンブレークによって占有されると推定される。故に、シングルゲート構造のみがディフュージョンブレークを提供するために必要とされるシングルディフュージョンブレークへの移行に、多くの努力が払われている。
本発明者による米国特許第９，７２１，７９３号明細書には、ＦＩＮ ＦＥＴのシングルディフュージョンブレークを形成するための方法が記載されており、この文書の全ての内容が、参照により本明細書に組み込まれる。開示された方法では、ＦＩＮはカットされず、全てのゲート構造を連続的に通り抜けるように残される。特定の設計においてシングルディフュージョンブレークが必要とされる領域で、置換ゲートが、ディフュージョンブレークが作成されるように指定された対応する領域まで開かれる。その後、ＦＩＮ構造が、シャロートレンチアイソレーション（ＳＴＩ）の下の位置まで、又は代わりに、バルクシリコン内まで凹状にされる。置換ゲートの周りの低誘電率スペーサが、ＦＩＮブレークを低誘電率スペーサに自己整合する。従って、残りのＦＩＮ上の全てのエピタキシャル成長は、全てのＳ／Ｄ領域にわたって一貫しており、Ｓ／Ｄのファセットから、又はＦＩＮ内のその対応する歪みの影響から生じる寄生又は駆動電流の問題の原因がない。いったんＦＩＮが所望のカット領域で凹状にされると、置換ゲートは、ディフュージョンブレーク領域のゲート部分をＳｉＯ又はＳｉＮなどの誘電体で単純に埋めることにより、「カットゲート」に変換される。この技術は、ＦＩＮＦＥＴに対してプロセスがどのように機能するかの説明として、「カットアンダーポリ」として知られている。
しかしながら、本発明者らは、ナノチャネル（ナノワイヤ又はナノシートなど）用途の場合、実際のナノワイヤ及びナノシートに対する一貫性のない歪みの影響がより顕著であることを認識した。そのため、ナノワイヤ及びナノシートのシングルディフュージョンブレーク用に使用される一般的な方法は、それらがＦＩＮＦＥＴに対する場合ほど簡単ではない。ＦＩＮＦＥＴの場合、シリコン又はＳｉＧｅ ＦＩＮは、全てのＳ／Ｄ領域を連続して通り抜けるが、ナノワイヤ及びナノシート処理の場合、一般的に、Ｓ／Ｄ領域のいずれかを通り抜ける物理的なシリコンワイヤはない。
ロジックセルをカットするための１つのオプションは、最初のＳｉ／ＳｉＧｅ ＦＩＮ構造をカットし、一般的なナノワイヤ又はナノシートの処理を更に変更することなく実行することである。しかしながら、通常のナノワイヤ／ナノシート処理では、Ｓ／Ｄ領域のいずれかを通り抜けるワイヤは事実上存在しないため、Ｓ／Ｄ領域内にあるＦＩＮカットの残部は効果的に除去されることになる。この方法は、任意の低誘電率ゲートスペーサへの自己整合の独自の方法を提供するが、ＦＩＮＣＵＴもまたゲート構造内で実行しなければならなかったため、本方法では、ダミーゲートの低誘電率スペーサ内に残余のシリコン又はＳｉＧｅワイヤを残さない。このように、アクティブゲートからのいかなるＳ／Ｄエピの成長でも、任意の隣接ダミーゲートからの任意のＳ／Ｄエピとのマージはない。
図６は、デバイスの内部構造を示すために２つの側部で断面化された半導体デバイスの斜視図である。この図は、単純なＦＩＮＣＵＴがナノワイヤ又はナノシートデバイスに対して実行される構造を示している。見られるように、構造６００は、一般に、複数のソース／ドレイン（以下、Ｓ／Ｄ）領域６３０と交互に配置された複数のゲート領域６２０をその上に有する基板６０１で作成される。各ゲート領域６２０には、ナノチャネル構造６２１、ゲート構造６２３、誘電体キャップ６２７、及びゲートスペーサ６２９が含まれる。示されるデバイスでは、各ナノチャネル構造６２１は、対応するＦＥＴデバイスにマルチチャネル構造を提供する。ナノチャネル構造６２１は、例えば、ナノワイヤ又はナノシートであってもよい。各構造６２１に対して２つのナノシートが示されているが、単一のナノシートを使用してもよく、又は複数のナノシートを使用してマルチチャネル構造を実装してもよい。ゲート構造６２３は、ゲートオールアラウンド（ＧＡＡ）構成でナノチャネル構造６２１を囲む、高誘電率（ｈｉｇｈ－ｋ）誘電体及びゲートメタルの多層構造である。誘電体キャップ６２７は、基板の他の領域上で実行される処理からゲート領域を保護する。ゲートスペーサ６２９は、ゲート領域６２０の導電性部分をＳ／Ｄ領域６３０の導電性部分から分離するための誘電体材料である。この開示の目的のため、ゲートスペーサ６２９は、ゲート領域６２０の一部とみなされる。
各Ｓ／Ｄ領域６３０には、Ｓ／Ｄ構造６３１、Ｓ／Ｄコンタクトメタル６３３、誘電体分離６３５、及び誘電体キャップ６３７が含まれる。Ｓ／Ｄ構造６３１は、各ナノチャネル構造６２１の対向する側部から延在して、動作中のＦＥＴデバイスのチャネルを通過する電流に対してソース及びドレインを提供する。このように、見られるように、構造６００は複数のＦＥＴデバイスを含む。具体的には、構造６００は、その中にダミーゲート６５１を有するシングルディフュージョンブレーク６５０によって分離されたセル６１０を含む。各セル６１０は複数のＦＥＴを含み、そのうちの６つが図６に断面で示されている。断面化されたＦＥＴからも分かるように、セル６１０は、セルの下位レベル６０３上に３つのＦＥＴ、及び上位レベル６０５上に３つのＦＥＴを含む。図６のセル６１０は、下位レベルデバイスがｎ型ＦＥＴであり、上位レベルデバイスがｐ型ＦＥＴである相補型ＦＥＴ（ＣＦＥＴ）アーキテクチャを提供する。
図６にも見られるように、Ｓ／Ｄエピタキシャル成長は、セル６１０内で一貫していない。特に、セルの端部のＦＥＴデバイスは、隣接するＦＥＴデバイス間に設けられたＳ／Ｄ領域６３１とは異なる特性を有する端部Ｓ／Ｄ領域６３１’を有する。本発明者らは、セル６１０内のそのような一貫性のないＳ／Ｄ領域６３１、６３１’が問題となり得ることを発見した。例えば、一貫性のないＳ／Ｄエピ成長は、アクティブゲートを通り抜けるＳｉ又はＳｉＧｅナノ構造（例えば、ワイヤ）にかかる歪みに影響を及ぼす。更に、Ｓ／Ｄエピの形態に何らかのゆがみがあると、コンタクトメタライゼーションで使用可能な量に差異をもたらすことになる。従って、２つのアクティブゲートから成長したＳ／Ｄ６３１は、後続のコンタクトメタライゼーションに対して有限の量を残す。ディフュージョンブレークの場合、アクティブゲートから延在するＳ／Ｄエピ６３１’は、ダミーゲート６５０からのエピ成長がないため、ダミーゲートから成長する任意のエピとマージすることができない。そのため、コンタクト又はＳ／Ｄバー６３０のメタライゼーション中、ダミーゲート６５０に隣接するＳ／Ｄ領域６３０のコンタクトを充填するメタル６３３の量は、かなりより多くのメタルとなる。コンタクト領域の追加メタルは、このＳ／Ｄコンタクトと、任意の隣接するアクティブゲートとの間の静電容量の点で、重要な意味あいを有することになる。
加えて、ナノワイヤ又はナノシートデバイスのシングルディフュージョンブレークを駆動するＦＩＮＣＵＴ方法を組み込むことには、図７Ａ、図７Ｂ、及び図７Ｃに示すようにあるタイプのダミーゲートがシングルディフュージョンブレークの位置にある必要があるため、エッジ配置についての懸念のマイナスの副作用がある。図７Ａに示すように、単純なＦＩＮＣＵＴアプローチでは、カット７１０は、これがナノシートデバイスに基づいているため、カットミドル又はカットラストのいずれかとして、Ｓｉ／ＳｉＧｅ ＦＩＮ７２０内に作成しなければならない。図７Ｂの例に示すように、ＦＩＮカット７１０のエッジ配置エラー（ＥＰＥ）配置は、Ｓ／Ｄバーの幅の１／４よりも小さい必要があり、ダミーゲート７３０をＦＩＮＣＵＴ空間７１０内に収めなければならないという潜在的な問題を作り出す。すなわち、ゲート間にぶら下がったままのＦＩＮはカットされ、且つ、低誘電率スペーサに自己整合され、Ｓｉ／ＳｉＧｅ ＦＩＮ７２０間の置換ゲートをエッチングすることが、エッチングローディングの観点から問題になり得る。最後に、図７Ｃに見られるように、ＣＯＲエッチングはまた、ダミー置換ゲート７３０とＳｉ／ＳｉＧｅ ＦＩＮ７２０との間に適合させることができる必要がある。ＣＯＲは非常に高い選択性を有し得る気相エッチングプロセスであり、気相エッチングは非常に等方性であるため、複雑な形状内でエッチングすることができる。これを行うＴＥＬ Ｅｔｃｈツールは、ＣＥＲＴＡＳと呼ばれる。
従って、図７Ａ～図７Ｃに示すように、単純なＦＩＮＣＵＴアプローチでは、（１）ダミー置換ゲートを、ＦＩＮＣＵＴの相対的に狭い領域になおも形成しなければならず、（２）低誘電率スペーサを、このダミー置換ゲートの周りに横方向に堆積しなければならず、（３）意図される低誘電率スペーサを超えて相補型材料ワイヤ又はシートを「延在」した状態に保つためのＳｉ又はＳｉＧｅの選択された凹部の「通常の」方法を、ＦＩＮＣＵＴで実行しなければならず、（４）突出したワイヤ又はシートの周りに低誘電率ゲートスペーサの再形成をその後に実行しなければならない。この領域に単一のＦＩＮＣＵＴを有することにより、リソグラフィのアライメント精度に多くの依存性が置かれている。これはまた、図７Ａ～図７Ｃに示されるように、非常に小さな「開口部」内でかなりの高さの材料を堆積及び除去しなければならないエッチングのパターン依存性にも重点が置かれる結果となる。
本明細書で開示される技術には、ランダム及び非ランダムロジック用のナノワイヤ及びナノシートデバイスなどのナノチャネルデバイス、並びにＮＭＯＳ及びＰＭＯＳワイヤ又はシートが互いの直接上を通る相補型ＦＥＴ（ＣＦＥＴ）デバイス内へ、シングルディフュージョンブレークを延在させる方法が含まれる。用語「ナノチャネル」、「ナノワイヤ」、及び「ナノシート」は、本明細書で互換的に使用されて、ＦＥＴデバイスに電流チャネルを提供するために使用されるナノスケール構造を説明する。
本明細書の技術には、複数の方法が含まれる。１つの方法は、ナノチャネル（ナノワイヤ又はナノシート）が意図されるディフュージョンブレーク領域を連続的に通り抜けることを可能にするシングルディフュージョンブレークを作成することと、ポリシリコン置換ゲート材料を除去することによって置換ゲートをローカル「カットゲート」に変換することとを含む。「通常の」ナノワイヤＦＩＮライナーのオープンエッチングとリリースエッチングが実行され、置換ゲートに誘電体材料が充填される。ワイヤはカットゲートを連続的に通り抜けるため、カットゲートの低誘電率スペーサを通り抜けるシリコン又はＳｉＧｅが存在することができ、これが、カットゲートを通り抜けるワイヤからＳ／Ｄ材料をエピタキシャル成長させるためのソースになる。このように、Ｓ／Ｄエピ成長が全てのＳ／Ｄにわたって一貫することになり、アクティブゲートとカットゲートとの間にファセット、又は「フル」ではないＳ／Ｄエピ成長を有する領域に起因する歪みペナルティが存在しないことになる。一例を図１に示す。
図１は、この開示の一実施形態による、ダミーゲート内に誘電体充填物を組み込んだナノワイヤのシングルディフュージョンブレークを示す。見られるように、構造１００は、上述の図６の構成と同様に、シングルディフュージョンブレーク１５０によって互いに絶縁されたセルを含む。しかしながら、ナノシート１５１は、一貫したＳ／Ｄエピ１３１がセル全体にわたって成長することができるようにするために、ダミーゲートを通り抜けることを可能にする。具体的には、ダミーゲートは、対応するゲート領域１２０において開かれ、アクティブゲートメタライゼーションの前に誘電体材料で充填される。このプロセスでは、アクティブゲートとは無関係にダミーゲートが開かれ、熱酸化物ＦＩＮライナーを除去し、ＳｉＧｅを抜き、ナノシート１５１を囲むダミーゲート部分に低誘電率誘電体１５３を再充填してシングルディフュージョンブレーク１５０を形成する。
図１の方法及びデバイスは、シリコン又はＳｉＧｅナノワイヤ若しくはナノシート１５１を、カットゲート領域１２０内で「フローティング」させてＳＤＢ１５０を形成するが、それが寄生リスクをもたらす場合があり、又はもたらさない場合がある。別の方法では、Ｓ／Ｄエピがフローティングワイヤから既に成長した後にダミー又はカットゲートからフローティングワイヤを除去することができ、それによってＳｉ又はＳｉＧｅワイヤに沿って一貫した歪みを提供する。このプロセスでは、デバイスにフローティングナノワイヤが残らないため、寄生問題がないことを確実にする。Ｓ／Ｄエピタキシャル成長が完了した後にフローティングワイヤをカットすることにより、ワイヤ及び／又はシートカットが低誘電率スペーサに対するエッチング選択性を通して自己整合され、シリコン又はＳｉＧｅの「スタッド」を残して、成長したＳ／Ｄエピをダミー又はカットゲートから固定する。
図２は、開示された実施形態による、ナノワイヤ／ＣＦＥＴ用の自己整合シングルディフュージョンブレークの例示的な構造を示す。この技術では、フローティングワイヤがダミーゲート領域から削除されるが、Ｓ／Ｄエピプロファイルは、低誘電率ゲートスペーサ２２９になおも埋め込まれているシリコン「スタッド」２５１として、依然として良好に維持される。シングルディフュージョンブレークは、シングルディフュージョンブレーク２５０を提供するように指定されたダミーゲート内で、ワイヤ２２１をカット（エッチング）することにより行われる。この方法は、誘電体が充填された「カットゲート」をシリコンワイヤに通り抜けさせておくよりも複雑であると考え得る。しかしながら、このプロセスは、開かれた置換ゲートからＳｉ／ＳｉＧｅが除去され、シリコングループエッチングが低誘電率スペーサ２２９に対して選択的に行われるため、大部分が自己整合である。
加えて、Ｓ／Ｄエピタキシャル成長２３１が一貫しているため、Ｓ／Ｄコンタクトの任意の後続のメタライゼーションには不均等な量充填がなく、ゲート構造に隣接する過剰なコンタクトメタライゼーションに関連する静電容量に起因する故障又は性能問題の可能性を否定する。これは、コンタクトメタライゼーションに使用可能な量がＳ／Ｄエピ２３１に取り込まれるため、及びダミーゲート又は「カット」ゲートからのエピ成長が一貫しているため、追加のコンタクトメタライゼーションの原因がないことを確実にする。
図３は、シングルディフュージョンブレークをナノワイヤ又はナノシートデバイスに組み込むための一般的なプロセスフローを示している。ステップ３１０では、開始構造が準備される。開始構造は、内部のセルが横方向に離間され、且つ、垂直に積み重ねられた電界効果トランジスタ（ＦＥＴ）デバイスを含む、ナノワイヤ又はナノシートベースの集積回路の製造プロセスにおける中間構造である。中間構造には、ソース／ドレイン（Ｓ／Ｄ）領域のエピタキシャル成長及びＳ／Ｄメタライゼーション後であるが、ディフュージョンブレークによる隣接セルの分離前の、下部及び上部ＦＥＴが含まれる。
ステップ３２０では、開始構造の少なくとも１つのゲート領域が、該領域内のナノワイヤ又はナノシート材料の少なくとも一部を保持しながら、シングルディフュージョンブレーク領域に変換される。一実施形態では、Ｓ／Ｄエピタキシャル領域間の連続ナノワイヤ材料が保持され、図１に説明されたフローティングナノチャネル構造がもたらされる。別の実施形態では、図２に説明されるように、Ｓ／Ｄ領域に隣接するシリコンスタッドが保持される。次いで、プロセスはステップ３３０に続き、アクティブゲート領域内の置換ゲート材料の除去、アクティブゲートナノワイヤの解放、及びＧＡＡ構造の形成を行う。
図４Ａ～図４Ｆは、本開示の一実施形態による、図２のデバイスの例示的なパターニング統合プロセスを示す。これらの図は、ＰＭＯＳシートがＮＭＯＳシートの上に横方向に積層されたナノシートを利用する、ＣＦＥＴデバイスのデバイス統合に関する。ここでの説明では、便宜上、ＣＦＥＴにフォーカスしているが、本明細書の技術は、従来のＦＥＴ、ナノワイヤ、及びナノシートデバイスにも同様に使用できることに留意されたい。加えて、本明細書の技術は、従来のＦＥＴデバイスと比較して異なって見え得る、埋め込み型電力レールを組み込むことができる。しかしながら、これらの図において埋め込み型電力レールが使用されているという事実は、ナノワイヤにシングルディフュージョンブレークを組み込むプロセスには関係ない。
図４Ａは、シングルディフュージョンブレークプロセスの開始構造を示す。見られるように、構造４００は、ソース／ドレイン領域４３０と交互になっているゲート領域４２０と、これらの領域を分離するために設けられたゲートスペーサ４２９とを含む。各ゲート領域４２０は、ナノチャネル構造４２１を囲む置換ゲート材料４６０を通って延在するシリコン材料のナノチャネル構造４２１を含む。各ソース－ドレイン領域４３０は、ソース－ドレインエピタキシャル半導体材料４３１、及びソース－ドレインメタルコンタクト材料４３３を含む。ソース－ドレインエピタキシャル材料４３１は、個々のＦＥＴデバイスを形成するために、ナノチャネル構造４２１の対向する端部上に提供される。見られるように、各ソース－ドレインエピタキシ４２１は、隣接するＦＥＴデバイスのソース－ドレインエピタキシ４２１とマージされて、プロセスのこの時点においてＦＥＴデバイスの連続ストリングを形成する。この例示的な構造４００はＣＦＥＴデバイスを作成するために使用されるため、ＦＥＴデバイスの下位レベルはＮＭＯＳデバイスであり、ＦＥＴデバイスの上位レベルはＰＭＯＳデバイスである。
開始構造４００は、事前に製造された構造を取得することにより、又は任意の適切な製造プロセスにより、提供することができる。開始構造４００を提供するための１つの例示的なプロセスでは、連続的なＳｉ／ＳｉＧｅ ＦＩＮが形成され、ＦＩＮのどちらかの側部上の領域に電力レールが埋め込まれる。相補型ＦＥＴ（ＣＦＥＴ）デバイスの場合、ＶＤＤレールは、ＦＩＮの一方の側部上に配置され、ＶＳＳレールは対向する側部上に配置される。ＮＭＯＳ及びＰＭＯＳがそれらのそれぞれのアクティブ領域をなおも有している典型的なナノワイヤ又はナノシートデバイスの場合、埋め込み型レールは、ＦＩＮの一方の側部上にのみ配置することができ、一方、ＳＴＩがＦＩＮの他の側部上に存在する。
次いで、標準置換ゲート４６０が画定され、誘電体キャップ４２７と、置換ゲート構造４６０の周りを取り囲む低誘電率スペーサ４２９とを備えたポリシリコンにパターン化される。このステップでは、Ｓｉ／ＳｉＧｅ ＦＩＮは連続的であり、いかなる物理的なカットも完了していない。この時点での置換ゲート４６０（典型的にはポリシリコン）は、ＳｉＮなどの所与の誘電体キャップ４２７、及びＳｉＣＯ（Ｎ）などの低誘電率スペーサを有する。同様に、ＦＩＮは熱酸化膜などの特定のライナーを有し、ポリシリコン置換ゲートプルプロセスからの保護を提供して、ＦＩＮ構造自体からエピタキシャルシリコン又はＳｉＧｅのいずれも除去されないようにする。
次に、ＦＩＮライナーが開かれ、置換ゲート及び低誘電率スペーサ材料４２９の上の誘電体キャップ４２７に対してＦＩＮが選択的に異方性エッチングされる。そのような技術は、ナノワイヤ／ナノシート４２１を、置換ゲート４６０及び低誘電率ゲートスペーサ４２９内の領域に直接、本質的に自己整合させる。
電流チャネルがシリコンである例では、ＦＩＮ領域のＳｉＧｅは、シリコンナノワイヤ／ナノシートに対して選択的に横方向に凹状である。凹部は、置換ゲート４６０を越えて、且つ、凹状のＳｉＧｅ内で再形成される低誘電率スペーサ４２９を通って延在するシリコンナノシートを提供するために作成される。いくつかの実施形態では、ＳｉＧｅ又はＧｅなどのシリコン以外の材料で作られたＰＭＯＳチャネルを有することが望まれる場合、上部及び下部チャネルが異なる材料で構成され得る従来のＣＦＥＴセルを使用してもよい。
ソース及びドレイン構造４３１は、低誘電率ゲートスペーサ４２９を通して突出しているチャネル材料４２１から成長する。図４Ａに示す相補型ＦＥＴの場合、Ｓ／Ｄプロセスは、ＮＭＯＳ及びＰＭＯＳが標準セルの別個の領域に配置されている従来のナノワイヤの場合とは異なることになる。ＣＦＥＴの場合、ＰＭＯＳ及びＮＭＯＳ Ｓ／Ｄ４３１の配置は、互いの直接に上になる。本明細書の例では、シングルディフュージョンブレークは、従来のナノワイヤ又はＣＦＥＴナノワイヤのいずれにも適用できる。ＣＦＥＴの例は、シングルディフュージョンブレークを説明する際の便宜のために使用される。
ＣＦＥＴの場合、Ｓ／Ｄバーは、上部ナノワイヤ構造４２１が低誘電率スペーサ４２９内でわずかに凹状にされ、エピタキシャル成長をシードしない材料でキャップされる連続的な方法により形成される。次いで、Ｓ／Ｄエピタキシャル成長４３１が、ナノワイヤ／ナノシート４２１の最底部のセットから行われる。そして、底部電極「パターン」が、Ｓ／Ｄバー領域を充填する酸化シリコン又は他の材料に記憶される。次に、内部ビアがこの底部電極パターン内でパターン化され、埋め込まれた電力レール４０７に接触するように転写される。更に、底部Ｓ／Ｄ４３１がメタライゼーションされて、下部レベルコンタクト４３３（この場合、これはＮＭＯＳ電極になり得る）を形成する。このメタライゼーションプロセスはまた、電力レールを底部コンタクトに接続する内部ビアも充填する。
次いで、下位レベルと上位レベルの間に誘電体分離４３５を形成する方法が行われる。静電容量の理由で、このプロセスのためにメタル上に誘電体を選択的に堆積させる方法を使用できるが、単純な充填ＣＶＤ堆積に続いて、ＣＭＰ及び凹部エッチングを実行することは、形態的観点からも等しく有効である。次いで、上部チャネル４２１の上のキャップ４２７が、低誘電率スペーサ４２９に対して選択的に除去される。そして、Ｓ／Ｄエピ４３１が、上部チャネル４２１から成長し、メタライゼーションされる。次に、上部電極パターンが、酸化物、又はＳ／Ｄバー内の他の材料内に記憶される。更に、対応する埋め込み型電力レール４０７への電気接続を行うために、内部ビアが、既存の上部電極パターン内にパターン化される。上部電極、及び対応する内部ビアは、メタル４３３でメタライゼーションされる。次いで、Ｓ／Ｄバーの残りの部分に誘電体材料４３５及びＣＭＰを充填して、置換ゲートの上部と横方向に整合させ、本開示の実施形態によるシングルディフュージョンブレークプロセスのための図４Ａに示す開始構造を準備する。
Ｓ／Ｄ構造４３１の形状を明らかにするためにＳ／Ｄバーを通る断面が提供されている図４Ａに見られるように、下部及び上部電極をメタライゼーションすると、Ｓ／Ｄエピ４３１の一貫した形状により、メタライゼーションされた電極４３３の最小化を効果的に可能にすることが明らかである。電極のサイズ及び形状は、設計（ローカル相互接続、又は各コンタクトのＢＥＯＬまでに必要なアクセスポイントの数）によって異なる。コンタクトと隣接するメタルゲートとの間の総静電容量を低減するためには、ＣＦＥＴが、電極、及び埋め込み型電力レール４０７までの対応する内部ビア接続両方に使用されているメタルの総量を最小化することが特に望ましい。
ナノワイヤ又はナノシートプロセスのシングルディフュージョンブレークは、置換ゲート又はメタルゲートのいずれかにおけるゲートカットによって行われる。しかしながら、図４Ａ～図４Ｆのこの例示的なプロセスでは、実証を容易にするために、シングルディフュージョンブレーク４５０が置換ゲート４６０内で行われている。
シングルディフュージョンブレーク（ＳＤＢ）プロセスでは、単一の置換ゲートに自己整合して、低誘電率スペーサ４２９、及びＳ／Ｄバーの上部にある誘電体膜４３７に対するエッチング選択性によって「カット」する。そのような処理は、東京エレクトロン株式会社のＶｉｇｕｓ ｔＸプラットフォーム上のエッチング機能を利用することで、非常に高い選択性（２０：１超）を提供する。この置換ゲートエッチングは、異方性エッチングであることからの利点があるが、他のほとんどの置換ゲートエッチングは等方性であることの柔軟性を有する。この場合の異方性エッチングの必要性は、これが従来の「置換ゲートオープン」エッチングではなく、単一の置換ゲート構造内にシングルディフュージョンブレークを配置するためのエッチングであるという事実によるものである。
図４Ｂに見られるように、パターン化されたマスク材料４７０が開始構造４００上に提供され、次いで置換ゲート４６０を含むポリシリコンがエッチングされて凹部４７１を形成する。このエッチング凹部４７１は、熱酸化物、又は任意のタイプのエッチングでポリシリコンに対して高い選択性を呈し得る他のタイプの材料で通常は構成されるＦＩＮライナー材料によって保護されているＳｉ／ＳｉＧｅ ＦＩＮを露出させる。
次いで、図４Ｃに示されるように、Ｓｉ／ＳｉＧｅ ＦＩＮを保護するライナーを除去し、露出したＦＩＮを異方性エッチングして、意図された物理ゲート構造の下に凹部４７３を形成する。等方性エッチングは、置換ゲート材料４６０がシリコンベースではない材料、又はＳｉ及びＳｉＧｅに対して良好な選択性を有し、Ｓ／Ｄ上で行われるドーパント活性化に対して熱的に安定な材料で構成される場合にのみ、この状況で任意選択的に使用できる。
カットは低誘電率ゲートスペーサ４２９に自己整合しているため、低誘電率スペーサ４２９内には残ったままの残余チャネル「スタッド」４５１があり、既に成長したＳ／Ｄ構造４３１に安定したアンカーポイントを提供する。このように、Ｓ／Ｄエピ４３１のいずれもいかなるエッチングにも直接さらされず、それによって、任意のディフュージョンブレーク領域４５０に隣接するＳ／Ｄエピ４３１のファセット又は変形のメカニズムがない。加えて、この方法は、低誘電率スペーサ４２９内に残る残余チャネル材料スタッド４５１を提供するため、アクティブゲートと、ダミーゲート又はカットゲートのいずれかとの間でＳ／Ｄを変形させる他の手段がない。例示的な結果を、図４Ｃに示す。
ＣＦＥＴの場合に標準セル間の南北方向のカットゲート又はダミーゲートに隣接して通る実際の物理ゲートにおいて、ナノワイヤ又はナノシートが暴露され得るように、シングルディフュージョンブレーク４５０は次いで、ゲート「カット」が望まれる場合に誘電体材料４５３で満たされるか、或いは、シングルディフュージョンブレーク４５０が一時的な材料で充填される。この例の場合、誘電体材料４５３で充填された物理的なカットゲートを含むようなシングルディフュージョンブレークを検討している。
ＣＦＥＴの場合、１つの課題は、大部分のゲート構造がＮＭＯＳとＰＭＯＳとの間で「共通」であり、ゲートが、メタライゼーションプロセスによって上部ＰＭＯＳと下部ＮＭＯＳ（又はその逆）とに「分離」されることである。ＳＲＡＭに対して存在し得るような、１つのチャネルに対してシングルディフュージョンブレークが必要であり、他のチャネルにはそうではない、非常に複雑な標準セルのシングルディフュージョンブレーク４５０の場合、ＮＭＯＳ及びＰＭＯＳゲートは物理的に分離することができる。シングルディフュージョンブレークをＮＭＯＳ又はＰＭＯＳチャネルにのみ存在させるために、そのような技術を標準ランダムロジックデバイスに組み込むことができる。例示的な結果を、図４Ｄに示す。
いったんＳＤＢ「カット」が作られ、誘電体材料４５３、又は意図されたダミー若しくはカットゲート内で使用される任意のタイプの置換材料で充填されると、意図されたアクティブゲートが処理される。残りのゲート領域４２０で置換ゲート４６０内のポリシリコンが抜かれ、それが、これらの意図されたアクティブゲート内のアクティブＳｉ／ＳｉＧｅ ＦＩＮ構造を残すことになる。次いで、ＳｉＧｅが除去されて、アクティブゲート領域４２０内のシリコンナノワイヤ又はナノシート４２１を解放する。ＰＭＯＳをＮＭＯＳに比べて異なるチャネル材料にすることを望む場合は、エピタキシャル材料の３方向選択性マトリックスを、Ｓｉ、Ｓｉ：Ｂ：ＳｉＧｅ：ＧｅなどのＦＩＮ構造で構成することができ、それによって、非常に高い選択性を使用して、ＦＩＮ構造内の一時的な材料を除去しながら、所望のチャネル材料を保持することができる。例示的な結果が図４Ｅに示されており、これは、凹状トレンチ４８０内に懸架された解放されたナノチャネル構造４２１を有する意図されたアクティブゲート領域４２０を示す。
アクティブゲートは（及び、ゲートの任意のメタライゼーションの前にエッチング選択置換材料が除去されることを条件にダミーゲートも）、ＮＭＯＳゲート及びＰＭＯＳゲートが同じ共通物理ゲートに含まれるような方法で、又はＳＲＡＭセル設計用に東京エレクトロン株式会社が開発したデュアルゲートアプローチによって、メタライゼーションされる。
この例では、共通ゲート４９０が使用され、この共通ゲートはＰＭＯＳゲートの下に配置されたＮＭＯＳゲートを有する。これは、上部ゲート及び下部ゲートの両方の周りに高誘電率膜を堆積することと、上部ゲート及び下部ゲートの両方の周りにゲートメタルを堆積することと、一時的な充填材料を使用して１つのチャネルを選択的に覆い、同時に別のチャネルを露出できるように、ＮＭＯＳ及びＰＭＯＳの仕事関数（ＷＦ）メタルを堆積することと、によって行われる。この方法は、使用されている統合スキームに応じて、シングルチャネル堆積又はシングルチャネルエッチングのいずれかをサポートするために実行することができる。そうして、ＮＭＯＳ及びＰＭＯＳにわたるゲートメタルの堆積が完了する。最後のゲートメタル堆積は、例えば、タングステン、コバルト、ルテニウム、アルミニウム、又はそれらの合金などのメタルで実行される。例示的な結果が図４Ｆに示されており、これは、Ｓ／ＤバーではなくＧＡＡ構造を通る断面を有する図２と同じ構造である。
統合におけるこのステップ後、全ての処理は、従来のロジックに使用されるものに従い、すなわち、ゲート及びＳ／Ｄコンタクトへのローカル接続が作成され、次いで、ＢＥＯＬルーティングトラックまでの接続が作成されて、エンドデバイスを形成する。
図１の構造を形成するプロセスは、ナノシート／ナノワイヤ４２１がダミーゲート領域４２０内に保持されて、対向するＳ／Ｄエピタキシ構造４３１間を橋渡しすることを除いて、図４Ａ～図４Ｆのプロセスと同様である。具体的には、ＦＩＮライナーの除去後、置換ゲート材料４６０が除去されてナノワイヤ／ナノシート材料４２１が解放され、この領域が、アクティブゲート領域のゲートメタライゼーションの前に誘電体材料４５３で充填される。
統合のための更に別の技術では、ナノワイヤ又はナノシート処理のためのシングルディフュージョンブレークに対する別のアプローチを提供するために、Ｓｉ／ＳｉＧｅ ＦＩＮは最初にカットされるが、すぐに誘電体で充填される。例示的な結果を、図５に示す。見られるように、構造５００は、Ｓ／Ｄエピプロファイルが低誘電率ゲートスペーサ５５９に埋め込まれているシリコン「スタッド」５５１としてなおも良好に維持されるという点で、図２の構造と類似している。加えて、Ｓ／Ｄエピタキシャル成長５３１は、セルにわたって一貫している。構造５００は、ＣＵＴ－ＢＥＹＯＮＤ－ＬＡＳＴを使用する、ナノワイヤへのＦＩＮＦＥＴシングルディフュージョンブレークを含む。ナノワイヤ／ナノシートは、連続して走るＳｉ／ＳｉＧｅ ＦＩＮとして形成される（ＦＩＮがＳｉ／ＳｉＧｅスタック中に転写された後にカットが行われる）。最初のＳＴＩ酸化物堆積／ＣＭＰ後、ＣＵＴマスクを使用して連続ＦＩＮが開かれ、カットからのＳｉ／ＳｉＧｅを異方性エッチングする。次いで、Ｓｉ／ＳｉＧｅフィンのカットを、誘電体５５３で充填する。この方法はまた、ワイヤのスタッド５５１を保持して、一貫したＳ／Ｄエピ５３１がアクティブゲートとダミーゲートとの両方にわたって成長することを可能にする。このように、これは、置換ゲート内でワイヤ／シートをカットする代わりになる。
図５Ａ、図５Ｂ、図５Ｃ、及び図５Ｄは、図５の構造５００に示されるように、ナノワイヤ構造にシングルディフュージョンブレークを提供するためのプロセスフローを示す。図５Ａ～図５Ｄは、開始構造の異なる観点からのシングルディフュージョンブレークプロセスを示す。図５Ａに見られるように、開始構造は、基板５０１上に設けられた連続的な多層フィン構造５０３を含む。次いで、フィン５０３間の領域が充填材料５０５で充填され、図５Ｂに示されるように、シングルディフュージョンブレークのパターン化されたマスク５０７が、構造の上に提供される。次いで、図５Ｃでは、ゲートカット５０９が、フィン５０３内に異方性エッチングされる。次に、図５Ｄに示すように、カット５０９に誘電体充填物が提供されて、シングルディフュージョンブレーク５５０を形成する。
この技術では、所与のプロセスの後半でＳＡＤＰ又はＳＡＱＰ（マルチパターニング）から行われる、意図されるダミーゲート領域にＦＩＮカットを自己整合させることが困難な場合がある。また、この技術では、メタルゲートサイズよりも小さいカットを必要とするため、エッジプレースメントエラー（ＥＰＥ）の許容範囲は、アクティブ領域とダミー領域との間で一貫したＳ／Ｄエピ成長を確実にするシリコンスタッド形成を妨げてしまう領域までは延在しない。
この方法は、ＳＤＢが、物理ゲート構造に対する任意のタイプの自己整合を欠くことになり、ゲート構造（ＳＡＤＰ、又はＳＡＱＰさえも）を形成するために使用される方法のアライメント能力に依存することになるため、少し複雑になると考えられる。
従って、シングルディフュージョンブレーク（ＳＤＢ）を提供するための様々な技術が、本明細書に開示されている。１つの技術では、ナノワイヤ／ナノシートプロセス用のＳＤＢは、初期のＦＩＮ形成モジュールでシリコン／ＳｉＧｅ超格子ＦＩＮをカットするのとは対照的に、置換ゲートモジュールで行われる。ナノワイヤ／ナノシートのシングルディフュージョンブレークは、意図されたディフュージョンブレークの両方の隣接するコンタクト上のソース及びドレイン領域内で完全なエピタキシャル成長が行われ得るように実行される。シングルディフュージョンブレーク領域の両側部上での完全なエピタキシャル成長により、隣接するアクティブゲートを通り抜けるチャネル上で一貫した歪みの達成が確実にされる。
ソース及びドレインのコンタクトのエピタキシャル成長は、シングルディフュージョンブレークの形成前又は形成後のいずれにも行うことができる。意図される置換ゲートでのシングルディフュージョンブレークに続く、ソース及びドレイン形成の場合の一実施形態では、チャネル材料を、低誘電率又はゲート側壁スペーサ内に保持する必要があり、これにより、２つのアクティブゲート間に形成されるものと同様の一貫したソース及びドレインのコンタクトを作成するために、ソース及びドレインのエピタキシャル成長がディフュージョンブレーク領域からなおも達成されることを可能にする。シングルディフュージョンブレークの前に行われるソース及びドレインの形成の場合の例では、ソース及びドレインのコンタクトは、コンタクト領域内の誘電体充填、又はコンタクト領域上に配置された誘電体キャップによって提供されるエッチング選択性により、開かれた置換ゲート内のシリコン／ＳｉＧｅ超格子のいかなるエッチングからも保護される。一般的に、７００Ｃを超える温度で行われる高誘電率膜アニーリングなどの、任意のクリティカルなｈｉｇｈ－ｋメタルゲート（ＨＫＭＧ）処理の温度を超える熱制限を有する、ルテニウムなどのメタルが使用されるならば、置換ゲートモジュールにおけるシングルディフュージョンブレークの前に、ソース及びドレインのコンタクトをメタライゼーションすることもできる。
いくつかの実施形態では、低誘電率又はゲート側壁スペーサの形成は、ディフュージョンブレークが行われる置換ゲートが開かれる前に完了する。ナノワイヤ／ナノシートデバイスのそのような方法は、一般に、業界では「内部スペーサ」と呼ばれる。
意図されたチャネルがシリコンである実施形態の場合、シリコン／ＳｉＧｅ超格子は、積み重ねられたシリコンチャネル間に所望の量の空間を形成するために、ＳｉＧｅを周期的に凹状にできる東京エレクトロンＣＥＲＴＡＳ気相エッチングなどの、等方性の高選択性エッチングで処理することができる。低誘電率又はゲートスペーサ材料のみが、積み重ねられたシリコンチャネルワイヤ間又はシート間に残るように、低誘電率又はゲートスペーサ材料が、次いで、堆積され、異方性エッチングされ得る。低誘電率又はゲート側壁スペーサは、次いで意図されるシングルディフュージョンブレーク領域内で置換ゲートが開かれ、シリコン／ＳｉＧｅ超格子ＦＩＮが意図されるディフュージョンブレーク領域で発掘されたときに、積層ナノワイヤ又はナノシートの保護を提供することができる。置換ゲートの低誘電率又はゲートスペーサ内に含まれる残りのチャネル材料は、シングルディフュージョンブレークが最初に行われる場合、ソース及びドレインのエピタキシャル成長の成長用に使用することができ、又は、コンタクトのソース及びドレインのエピタキシャル成長がすでに完了している場合、残りの低誘電率又はゲート側壁スペーサ内のチャネルの抑制が、形成されたソース及びドレインのコンタクトへのいかなるゆがみも防ぐ。
ポリシリコン又はアモルファスシリコン置換ゲートが開かれて、低誘電率又はゲート側壁スペーサ内に保持されたチャネル、及び充填された誘電体膜内に含まれるエピタキシャルソース及びドレインのコンタクトに対する選択性を有するシリコン／ＳｉＧｅ超格子ＦＩＮを暴露させることができる。ソース及びドレインのコンタクトがすでにメタライゼーションされている場合、低誘電率又はゲートの側壁スペーサ、並びにポリシリコン又はアモルファスシリコン置換ゲートに対してエッチング選択性を有する誘電体を配置するために、コンタクトメタルを凹状にすることができる。
いったん意図されるシングルディフュージョンブレークを形成するために所望の置換ゲートが開かれると、置換ゲート内のシリコン／ＳｉＧｅ超格子を掘り出すか若しくは除外することができ、又は修正エッチングレシピを用いてポリシリコン若しくはアモルファス置換ゲート及びシリコン／ＳｉＧｅ超格子ＦＩＮを同時に除外することができる。この実施形態では、意図されたシングルディフュージョンブレークの低誘電率又はゲート側壁スペーサ内に含まれるチャネル材料があるため、シリコン／ＳｉＧｅ超格子ＦＩＮが掘り出された開かれた置換ゲートには、何らかのタイプの誘電体材料を充填する必要がある。意図されたシングルディフュージョンブレーク内にＨＫＭＧフィルムがなおも堆積する従来の「ダミーゲート」は、チャネル材料が「ダミーゲート」に接続することになるため、ナノワイヤ／ナノシートデバイス用のこの場合には作成できない。
前述の説明では、処理システムの特定の形状、及びそこで使用される様々な構成要素及びプロセスの説明など、特定の詳細を説明してきた。しかしながら、本明細書の技術は、これらの特定の詳細から逸脱する他の実施形態で実施することができ、そのような詳細は説明のためのものであり、限定のためのものではないことを理解されたい。本明細書で開示される実施形態が、添付の図面を参照して説明されてきた。同様に、説明の目的で、完全な理解を提供するために、特定の番号、材料、及び構成が示されてきた。それにもかかわらず、そのような特定の詳細なしで、実施形態を実施することができる。実質的に同じ機能的構成を有する構成要素は、同様の参照記号によって示され、従って、任意の冗長な説明は省略され得る。
様々な技術が、様々な実施形態の理解を支援するために、複数の個別の動作として説明されてきた。説明の順序は、これらの動作が必ず順序に依存することを意味すると解釈されるべきではない。実際に、これらの動作は表示の順序で実行される必要はない。説明された動作は、説明された実施形態とは異なる順序で実行されてもよい。追加の実施形態では、様々な追加の動作を実行することができ、及び／又は説明した動作を省略することができる。
本明細書で使用される「基板」又は「ターゲット基板」は、一般的に、本発明に従って処理されている物体を指す。基板は、デバイス、特に半導体又は他の電子デバイスの任意の材料部分又は構造を含むことができ、例えば、半導体ウェハ、レチクルなどのベース基板構造、又は薄膜などのベース基板構造上、若しくはそれをオーバーレイする層であってもよい。従って、基板は、任意の特定のベース構造、下層又は上層、パターン付き又はパターンなしに限定されず、むしろ、任意のそのような層若しくはベース構造、並びに層及び／又はベース構造の任意の組み合わせを含むと考えられる。説明では特定のタイプの基板を参照している場合があるが、これは説明のみを目的とするものである。
また、当業者であれば、本発明の同じ目的をなおも達成しながら、上記で説明した技術の動作に対して多くの変形を行い得ることを理解するであろう。そのような変形は、この開示の範囲に含まれることが意図されている。従って、本発明の実施形態の前述の説明は、限定することを意図したものではない。むしろ、本発明の実施形態に対する任意の限定は、以下の特許請求の範囲に提示される。

Claims (35)

  1. 半導体デバイスを形成する方法であって、
    複数のソース／ドレイン（Ｓ／Ｄ）領域と交互に配置された複数のゲート領域を自身の上に有する基板を含む開始構造を準備することであって、前記ゲート領域のそれぞれが、置換ゲートによって囲まれた中間部分と、それぞれのゲートスペーサによって囲まれた両側の端部と、を有するナノチャネル構造を含み、前記ナノチャネル構造が該ゲート領域の前記置換ゲート及び前記ゲートスペーサを通って延在するようにされており、前記Ｓ／Ｄ領域のそれぞれが、該Ｓ／Ｄ領域を通って延在して、該Ｓ／Ｄ領域の両側の側部上にそれぞれ設けられた第１及び第２の隣接ゲート領域のナノチャネル構造を接続するＳ／Ｄ構造を含む、ことと、
    前記第１の隣接ゲート領域を、ダミーゲート構造を含むシングルディフュージョンブレークに変換することであり、前記第１の隣接ゲート領域内の前記ナノチャネル構造の前記中間部分から前記置換ゲートを除去し、前記第１の隣接ゲート領域内の前記ナノチャネル構造の前記中間部分を誘電体材料で囲んで、前記ダミーゲート構造を形成することによって変換することと、
    前記第２の隣接ゲート領域を、前記第２の隣接ゲート領域の前記ナノチャネル構造内に電流チャネルを作り出すように構成されたアクティブゲート構造を含むアクティブゲートに変換することと、を含む、方法。
  2. 前記置換ゲートを前記除去することは、前記第１の隣接ゲート領域内の前記ナノチャネル構造の前記中間部分を保持しながら、前記第１の隣接ゲート領域内の前記置換ゲートを等方性エッチングすることを含む、請求項１に記載の方法。
  3. 前記等方性エッチングは、前記ナノチャネル構造の材料に対して、及び前記ゲートスペーサの材料に対して、前記置換ゲートの材料を選択的にエッチングすることを含む、請求項２に記載の方法。
  4. 前記等方性エッチングは、前記第１の隣接ゲート領域の対向するゲートスペーサに自己整合される、請求項３に記載の方法。
  5. 前記第２の隣接ゲート領域を前記変換することは、
    前記第２の隣接ゲート領域内の前記ナノチャネル構造の前記中間部分から、前記置換ゲートを除去することと、
    前記第２の隣接ゲート領域内の前記ナノチャネル構造の前記中間部分を多層構造で囲んで、前記アクティブゲート構造を形成することと、を含む、請求項１に記載の方法。
  6. 前記囲むことは、
    前記ナノチャネル構造の前記中間部分上にｈｉｇｈ－ｋ材料の層を形成することと、
    前記ｈｉｇｈ－ｋ材料の層上に少なくとも１つの導電性材料の層を形成することと、を含む、請求項５に記載の方法。
  7. 半導体デバイスを製造する方法であって、
    作業面を有する基板を準備することと、
    前記基板上に、複数のゲート領域を形成することであって、各ゲート領域がナノチャネル構造を含む、ことと、
    各Ｓ／Ｄ領域の側部が前記ゲート領域の側部と接触するように、前記作業面に沿って前記複数のゲート領域と交互に配置された複数のソース／ドレイン（Ｓ／Ｄ）領域を形成することと、
    前記複数のゲート領域のうちの第１のゲート領域内にアクティブゲートを形成することであって、前記アクティブゲートが、前記第１のゲート領域の前記ナノチャネル構造に接触して、前記第１のゲート領域を通って、前記複数のＳ／Ｄ領域のうちの隣接するＳ／Ｄ領域の第１の側部まで延在するアクティブナノチャネル構造を形成する、ことと、
    前記複数のゲート領域のうちの第２のゲート領域内にダミーゲートを形成することであって、前記ダミーゲートが、前記第２のゲート領域の前記ナノチャネル構造に接触して、前記第２のゲート領域の少なくとも一部を通って、前記隣接するＳ／Ｄ領域の前記第１の側部とは反対側の前記隣接するＳ／Ｄ領域の第２の側部まで延在するダミーナノチャネル構造を形成する、ことと、
    前記隣接するＳ／Ｄ領域にＳ／Ｄ構造を形成して、前記Ｓ／Ｄ構造が前記アクティブナノチャネル構造から前記隣接するＳ／Ｄ領域を通って前記ダミーナノチャネル構造まで延在するようにすることと、を含む、方法。
  8. 前記複数のゲート領域を形成することは、
    前記ゲート領域の前記ナノチャネル構造の中間部分を囲む置換ゲートを形成することと、
    前記ナノチャネル構造の両側の端部のそれぞれを囲むゲートスペーサを形成し、前記ゲートスペーサが前記ゲート領域の両側の側壁を形成して前記置換ゲートが前記両側の側壁間に設けられるようにするとともに、前記ナノチャネル構造が各ゲートスペーサを通って延在するようにすることと、を含む、請求項７に記載の方法。
  9. 前記アクティブゲートを形成することは、
    前記第１のゲート領域から前記置換ゲートを除去することと、
    前記第１のゲート領域の前記ナノチャネル構造の前記中間部分を、多層アクティブゲート構造で囲むことと、を含む、請求項８に記載の方法。
  10. 前記中間部分を囲むことは、
    前記ナノチャネル構造の前記中間部分と接触するｈｉｇｈ－ｋ誘電体層を形成することと、
    前記ｈｉｇｈ－ｋ誘電体層と接触するゲートメタルを形成することと、を含む、請求項９に記載の方法。
  11. 前記ダミーゲートを形成することは、
    前記第２のゲート領域から前記置換ゲートを除去することと、
    前記ナノチャネル構造の前記中間部分を前記ダミーゲートで囲むことと、を含む、請求項８に記載の方法。
  12. 前記中間部分を前記囲むことは、前記ゲートスペーサ間の領域を誘電体材料で充填して、前記ナノチャネル構造が前記第２のゲート領域内の前記誘電体材料及び前記ゲートスペーサを通って延在するようにすることを含む、請求項１１に記載の方法。
  13. 半導体デバイスを製造する方法であって、
    基板上に形成され、前記基板の作業面に沿って延在する連続多層ＦＩＮ構造を有する前記基板を準備することであって、連続多層ＦＩＮ構造が、前記多層ＦＩＮ構造に沿って延在する連続ナノチャネル構造を含む、ことと、
    少なくとも１つのシングルディフュージョンブレークカットを前記連続多層ＦＩＮ構造内に形成して、それぞれのシングルディフュージョンブレークカットによって分離された複数のアクティブＦＩＮ構造を提供することであって、各アクティブＦＩＮ構造がアクティブナノチャネル構造を含む、ことと、
    前記アクティブＦＩＮ構造のそれぞれ内に複数のゲートカットを形成して、各アクティブＦＩＮ構造から複数のアクティブゲート領域を提供することであって、前記複数のアクティブゲート領域が前記複数のゲートカットのうちのそれぞれの１つによって分離され、各アクティブゲート領域が、該アクティブゲート領域を通って延在するそれぞれのアクティブナノチャネルを含む、ことと、
    前記シングルディフュージョンブレークカット内にシングルディフュージョンブレーク構造を形成することであって、前記シングルディフュージョンブレーク構造は誘電体によって囲まれたダミーナノチャネル構造を含む、ことと、
    前記複数のゲートカットのそれぞれ内にソース／ドレイン（Ｓ／Ｄ）領域を形成することであって、各Ｓ／Ｄ領域がそれぞれの前記ゲートカットにわたって延在するＳ／Ｄ構造を含み、少なくとも１つのＳ／Ｄ構造が、前記ダミーナノチャネル構造をそれぞれのアクティブゲート構造の前記アクティブナノチャネルに接続する、ことと、
    それぞれのアクティブゲート領域内の複数の前記アクティブナノチャネルの周りに複数のアクティブゲート構造を形成することと、を含む、方法。
  14. 前記シングルディフュージョンブレーク構造を形成することは、前記シングルディフュージョンブレークカット内にナノチャネル材料のスタッドを形成することを含む、請求項１３に記載の方法。
  15. 前記Ｓ／Ｄ構造を形成することは、前記スタッドからＳ／Ｄ材料をエピタキシャル成長させ、且つ、前記アクティブナノチャネルからＳ／Ｄ材料をエピタキシャル成長させることによって、前記少なくとも１つのＳ／Ｄ構造を形成することを含む、請求項１４に記載の方法。
  16. 半導体デバイスであって、
    作業面を有する基板と、
    前記作業面に沿った共通平面内で前記基板上に設けられた複数の電界効果トランジスタ（ＦＥＴ）デバイスであって、各ＦＥＴデバイスが、
    対向する端面と、前記対向する端面間に延在する側壁面とを有するアクティブナノチャネル構造と、
    前記側壁面と接触する前記ナノチャネル構造の中間部分を囲むアクティブゲート構造と、
    それぞれが前記側壁面と接触する前記ナノチャネル構造のそれぞれの端部を囲む第１及び第２のゲートスペーサと、
    前記ナノチャネル構造の前記対向する端面とそれぞれ接触する第１及び第２のソース／ドレイン（Ｓ／Ｄ）構造と、を含む、ＦＥＴデバイスと、
    第１及び第２のＦＥＴデバイス間に設けられたシングルディフュージョンブレークであって、前記第１のＦＥＴデバイスのＳ／Ｄ構造及び前記第２のＦＥＴデバイスのＳ／Ｄ構造に接続されたダミーナノチャネル構造を含む、シングルディフュージョンブレークと、を備える、半導体デバイス。
  17. 前記ナノチャネル構造は、ナノワイヤ及びナノシートのうちの少なくとも１つを含む、請求項１６に記載の半導体デバイス。
  18. 前記シングルディフュージョンブレークは、前記シングルディフュージョンブレークを通って延在する連続ダミーナノチャネル構造を含む、請求項１６に記載の半導体デバイス。
  19. 前記連続ダミーナノチャネル構造は、対向するダミーナノチャネル端面と、前記対向するダミーナノチャネル端面間に延在するダミーナノチャネル側壁面とを含む、請求項１８に記載の半導体デバイス。
  20. 前記シングルディフュージョンブレークは、前記ダミーナノチャネル側壁面と接触する前記連続ダミーナノチャネル構造を囲む誘電体材料を更に含む、請求項１９に記載の半導体デバイス。
  21. 前記ダミーナノチャネル端面のうちの第１のものは、前記第１のＦＥＴデバイスのＳ／Ｄ領域と接触し、前記ダミーナノチャネル端面のうちの第２のものは、前記第２のＦＥＴデバイスのＳ／Ｄ領域と接触する、請求項１９に記載の半導体デバイス。
  22. 前記第１のＦＥＴデバイスの前記Ｓ／Ｄ構造は、前記対向するダミーナノチャネル端面のうちの第１のものからエピタキシャル成長した材料を含み、前記第２のＦＥＴデバイスの前記Ｓ／Ｄ構造は、前記対向するダミーナノチャネル端面のうちの第２のものからエピタキシャル成長した材料を含む、請求項１９に記載の半導体デバイス。
  23. 前記シングルディフュージョンブレークは、前記シングルディフュージョンブレーク内に設けられたセグメント化されたダミーナノチャネル構造を含む、請求項１６に記載の半導体デバイス。
  24. 前記セグメント化されたダミーナノチャネル構造は、ナノワイヤの一部又はナノシートの一部から形成される、請求項２３に記載の半導体デバイス。
  25. 前記セグメント化されたダミーナノチャネル構造は、ナノチャネル材料の第１及び第２のスタッドを含む、請求項２３に記載の半導体デバイス。
  26. 前記第１のスタッドは、前記第１のＦＥＴデバイスのＳ／Ｄ領域に隣接する前記シングルディフュージョンブレークの一部に設けられ、前記第２のスタッドは、前記第２のＦＥＴデバイスのＳ／Ｄ領域に隣接する前記シングルディフュージョンブレークの一部に設けられる、請求項２５に記載の半導体デバイス。
  27. 前記第１のスタッドは、前記第１のＦＥＴデバイスのＳ／Ｄ構造に接触し、前記第２のスタッドは、前記第２のＦＥＴデバイスのＳ／Ｄ構造に接触する、請求項２６に記載の半導体デバイス。
  28. 前記シングルディフュージョンブレークは、前記第１及び第２のＦＥＴデバイスの前記Ｓ／Ｄ構造に接続されていない前記第１及び第２のスタッドの一部と接触する前記セグメント化されたダミーナノチャネル構造を囲む誘電体材料を更に含む、請求項２６に記載の半導体デバイス。
  29. 前記第１のＦＥＴデバイスの前記Ｓ／Ｄ構造は、前記第１のスタッドからエピタキシャル成長した材料を含み、前記第２のＦＥＴデバイスの前記Ｓ／Ｄ構造は、前記第２のスタッドからエピタキシャル成長した材料を含む、請求項２６に記載の半導体デバイス。
  30. 前記Ｓ／Ｄ構造のそれぞれは、第１のナノチャネル構造からエピタキシャル成長した第１の材料と、第２のナノチャネル構造からエピタキシャル成長した第２の材料とを含み、前記第１及び第２の材料がマージされてそれぞれのＳ／Ｄ構造を形成する、請求項１６に記載の半導体デバイス。
  31. 前記Ｓ／Ｄ構造の少なくとも１つは、アクティブナノチャネル構造からエピタキシャル成長した第１の材料と、前記ダミーナノチャネル構造からエピタキシャル成長した第２の材料とを含む、請求項３０に記載の半導体デバイス。
  32. 前記複数の電界効果トランジスタ（ＦＥＴ）デバイスは、前記作業面に沿った共通の下部平面内で前記基板上に設けられた下部ＦＥＴデバイスであり、当該半導体デバイスは、前記ＦＥＴデバイスの前記共通の下部平面上に垂直に積み重ねられた共通の上部平面内で前記基板上に設けられた複数の上部ＦＥＴデバイスを更に含む、請求項１６に記載の半導体デバイス。
  33. 前記下部ＦＥＴデバイスはｎ型ＦＥＴデバイスであり、前記上部ＦＥＴデバイスはｎ型ＦＥＴデバイスである、請求項３２に記載の半導体デバイス。
  34. 前記下部ＦＥＴデバイスは、相補型ＦＥＴ（ＣＦＥＴ）構成で前記上部ＦＥＴデバイスに接続される、請求項３２に記載の半導体デバイス。
  35. 前記下部ＦＥＴデバイス及び前記上部ＦＥＴデバイスは、同じ極性タイプを有する、請求項３２に記載の半導体デバイス。
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