KR100495664B1 - 핀 구조 전계 트랜지스터 형성 방법 - Google Patents

핀 구조 전계 트랜지스터 형성 방법 Download PDF

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Abstract

소자 분리된 기판의 활성 영역 중간부분인 채널 형성 영역에 더미 패턴을 형성하는 단계, 더미 패턴을 등방성 식각하여 축소된 더미 패턴의 적어도 한 쪽에 활성 영역이 노출되도록 하는 단계, 선택적 결정 성장을 통해 노출된 활성 영역에서 단결정 성장을 실시하여 핀을 형성시키는 단계, 더미 패턴을 제거하는 단계, 핀 표면에 게이트 절연막을 형성시키는 단계, 핀을 가로지르는 게이트 도전막 패턴을 형성하는 단계를 구비하여 이루어지는 핀 구조 전계 트랜지스터 형성 방법이 개시된다.
본 발명에 따르면, 현재의 노광 장비 해상력의 한계로 형성하기 어려운 병렬 핀 패턴을 기판에 효과적으로 형성할 수 있어 고집적 반도체 장치에서 단채널 효과를 방지하고 트랜지스터 구동 전류를 증가시키기 용이하다.

Description

핀 구조 전계 트랜지스터 형성 방법 {Method of forming field effec transistor having double fin structure}
본 발명은 반도체 장치의 전계 트랜지스터 형성 방법에 관한 것으로, 보다 상세하게는 핀 구조를 가지는 전계 트랜지스터 형성 방법에 관한 것이다.
기존의 디램같은 메모리 반도체 장치에 주로 사용되는 MOS형 전계 트랜지스터는 실리콘 기판 표면에 게이트 절연막을 형성하고 게이트 절연막 위에 도전막 패턴을 형성하는 평판형 트랜지스터이다. 그러나, 반도체 장치의 소자 고집적화에 따라 게이트 패턴의 선폭이 줄어들고 채널의 길이와 폭도 줄어들어 단채널 효과나 협채널 효과 같은 트랜지스터 동작에 부정적인 효과가 증가하고 있다.
또한, 모스형 전계 트랜지스터에서 구동 전류(drive current)는 각 셀에서 게이트 전극 아래 있는 기판 채널을 통해 흐르며 반도체 장치가 고집적화 되어 소자 크기 저하가 이루어지면서 게이트 전극과 인접한 극히 한정된 깊이와 폭만을 통해 흐르므로 그 양이 극도로 제한되어 트랜지스터 동작 특성을 악화시킨다.
모스형 전계 트랜지스터에서의 단채널 효과와 구동 전류 제한 문제를 해결하기 위해 얕은 접합 구조에서 기판과 게이트 전극이 접하는 면적을 늘림으로써 구동 전류를 늘릴 수 있는 핀 구조 전계 트랜지스터가 제안되었다.
도1은 핀형 전계 트랜지스터의 기본 구조를 개념적으로 도시한 설명도이다. 도1에 따르면, 소오스(41)와 드레인 전극(43)은 기판에서 볼록하게 도드라진 통로인 핀(fin:45)으로 이어진다. 게이트 전극(47)은 기판에서 소오스(41)와 드레인 전극(43)을 잇는 핀(45) 위로 수직하게 엇갈려 지난다(cross over). 이때 게이트 전극(47)은 핀(45)을 이루는 기판 부분의 3면을 감싸 접하면서 지나가므로 평면 구조의 MOS형 전계 트랜지스터와 비교할 때 개략적으로 핀의 높이의 두배만큼 채널의 폭이 증가하며 구동 전류 양도 증가하게 된다.
한편, 핀 구조의 트랜지스터에서도 구동 전류는 게이트와 기판이 접하는 채널의 얕은 부분만을 흐르므로 구동 전류의 양을 늘이기 위해 하나의 트랜지스터에 핀을 복수 병렬로 형성하는 방법도 사용될 수 있다.
도2는 기존에 병렬 핀 구조 트랜지스터를 형성하기 위해 기판에 소오스와 드레인을 연결하는 핀을 형성하는 방법의 일 예를 도시하고 있다. 도2에 따르면 기판 위로 핀(13) 부분에 포토레지스트 패턴(11)을 형성하고 기판(1)을 식각하여 상대적으로 포토레지스트 패턴(11)으로 보호된 부분이 돌출되어 핀(13)을 이루도록 하는 방법이 제시된다.
도3 및 도4는 기존에 병렬 핀 구조 트랜지스터를 형성하기 위해 기판에 소오스와 드레인을 연결하는 핀을 형성하는 방법의 다른 예를 이루는 두 단계를 도시하고 있다. 도3에 따르면, 기판에 도드라진 더미 패턴(21)들을 형성하고, 그 더미 패턴(21)들의 양 측벽에 도전성 스페이서(31)를 형성한다. 도전성 스페이서(31)는 일반 스페이서와 마찬가지로 더미 패턴(21)이 형성된 기판에 도전막을 적층하고 에치 백하여 도전막이 더미 패턴(21) 양 측벽에만 남도록 하는 방법으로 이루어진다. 이후 도4와 같이 스페이서(31) 사이의 더미 패턴(21)을 제거하고 병렬 형성된 스페이서(31)를 식각 마스크로 하부 기판(1)을 식각하여 핀(33)을 형성하는 방식으로 이루어진다.
그러나, 병렬 핀형 전계 트랜지스터를 필요로하는 경우는 매우 미세한 간격으로 반복적으로 형성되는 단위 셀을 가지는 반도체 장치일 것이다. 따라서, 가령 100nm 이하의 폭을 가지는 활성 영역에 2 이상의 핀을 형성하기 위해 핀 부분의 선폭에 맞도록 포토레지스트 패턴을 직접 형성하거나, 핀 간격에 해당하는 선폭의 희생 패턴을 만들고 그 측벽에 핀 폭에 해당하는 폭을 가진 스페이서를 형성하여, 이들 포토레지스트 패턴이나 스페이서를 마스크로 기판 식각을 실시하는 것은 매우 어렵게 된다.
본 발명은 미세 패턴을 가지는 고집적 반도체 장치에서 현재의 노광 공정의 한계를 극복할 수 있는 핀 구조 전계 트랜지스터를 형성하는 방법을 제공하는 것을 목적으로 한다.
보다 직접적으로 본 발명은 현재의 노광 공정에서 노광 장비 해상력의 한계로 형성하기 어려운 핀 패턴을 기판에 효과적으로 형성할 수 있는 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위한 본 발명은, 소자 분리된 기판의 활성 영역 중간부분인 채널 형성 영역에 더미 패턴을 형성하는 단계, 더미 패턴을 등방성 식각하여 축소된 더미 패턴의 적어도 한 쪽에 활성 영역이 노출되도록 하는 단계, 선택적 결정 성장을 통해 노출된 활성 영역에서 단결정 성장을 실시하여 핀을 형성시키는 단계, 더미 패턴을 제거하는 단계, 핀 표면에 게이트 절연막을 형성시키는 단계, 핀을 가로지르는 게이트 도전막 패턴을 형성하는 단계를 구비하여 이루어진다.
본 발명에서 핀을 성장시키기 위한 기판으로는 실리콘, 실리콘 게르마늄, 인장 실리콘(strained silicon), 인장 실리콘 게르마늄, 소이(SOI:silicon on insulator) 기판이 사용될 수 있으며 따라서 핀도 이들과 같이 실리콘이나 실리콘 게르마늄이 사용될 수 있다.
본 발명에서 기판에 더미 패턴을 형성하기 전에 기판 전면에 식각 방지막을 별도로 형성할 수 있다. 이때, 식각 방지막은 더미 패턴을 형성하는 패터닝 과정에서 식각 방지막의 역할을 할 수 있다.
더미 패턴의 폭은 활성 영역의 형성 폭과 동일하게 하는 것이 바람직하다. 더미 패턴에 대한 등방성 식각에서 더미 패턴이 측방으로도 식각되어 폭이 줄어들면 활성 영역의 양 측부가 드러나게 되고 후속 선택적 결정 성장 단계에서 이들 부분에 단결정막 성장이 이루어질 수 있다. 식각 방지막이 있는 경우에는 더미 패턴에 대한 등방성 식각 후에 식각 방지막에 대한 제거 과정이 이루어진다.
이하 도면을 참조하면서 실시예를 통해 본 발명을 상세히 설명하기로 한다.
도5a 내지 10a는 병렬 핀 구조 전계 트랜지스터 소자 형성의 각 단계에서 활성 영역이 형성된 길이 방향으로 병렬 핀 가운데 하나가 형성되는 영역에서 기판을 자른 후 측면에서 본 공정 측면도들이며, 도5b 내지 10b는 병렬 핀 구조 전계 트랜지스터 소자 형성의 각 단계에서 게이트 라인이 지나는 방향으로 게이트 라인이 지나는 위치에서 기판을 자른 단면을 나타내는 공정 단면도들이다.
도5a 및 도5b를 참조하면, 기판(1)에 먼저 소자 분리막이(3) 이루어지고, 기판 전면에 실리콘 질화막이 식각 방지막(51)으로 형성된다. 식각 방지막(51) 형성 전에 버퍼막으로 실리콘 산화막이 더 형성될 수도 있다. 식각 방지막(51) 형성 후 실리콘 산화막으로 이루어진 더미 패턴막이 적층된다. 더미 패턴막에 대한 패터닝 과정을 통해 활성 영역의 폭과 같은 폭의 1차 더미 패턴(53)이 형성된다. 패터닝은 통상의 노광 공정과 비등방성 식각을 통해 이루어질 수 있다. 식각 방지막(51)은 패터닝을 위한 식각에서 소자 분리막(3)을 보호한다.
더미 패턴막은 기판 실리콘과 식각 선택비를 가질 수 있는 것으로 각종 실리콘 산화막 외에 실리콘 질화막도 사용될 수 있으며, 실리콘 질화막을 사용할 때에는 식각 방지막은 생략될 수도 있다.
도6a 및 도6b를 참조하면, 1차 더미 패턴에 대한 등방성 식각이 이루어진다. 등방성 식각은 더미 패턴막을 이루는 실리콘 산화막에 식각 선택성을 가지는 묽은 불산 용액을 사용하여 이루어질 수 있으며, 더미 패턴의 높이와 폭을 감소시켜 2차 더미 패턴(55)을 형성시킨다. 등방성 식각에서 소자 분리막을 보호하는 식각 방지막을 제거하는 과정이 이어지고 2차 더미 패턴(55)의 양쪽에는 기판(1) 활성 영역이 드러난다.
도7a 및 도7b를 참조하면, 2차 더미 패턴(55) 형성 후 선택적 결정 성장을 실시한다. 선택적 결정 성장은 저압에서 소오스 가스를 서서히 흘려주면서 실시한다. 활성 영역 가운데 2차 더미 패턴(55) 양쪽의 노출된 부분에서 단결정 성장이 이루어지면서 선택적 결정 성장막이 증착된다. 증착된 막들은 본 발명을 통해 형성될 전계 트랜지스터의 병렬 핀(57)을 형성하게 된다. 통상 핀의 폭과 높이는 10 내지 100nm 정도가 된다.
도8a 및 도8b를 참조하면, 도7a,b의 병렬 핀(57)이 형성된 가운데 2차 더미 패턴(55)에 대한 식각을 실시하여 2차 더미 패턴(55)을 제거한다. 2차 더미 패턴(55) 아래의 식각 방지막(51)도 함께 제거된다. 이어서 열산화를 통한 게이트 절연막(59) 형성이 이루어진다. 노출된 기판과 병렬 핀(57)의 3 면은 게이트 절연막(59)으로 덮이게 된다. 게이트 절연막(59)은 다양한 조건 온도에서 형성될 수 있고, 화학적 산화 방법으로 이루어지는 것도 가능하다.
도9a 및 도9b를 참조하면, 게이트 절연막(59)이 형성된 상태에서 기판 전면에 대한 게이트막 증착이 이루어진다. 게이트막으로는 먼저 폴리실리콘막이 적층되고 하부 게이트막(61)에 대한 CMP 평탄화가 이루어진다. 평탄화된 하부 게이트막(61) 위로 텅스텐 실리사이드막(63), 캡핑용 실리콘 질화막(65)이 차례로 적층된다. 게이트막은 폴리실리콘 혹은 금속 단일막으로도 형성 가능하다. 폴리실리콘막은 100 내지 300nm 두께로 형성하여 평탄화시 핀 위로 30 내지 100nm 정도가 남게 한다.
도10a 및 도10b를 참조하면, 게이트막을 이루는 캡핑용 실리콘 질화막(65), 텅스텐 실리사이드막(63), 폴리실리콘 하부 게이트막(61)에 대한 패터닝을 통해 게이트 라인이 형성된다. 이어서 게이트 라인 측벽에는 실리콘 질화막 적층과 에치 백을 통한 스페이서(67)가 형성된다. 이후 통상적인 전계 트랜지스터 형성 공정과 같이 이온주입 등의 공정이 더 추가되어 병렬 핀 구조 전계 트랜지스터가 형성되고 다시 후속 공정들이 이루어지면서 병렬 핀 구조 전계 트랜지스터를 가지는 반도체 장치가 완성된다.
본 발명에 따르면, 현재의 노광 장비 해상력의 한계로 형성하기 어려운 병렬 핀 패턴을 기판에 효과적으로 형성할 수 있으므로 고집적 반도체 장치에서 단채널 효과를 방지하고 트랜지스터 구동 전류를 증가시키기 용이한 미세 폭의 병렬 핀 구조 전계 트랜지스터를 형성할 수 있다.
도1은 핀형 전계 트랜지스터의 기본 구조를 개념적으로 도시한 설명도이다.
도2는 기존에 병렬 핀 구조 트랜지스터에서의 핀 형성 방법의 일 예를 도시하기 위한 설명도이다.
도3 및 도4는 기존에 병렬 핀 구조 트랜지스터에서의 핀 형성 방법의 다른 예를 나타내는 공정 단면도들이다.
도5a 내지 10a는 병렬 핀 구조 전계 트랜지스터 소자 형성의 각 단계에서 활성 영역이 형성된 길이 방향으로 병렬 핀 가운데 하나가 형성되는 영역에서 기판을 자른 후 측면에서 본 공정 측면도들이다.
도5b 내지 10b는 병렬 핀 구조 전계 트랜지스터 소자 형성의 각 단계에서 게이트 라인이 지나는 방향으로 게이트 라인이 지나는 위치에서 기판을 자른 단면을 나타내는 공정 단면도들이다.

Claims (5)

  1. 소자 분리된 기판의 활성 영역 중간부분인 채널 형성 영역에 1차 더미 패턴을 형성하는 단계,
    상기 1차 더미 패턴을 등방성 식각하여 축소된 2차 더미 패턴을 형성하고 상기 2차 더미 패턴의 적어도 한 쪽에 상기 활성 영역 일부가 노출되도록 하는 단계,
    선택적 결정 성장을 통해 노출된 상기 활성 영역 일부에서 단결정 성장을 실시하여 핀을 형성시키는 단계,
    상기 2차 더미 패턴을 제거하는 단계,
    상기 핀 표면에 게이트 절연막을 형성시키는 단계,
    상기 핀을 가로지르는 게이트 전극 패턴을 형성하는 단계, 및
    이온 주입 공정을 실시하여, 상기 게이트 전극 패턴의 양 옆의 핀 내에 소오스 및 드레인을 형성하는 단계를 구비하여 이루어지는 핀 구조 전계 트랜지스터 형성 방법.
  2. 제 1 항에 있어서,
    상기 1차 더미 패턴의 폭은 활성 영역의 형성 폭과 동일하게 하는 것을 특징으로 하는 핀 구조 전계 트랜지스터 형성 방법.
  3. 제 1 항에 있어서,
    상기 기판에 더미 패턴막을 형성하기 전에 기판 전면에 식각 방지막을 더 형성하는 것을 특징으로 하는 핀 구조 전계 트랜지스터 형성 방법.
  4. 제 1 항에 있어서,
    기판은 실리콘 혹은 실리콘 게르마늄으로 형성하는 것을 특징으로 하는 핀 구조 전계 트랜지스터 형성 방법.
  5. 제 1 항에 있어서,
    상기 1차 더미 패턴은 실리콘 산화막 혹은 실리콘 질화막으로 형성하는 것을 특징으로 하는 핀 구조 전계 트랜지스터 형성 방법.
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