TW202234525A - 半導體裝置的形成方法 - Google Patents

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林立峰
柯忠廷
謝宛蓁
黃泰鈞
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Abstract

本文揭露了在部分的閘極電極之間形成閘極隔離結構的改進方法。在一實施例中一種半導體裝置的形成方法包括：在基板上方形成通道結構；形成沿著平行於通道結構方向延伸的第一隔離結構；在通道結構與第一隔離結構上方形成虛設閘極結構；在虛設閘極結構上方沉積硬遮罩層；蝕刻硬遮罩層以在第一隔離結構上方形成穿過硬遮罩層的第一開口；在硬遮罩層上方、在第一開口中以及在虛設閘極上方順應沉積第一介電層；蝕刻第一介電層以延伸第一開口並露出虛設閘極結構；以及蝕刻虛設閘極結構以延伸第一開口並露出第一隔離結構。

Description

半導體裝置的形成方法
本發明實施例是關於半導體裝置的形成方法，特別是關於具有隔離結構之半導體裝置的形成方法。
半導體裝置用於各種電子應用，例如個人電腦、手機、數位相機以及其他電子設備。半導體器裝置通常製造藉由在半導體基板上依序沉積絕緣或介電層、導電層和半導體材料層，並使用微影圖案化各種材料層以在其上形成電路元件和單元（element）。
半導體工業通過不斷減少最小部件尺寸以持續提高各種電子元件（例如電晶體、二極體、電阻、電容等）的積體密度，這允許在給定的區域中整合更多的元件。
本發明實施例提供一種半導體裝置的形成方法，包括：在基板上方形成通道結構；形成沿著平行於通道結構方向延伸的第一隔離結構；在通道結構與第一隔離結構上方形成虛設閘極結構；在虛設閘極結構上方沉積硬遮罩層；蝕刻硬遮罩層以在第一隔離結構上方形成穿過硬遮罩層的第一開口；在硬遮罩層上方、在第一開口中以及在虛設閘極上方順應沉積第一介電層；蝕刻第一介電層以延伸第一開口並露出虛設閘極結構；以及蝕刻虛設閘極結構以延伸第一開口並露出第一隔離結構。
本發明實施例提供一種半導體裝置的形成方法，包括：在半導體基板上方形成閘極結構；在閘極結構上方沉積硬遮罩；蝕刻硬遮罩以形成露出閘極結構的第一開口；在第一開口中沉積第一介電層；蝕刻第一介電層以形成第一間隔物並露出閘極結構；以及蝕刻閘極結構以露出設置在閘極結構和半導體基板之間的一介電鰭。
本發明實施例提供一種半導體裝置的形成方法，包括：在虛設閘極結構上方形成硬遮罩；蝕刻第一開口延伸穿過硬遮罩且部分穿過虛設閘極結構；在硬遮罩和虛設閘極結構上方、以及第一開口中順應沉積第一介電層；同時蝕穿第一介電層與虛設閘極結構以延伸第一開口，以及在第一開口中形成閘極隔離結構。在一實施例中，半導體裝置的形成方法更包括：形成從半導體基板延伸的第一鰭片和第二鰭片，第一鰭片和第二鰭片包括半導體材料；以介電鰭取代第二鰭片；以及在第一鰭片和介電鰭上方形成虛設閘極結構。
以下揭露提供了許多的實施例或範例，用於實施所提供的標的物之不同元件。各元件和其配置的具體範例描述如下，以簡化本發明實施例之說明。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例而言，敘述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接觸的實施例，也可能包含額外的元件形成在第一和第二元件之間，使得它們不直接接觸的實施例。此外，本發明實施例可能在各種範例中重複參考數值以及∕或字母。如此重複是為了簡明和清楚之目的，而非用以表示所討論的不同實施例及∕或配置之間的關係。
再者，其中可能用到與空間相對用詞，例如「在……之下」、「下方」、「較低的」、「上方」、「較高的」等類似用詞，是為了便於描述圖式中一個（些）部件或特徵與另一個（些）部件或特徵之間的關係。空間相對用詞用以包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時（旋轉90度或其他方位），其中所使用的空間相對形容詞也將依轉向後的方位來解釋。
各種實施例提供了一種用於在閘極電極中形成隔離結構的改進方法以及由所述方法形成的半導體裝置。上述方法包括在閘極結構（例如虛設閘極結構）上方形成硬遮罩、蝕刻開口穿過硬遮罩、以及在硬遮罩上方和開口中沉積順應層。順應層可以用於使硬遮罩中的開口變窄，以減少開口的關鍵尺寸。沉積順應層可以通過原子層沉積（atomic layer deposition, ALD）、電漿增強原子層沉積（plasma-enhanced ALD, PEALD）、熱原子層沉積（thermal ALD）等。順應層可以包括具有高蝕刻選擇性的材料，相對於閘極結構的材料。舉例來說，閘極結構可以包括多晶矽，且順應層可以包括氮化物（例如氮化矽）、氧化物（例如氧化矽）、金屬氧化物（例如氧化鋁、氧化鈦等） 等。在一些實施例中，順應層可以包括具有低蝕刻選擇性的材料，相對於閘極結構的材料。舉例來說，閘極結構可以包括多晶矽，且順應層可以包括多晶矽、非晶矽、另一種矽基（silicon-based）材料等。
接著可以使用一或多種蝕刻製程，例如非等向性蝕刻製程，以延伸開口，穿過順應層和閘極結構，將閘極結構的鄰近部分彼此分開。在開口中可以形成閘極隔離結構。在開口中形成順應層可以用於減少開口的關鍵尺寸並更好控制開口的關鍵尺寸。這有助於減少裝置尺寸、提高裝置性能並減少裝置缺陷。此外，在順應層由相對於閘極結構的材料具有高蝕刻選擇性的材料形成的實施例中，用於形成開口的製程期間產生的浮渣（scum）減少，這減少裝置的缺陷。在順應層由相對於閘極結構的材料具有低蝕刻選擇性的材料形成的實施例中，可以同時蝕刻順應層和閘極結構，減少製程時間和成本。
第1圖根據一些實施例，繪示出鰭式場效應電晶體（FinFET）的示例。鰭式場效應電晶體（FinFET）包括基板50（例如半導體基板）上的鰭片55。淺溝槽隔離（shallow trench isolation, STI） 區 58 設置在基板 50 中且鰭片 55 突出（protrude）在鄰近的淺溝槽隔離（STI） 區58之間的上方。雖然描述/圖示淺溝槽隔離（STI） 區58與基板50分開，但如本文所使用，術語「基板」可以用於僅指半導體基板或包括淺溝槽隔離（STI） 區的半導體基板。此外，儘管鰭片55示為具有與基板50單一、連續的材料，但鰭片55及/或基板50可以包括單一或多種材料。在本文中，鰭片 55 指的是在鄰近的淺溝槽隔離（STI） 區 58 之間延伸的部分。
閘極介電層 106 沿著鰭片55的側壁並位於其頂表面上方，且閘極電極 108 在閘極介電層 106 上方。磊晶源極/汲極區 92 設置在鰭片 55 的兩側、閘極介電層106上以及閘極電極108上。第1圖進一步繪示出在後面圖中所使用的參考剖面。剖面A-A'沿著閘極電極108的縱軸且在例如垂直於電流在鰭式場效應電晶體（FinFET）的磊晶源極/汲極區92之間流動方向的方向上。剖面B-B'垂直於剖面A-A'並且沿著鰭片55的縱軸且在例如電流在鰭式場效應電晶體（FinFET）的磊晶源極/汲極區92之間流動的方向上。剖面 C-C'平行於剖面A-A'並延伸穿過鰭式場效應電晶體（FinFET）的磊晶源極/汲極區 92。為清楚描述，隨後的圖式參考這些參考剖面。
此處討論的一些實施例是在以後閘極（gate-last）製程形成鰭式場效應電晶體（FinFET）的背景（context）下描述的。在一些實施例中，可以使用先閘極製程。 此外，一些實施例考慮使用在其他面向，例如平面式裝置（例如平面式場效應電晶體）、奈米結構（例如奈米片、奈米線、全繞式閘極等）場效應電晶體（nanostructure FET, NSFET）等。
第2至30B圖是根據一些實施例，製造鰭式場效應電晶體（FinFET）中間階段的剖面圖。沿第1圖所示的參考剖面 A-A'繪示出第2 至 7、8A、9A、10A、11A、12A、13A、14A、15A、16A、17A、17E、18A、19A、20A、21A、22A、23A、24A、25A、26A、27A、28A、29A和 30A圖。沿第1圖所示的參考剖面B-B'繪示出第8B、9B、10B、11B、12B、13B、14B、15B、16B、17B、18B、19B、20B、21B、22B、 23B、24B、25B、26B、27B、28B、29B和30B圖。第9D、10D、11D、12D和12E繪示出沿第1圖所示的參考剖面 C-C'。沿第14C圖所示平行於剖面B-B'的參考剖面D-D'繪示出第14D、15D、16D、17D、18D、19D、20D、21D、24D、25D、26D、27D、28D和29D圖。第8C、9C、10C、11C、12C、13C、14C、15C、16C、17C、18C、19C、20C、21C、24C、25C、26C、27C、28C和29C圖是上視圖。
在第2圖中，提供基板50。基板50可以是半導體基板，例如主體半導體（bulk semiconductor）、絕緣體上半導體（semiconductor-on-insulator, SOI）基板等，其可以摻雜（例如具有p型或n型摻雜劑）或未摻雜。基板50可以是晶圓，例如矽晶圓。一般來說，絕緣體上半導體（SOI）基板是在絕緣體層上形成一層半導體材料。絕緣體層可以是例如埋設氧化物（buried oxide, BOX）層、氧化矽層等。絕緣體層設置在基板上，通常為矽或玻璃基板。也可以使用其他基板，例如多層或梯度基板。在一些實施例中，基板50的半導體材料可以包括矽、鍺、化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦、合金半導體，包括矽化鍺(silicon germanium)、磷砷化鎵(gallium arsenide phosphide)、砷化鋁銦(aluminum indium arsenide)、砷化鋁鎵(aluminum gallium arsenide)、砷化銦鎵(indium gallium arsenide)、磷化銦鎵(indium gallium phosphide)及/或砷磷 化銦鎵(gallium indium arsenide phosphide)及其組合。
基板50可以包括用於形成n型裝置的n型區，例如NMOS電晶體，例如n型鰭式場效應電晶體（FinFET），以及用於形成p型裝置的p型區，例如PMOS電晶體， 例如p 型鰭式場效應電晶體（FinFET）。 n型區可以與p型區實體分開，且可以在n型區和p型區之間設置任意數量的裝置部件（例如其他主動裝置、摻雜區、隔離結構等）。
在第3圖中，形成鰭片55和虛設鰭片57在基板50中。鰭片55和虛設鰭片57是半導體條。 在一些實施例中，可以形成鰭片55和虛設鰭片57在基板50中通過在基板50中蝕刻溝槽。蝕刻可以是任何可接受的蝕刻製程，例如反應式離子蝕刻（reactive ion etch, RIE）、中性粒子束蝕刻（neutral beam etch, NBE）等或其組合。上述蝕刻可以是非等向性的。
圖案化鰭片55和虛設鰭片57可以通過任何合適的方法。舉例來說，圖案化鰭片55和虛設鰭片57可以使用一或多種微影製程，包括雙重圖案化或多重圖案化製程。一般來說，雙重圖案化或多重圖案化製程結合微影和自對準製程，而允許創造具有例如比使用單個直接微影製程可獲得的間距更小的間距的圖案。舉例來說，在一些實施例中，犧牲層形成在基板上方並對其圖案化使用微影製程。使用自對準製程，沿著圖案化的犧牲層形成間隔物。接著去除犧牲層，然後可以使用剩餘的間隔物圖案化鰭片 55 和虛設鰭片57。在一些實施例中，遮罩（或其他層）可以保留在鰭片 55 和虛設鰭片 57 上。鰭片55的寬度W1可以在約5nm至約15nm的範圍內，虛設鰭片57的寬度W2可以在約10nm至約20nm的範圍內，且寬度W2與寬度W1的比值可以在約 2 至約 4。
在第4圖中，形成絕緣材料 56為鄰接鰭片 55 和虛設鰭片57。可以形成絕緣材料 56在基板 50 上方且在相鄰鰭片（鰭片 55 及/或虛設鰭片 57） 之間。絕緣材料56可以是氧化物，例如氧化矽、氮化物等或其組合，且可以通過高密度電漿化學氣相沉積（high density plasma chemical vapor deposition, HDP-CVD）、流動式化學氣相沉積（flowable CVD, FCVD） （例如，在遠距電漿系統（remote plasma system）中以化學氣相沉積為基礎的材料沉積，並在沉積之後固化（curing），以使沉積材料轉換成另一種材料，例如氧化物）等或其組合。可以使用其他絕緣材料通過任何可接受的製程。在所繪示的實施例中，形成絕緣材料56通過流動式化學氣相沉積（FCVD）。 一旦形成絕緣材料56，就可以執行退火製程。 在一些實施例中，形成絕緣材料56使得多餘的絕緣材料56覆蓋鰭片55和虛設鰭片57。絕緣材料56可以包括單層或多層。舉例來說，在一些實施例中，可以首先沿著基板50、鰭片55和虛設鰭片57的表面形成襯層（未單獨示出）。此後，可以在襯層上方形成填充材料，如上所述。
然後對絕緣材料 56 應用去除製程以去除鰭片 55 和虛設鰭片57上方的多餘絕緣材料。在一些實施例中，可以使用平坦化製程例如化學機械拋光（chemical mechanical polish, CMP）、回蝕製程（etch-back process）、或其組合等。 平坦化製程可以平坦化絕緣材料56、鰭片55和虛設鰭片57。平坦化製程露出鰭片55和虛設鰭片57，使得鰭片55、虛設鰭片57和絕緣材料56的頂表面在平坦化製程完成後是齊平的。
在第5圖中，以介電鰭61（有時稱為混合鰭片61或鰭隔離結構61）取代虛設鰭片57。形成介電鰭61可以通過蝕刻虛設鰭片57以在絕緣材料56中形成凹槽，然後以介電材料填充凹槽。沉積介電鰭61 可以通過化學氣相沉積（CVD）、原子層沉積（ALD）等。 介電材料可包括氮化矽、氧化矽、其組合或多層等。在一些實施例中，介電鰭61可以由摻雜的氮化矽（例如氮化矽摻雜碳（C）、氧（O）、其組合等）形成。在一些實施例中，介電鰭61可以由相對於絕緣材料56的材料和隨後形成的虛設閘極層（例如虛設閘極層62，如下討論參見第7圖）的材料具有高蝕刻選擇性的介電材料形成。 介電鰭61的底表面可以設置為高於、低於或與絕緣材料56的底表面齊平。在沉積介電鰭61之後，執行去除製程，例如化學機械拋光（CMP）、回蝕製程等，以平坦化介電鰭61、絕緣材料56和鰭片55。介電鰭61可以具有範圍在約10nm至約20nm的寬度W2。
在第6圖中，凹蝕絕緣材料 56 以形成淺溝槽隔離（STI） 區 58。凹蝕絕緣材料 56使得鰭片55、介電鰭 61 和基板 50 的上部突出在相鄰的淺溝槽隔離（STI） 區58之間。此外，淺溝槽隔離（STI） 區58的頂表面可以具有如圖所示的平坦表面、凸表面、凹表面（例如凹陷）或其組合。可以通過適當的蝕刻形成淺溝槽隔離（STI） 區58的頂表面為平坦的、凸的及/或凹的。凹蝕淺溝槽隔離（STI） 區58可以使用可接受的蝕刻製程例如對絕緣材料 56 的材料有選擇性的製程（例如，比蝕刻鰭片55、 介電鰭 61 和基板 50的材料更快的速率蝕刻絕緣材料 56）。舉例來說，去除氧化物可以使用例如稀氫氟（dilute hydrofluoric, dHF）酸。
關於第2-6圖描述的製程僅是鰭片 55 和介電鰭 61 可以如何形成的一示例。在一些實施例中，形成鰭片55可以通過磊晶成長製程。舉例來說，可以在基板50的頂表面上形成介電層，且可以通過溝槽蝕穿介電層以露出下層的基板50。可以在溝槽中磊晶成長同質磊晶結構，且凹蝕介電層使得同質磊晶結構從介電層突出以形成鰭片55。另外，在一些實施例中，異質磊晶結構可以用於鰭片55。舉例來說，可以凹蝕第6圖中的鰭片55，且在凹蝕的鰭片 55 上方可以磊晶成長不同於鰭片 55 的材料。在這樣的實施例中，鰭片55包括凹蝕的材料以及設置在凹蝕的材料上方的磊晶成長材料。 在一些實施例中，在基板50的頂表面上方可以形成介電層，且可以蝕刻溝槽穿過介電層。 然後可以使用不同於基板 50 的材料在溝槽中磊晶成長異質磊晶結構，且可以凹蝕介電層，使得異質磊晶結構突出於介電層以形成鰭片 55。在同質磊晶或異質磊晶結構的一些實施例中，磊晶成長的材料可以在成長期間原位摻雜，儘管原位摻雜和佈植摻雜可以一起使用，但使用原位摻雜可以避免之前和隨後的佈植。
再者，在n型區中磊晶成長與p型區中不同的材料可以是有利的。在一些實施例中，鰭片55的上部可以由矽鍺（Si xGe 1-x，其中x可以在0到1的範圍內）、碳化矽、純或大致上純的鍺、III-V族化合物半導體、II-VI族化合物半導體等形成。 舉例來說，可以用於形成III-V族化合物半導體的材料包括但不限於砷化銦、砷化鋁、砷化鎵、磷化銦、氮化鎵、砷化銦鎵、砷化銦鋁、銻化鎵、銻化鋁、 磷化鋁、磷化鎵等。
此外，在第6圖中，可以在鰭片55 及/或基板50 中形成適當的井（未單獨示出）。在一些實施例中，可以在 n 型區中形成 p 型井，且可以在p型區中形成在n型井。 在一些實施例中，在n型區和p型區兩者中形成p型井或n型井。
在具有不同類型井的實施例中，可以實現不同佈植步驟用於n型區和p型區的使用光阻或其他遮罩（未單獨示出）。舉例來說，光阻可以形成在鰭片55、介電鰭61和n型區中的淺溝槽隔離（STI） 區58上方。圖案化光阻以露出基板50的p型區。光阻可以形成通過使用旋轉塗佈技術且可以對其圖案化使用可接受的微影技術。一旦圖案化光阻後，在p型區進行n型雜質佈植，光阻可以作為遮罩，防止n型雜質佈植入n型區。 n型雜質可以是磷、砷、銻等，以等於或小於1x10 18atoms/cm 3的濃度佈植入上述區，例如在約1x10 16atoms/cm 3至約1x10 18atoms/cm 3之間。在佈植之後，去除光阻，例如通過可接受的灰化製程。
在佈植 p 型區之後，形成光阻在 p 型區中的鰭片 55 和淺溝槽隔離（STI） 區 58 上方。圖案化光阻以露出基板50的n型區。形成光阻可以通過使用旋轉塗佈技術且對其圖案化可以使用可接受的微影技術。一旦圖案化光阻，可以在n型區中進行p型雜質佈植，且光阻可以作為遮罩以防止p型雜質佈植入p型區。p型雜質可以是硼、氟化硼、銦等，以等於或小於1x10 18atoms/cm 3的濃度佈植入上述區，例如在約1x10 16atoms/cm 3至約1x10 18atoms/cm 3之間。在佈植之後，去除光阻，例如通過可接受的灰化製程。
在佈植n型區和p型區之後，可以進行退火以修復佈植損害且活化佈植的p型及/或n型雜質。在一些實施例中，可以在成長期間原位摻雜磊晶鰭片的成長材料，儘管原位摻雜和佈植摻雜可以一起使用，但使用原位摻雜可以避免佈植。
在第7圖中，虛設介電層60形成在鰭片55、基板50和介電鰭61上。虛設介電層60可以是例如氧化矽、氮化矽、其組合等，且可以根據可接受的技術沉積或熱成長。在虛設介電層60上方形成虛設閘極層62，在虛設閘極層62上方形成遮罩層64。虛設閘極層62可以沉積在虛設介電層60上方，接著平坦化通過例如化學機械拋光（CMP）製程。可以沉積遮罩層64在虛設閘極層62上方。虛設閘極層62可以是導電或非導電材料並且可以選自包括非晶矽、多晶矽（polysilicon）、多晶矽鍺（poly-SiGe）、金屬氮化物、金屬矽化物、金屬氧化物、以及金屬。沉積虛設閘極層62可以通過物理氣相沉積（PVD）、化學氣相沉積（CVD）、濺鍍或本領域中已知和用於沉積所選材料的其他技術。虛設閘極層62可以由相對於淺溝槽隔離（STI） 區58和介電鰭61的材料具有高蝕刻選擇性的其他材料製成。遮罩層64可以包括例如氮化矽、氮氧化矽（silicon oxynitride）等。在一些實施例中，形成單個虛設閘極層62和單個遮罩層64跨越n型區和p型區。儘管在第7圖中，虛設介電層60沉積在鰭片55、基板50、介電鰭61和淺溝槽隔離（STI） 區58上，但虛設介電層60可以僅覆蓋鰭片55、基板50、和介電鰭61，而不沉積在淺溝槽隔離（STI） 區58 上。
第8A至30B圖繪示出製造實施例裝置的各種額外步驟。第8A至30B繪示出n型區或p型區中之一的部件。舉例來說，第8A至30B圖所示的結構可以適用於n型區和p型區。n 型區和 p 型區的結構差異（如果有的話）將在本文與所附的每個圖式描述。
在第8A 至 8C 圖中，圖案化遮罩層64可以使用可接受的微影和蝕刻技術（見第7圖）以形成遮罩74。可以使用可接受的蝕刻技術將遮罩 74 的圖案轉移到虛設閘極層62以形成虛設閘極72。在一些實施例中，遮罩74的圖案也可以轉移到虛設介電層60。虛設閘極72覆蓋鰭片55的各個通道區68。遮罩74的圖案可以用於將每個虛設閘極72與相鄰的虛設閘極72分開。虛設閘極72可以具有長度方向與鰭片55的長度方向垂直。虛設介電層60、虛設閘極72和遮罩74可以統稱為「虛設閘極堆疊」。第8C圖進一步繪示出剖面 A-A' 和 B-B'。
在第9A至9D圖中，形成第一間隔層80和第二間隔層82在第8A至8C圖所示的結構上方。在第9A至9D圖中，形成第一間隔層80在淺溝槽隔離（STI） 區58的頂表面上、鰭片55和遮罩74的頂表面和側壁上、以及虛設閘極72和虛設介電層60的側壁上。沉積第二間隔層82在第一間隔層80上方。形成第一間隔層80可以通過熱氧化或沉積通過化學氣相沉積（CVD）、原子層沉積（ALD）等。第一間隔層80可以由氧化矽、氮化矽、氮氧化矽（silicon oxynitride）等形成。 沉積第二間隔層82可以通過化學氣相沉積（CVD）、原子層沉積（ALD）等。第二間隔層82可以由氧化矽、氮化矽、氮氧化矽等形成。第9C圖進一步繪示出剖面 A-A'、B-B' 和 C-C'。
在第10A至10D圖中，蝕刻第一間隔層80和第二間隔層82以形成第一間隔物81和第二間隔物83。蝕刻第一間隔層80和第二間隔層82可以使用合適的蝕刻製程，例如非等向性蝕刻製程（例如乾蝕刻製程）等。第一間隔物81和第二間隔物83可以設置在鰭片55、介電鰭61、虛設介電層60、虛設閘極72和遮罩74的側壁上。鄰近鰭片55和介電鰭61的第一間隔物81和第二間隔物83的高度與鄰近虛設閘極堆疊的第一間隔物81和第二間隔物83的高度不同。第一間隔物81以及第二間隔物83的高度差可能是由於第一間隔物80以及第二間隔物82的刻蝕製程和虛設閘極堆疊與鰭片55/介電質61的高度差所引起。 如第10B和10D圖所示，在一些實施例中，第一間隔物81和第二間隔物83可以部分地向上延伸到鰭片55、介電鰭61和虛設閘極堆疊的側壁。在一些實施例中，第一間隔物81和第二間隔物83可以延伸到虛設閘極堆疊的頂表面、鰭片55的頂表面及/或介電鰭61的頂表面。
在形成第一間隔物81和第二間隔物83之後，可以執行輕摻雜源極/汲極（lightly doped source/drain, LDD）區（未單獨示出）的佈植。在具有不同裝置類型的實施例中，類似於上述第4圖所討論的佈植，可以在 n 型區上方形成遮罩，例如光阻，同時露出 p 型區且可以佈植適當類型（例如p型）雜質到露出的鰭片55和基板50的p型區中。接著可以去除遮罩。 隨後，在露出n型區的同時，可以在p型區上方形成遮罩，例如光阻，並且可以佈植適當類型的雜質（例如，n型）到露出的鰭片55和基板50的n型區中。然後可以去除遮罩。 n型雜質可以是先前討論的任何n型雜質，且p型雜質可以是先前討論的任何p型雜質。輕摻雜源極/汲極（LDD）區可以具有約1x10 15atoms/cm 3至約1x 10 19atoms/cm 3的雜質濃度。退火可以用於修復佈植損害並活化佈植的雜質。
需要注意的是，以上公開內容概括描述形成間隔物和輕摻雜源極/汲極（LDD）區的製程。可以使用其他製程和順序。舉例來說，可以使用更少或額外的間隔物，可以使用不同順序的步驟（例如可以在形成第二間隔物83之前形成第一間隔物81，可以形成和去除額外的間隔物等）。此外，形成n型和p型裝置可以使用不同的結構和步驟。
在第11A至11D圖中，蝕刻基板50 和鰭片 55 以形成第一凹槽 86。如第11D圖所示，淺溝槽隔離（STI） 區58 的頂表面可以與鰭片 55 的頂表面齊平。在一些實施例中，第一凹槽86的底表面設置在淺溝槽隔離（STI） 區58的頂表面上方或下方。蝕刻基板50和鰭片55使用非等向性蝕刻製程，例如反應式離子蝕刻（RIE）、中性粒子束蝕刻（NBE）等。 在蝕刻製程期間，第一間隔物81、第二間隔物83、遮罩74以及介電鰭61遮蓋部分的基板50和鰭片55，以形成第一凹槽86。形成第一凹槽86可以使用單個蝕刻製程或多個蝕刻製程。在第一凹槽86達到期待的深度之後，可以使用定時蝕刻製程以停止第一凹槽86的蝕刻。
在第12A至12E圖中，在第一凹槽86中形成磊晶源極/汲極區92以在鰭片55的通道區68上施加應力，而提高性能。如第12B圖所示，磊晶源極/汲極區92形成在第一凹槽86中，使得每個虛設閘極72設置在對應的相鄰磊晶源極/汲極區92之間。在一些實施例中，第一間隔物81用於將磊晶源極/汲極區92與虛設閘極72分開適當的橫向距離，使得磊晶源極/汲極區92不會與隨後所形成的鰭式場效應電晶體（FinFET）的閘極短路。
形成n型區中的磊晶源極/汲極區92可以通過遮蔽p型區。接著，在第一凹槽86中磊晶成長磊晶源極/汲極區92。磊晶成長磊晶源極/汲極區92可以包括任何可接受的材料，例如適用於n型鰭式場效應電晶體（FinFET）。舉例來說，如果鰭片55是矽，則磊晶源極/汲極區92可以包括在鰭片55上施加拉伸應變的材料，例如矽、碳化矽、摻雜磷的碳化矽、磷化矽等。磊晶源極/汲極區92可以具有從鰭片55的相應表面凸出的表面且可以具有刻面（facet）。
形成p型區中的磊晶源極/汲極區92可以通過遮蔽n型區。接著，在第一凹槽86中磊晶成長磊晶源極/汲極區92。磊晶成長磊晶源極/汲極區92可以包括任何可接受的材料，例如適用於p型鰭式場效應電晶體（FinFET）。舉例來說，如果鰭片55是矽，則磊晶源極/汲極區92可以包括在鰭片55上施加壓縮應變的材料，例如矽鍺、摻雜硼的矽鍺、鍺、鍺錫等。磊晶源極/汲極區92還可以具有從鰭片55的相應表面凸出的表面且可以具有刻面（facet）。
磊晶源極/汲極區92、鰭片55及/或基板50可以佈植摻雜劑以形成源極/汲極區，類似於前面討論用於形成輕摻雜源極/汲極區的製程，接著退火。源極/汲極區的雜質濃度可以具有在約1x10 19atoms/cm 3至約1x 10 21atoms/cm 3之間。源極/汲極區的n型及/或p型雜質可以是先前討論的任何雜質。在一些實施例中，磊晶源極/汲極區92可以在成長期間原位摻雜。
用於在 n 型區和 p 型區中形成磊晶源極/汲極區 92 的磊晶製程的結果，磊晶源極/汲極區 92 的上表面具有橫向向外擴展超過鰭片55側壁的刻面（facet）。在一些實施例中，這些刻面導致相同鰭式場效應電晶體（FinFET）的鄰近磊晶源極/汲極區 92合併，如第12D圖所示。在一些實施例中，如第12E圖所示，在完成磊晶製程之後，鄰近的磊晶源極/汲極區 92保持分離。在第12D和12E圖所示的實施例中，可以形成第一間隔物81和第二間隔物83，覆蓋部分在淺溝槽隔離（STI） 區58上方延伸的鰭片55的側壁，以阻止磊晶成長。 在一些實施例中，可以調整用於形成第一間隔物81和第二間隔物83的間隔物蝕刻以去除間隔物材料，允許磊晶成長區延伸至淺溝槽隔離（STI） 區58的表面。
磊晶源極/汲極區 92可以包括一或多個半導體材料層。舉例來說，磊晶源極/汲極區92可以包括第一半導體材料層92A、第二半導體材料層92B和第三半導體材料層92C。任何數量的半導體材料層可以用於磊晶源極/汲極區92。每一個第一半導體材料層92A、第二半導體材料層92B和第三半導體材料層92C中可以由不同的半導體材料形成及/或可以摻雜不同的摻雜劑濃度。在一些實施例中，第一半導體材料層92A可以具有小於第二半導體材料層92B且大於第三半導體材料層92C的摻雜劑濃度。 在磊晶源極/汲極區92包括三個半導體材料層的實施例中，可以沉積第一半導體材料層92A，可以沉積第二半導體材料層92B在第一半導體材料層92A上方，且可以沉積第三半導體材料層 92C在第二半導體材料層92B上方。
在第13A至13C圖中，分別沉積第一層間介電質（interlayer dielectric, ILD）96在第12A至12C圖所示的結構上。第一層間介電質（ILD）96可以由介電材料形成，且可以沉積通過任何合適的方法，例如化學氣相沉積（CVD）、電漿化學氣相沉積（PECVD）或流動式化學氣相沉積（FCVD）。 介電材料可以包括矽酸磷玻璃（phospho-silicate glass, PSG）、矽酸硼玻璃（boro-silicate glass, BSG）、硼摻雜矽酸磷玻璃（boron-doped phospho-silicate glass, BPSG）、未摻雜矽酸玻璃（undoped silicate glass, USG）、或其他類似物。在一些實施例中，用於第一層間介電質（ILD） 96的介電材料可以包括氧化矽、氮化矽、氮氧化矽（silicon oxynitride）等。可以使用通過任何可接受的製程形成的其他絕緣材料。在一些實施例中，接觸蝕刻停止層（contact etch stop layer, CESL）94設置在第一層間介電質（ILD）96和磊晶源極/汲極區92、遮罩74和第一間隔物81之間。接觸蝕刻停止層（CESL）94可以包括介電材料，例如氮化矽、氧化矽、氮氧化矽等具有與上層第一層間介電質（ILD）96的材料不同的蝕刻速率。在一些實施例中，第一層間介電質（ILD）96可以由氧化矽或氮化矽形成且接觸蝕刻停止層（CESL）94 可以由氧化矽或氮化矽形成。
在第14A至14D圖中，蝕刻遮罩 74 以形成露出虛設閘極 72 的第一開口 98。在一些實施例中，第一間隔物 81 可以由與遮罩 74 相同的材料形成且可以同時蝕刻第一間隔物 81和遮罩74。舉例來說，在一些實施例中，第一間隔物81和遮罩74可以包括氮化物，例如氮化矽。蝕刻遮罩74可以使用非等向性蝕刻製程，例如反應式離子蝕刻（RIE）、中性粒子束蝕刻（NBE）等。如第14A和14C圖所示，第一開口98可以具有寬度W3在垂直於介電鰭61的縱軸的方向上。寬度W3可以在約18nm至約40nm的範圍。在一些實施例中，寬度W3可以擴大到約30nm至約50nm的範圍。第 14C圖進一步繪示出剖面 A-A'、B-B' 和 D-D'。
在第15A至15D圖中，分別沉積第一介電層100在第14A至14D圖所示的結構上。沉積第一介電層100可以通過順應沉積製程，例如原子層沉積（ALD）、電漿增強原子層沉積（PEALD）、熱原子層沉積（thermal ALD）等。第一介電層100可以包括相對於虛設閘極 72的材料具有高蝕刻選擇性的材料。舉例來說，在一些實施例中，虛設閘極 72可以由多晶矽等形成且第一介電層100可以由氮化物（例如氮化矽）、氧化物（例如氧化矽）、金屬氧化物（例如氧化鋁、氧化鈦等）等形成。在一些實施例中，遮罩74和第一介電層100皆可以由氮化矽形成，這可以提高第一介電層100和遮罩74之間的附著力，並避免第一介電層100和遮罩74之間因應力引起的剝離（peeling）問題。在一些實施例中，第一介電層100可以由氧化矽形成，氧化矽可以釋放因沉積第一介電層100而引起的應力。在一些實施例中，第一介電層100可以包括多層結構（第一介電層100可以被稱為第一介電結構100）。 舉例來說，第一介電結構100可以包括在第14A至14D圖所示的結構上方的氧化矽層和在氧化矽層上方的氮化矽層。 氧化矽層可以用來釋放由沉積第一介電結構100引起的應力。最後，使用熱原子層沉積（thermal ALD）形成氮化矽的第一介電層100可以增加第一介電層100的密度，並改善對沉積第一介電層100製程的控制，提高第一介電層100的品質。
可以形成第一介電層100的厚度T1範圍在約3nm至約5nm。形成第一介電層100為大於5nm的厚度可能需要第一開口98具有更大的寬度且可能在隨後用於蝕刻第一介電層100的製程（例如以下描述的製程如第16A到16D圖）增加難度。形成第一介電層100為小於3nm的厚度可能會增加沉積第一介電層100製程的難度。
在第16A至16D圖中，蝕刻第一介電層100（參見第15A至15D圖）以形成第三間隔物101。蝕刻第一介電層100可以使用合適的蝕刻製程例如非等向性蝕刻製程（ 例如乾蝕刻製程）等。 在第一介電層100包括氮化矽的實施例中，蝕刻第一介電層100可以通過使用碳氟化物的乾蝕刻製程，選擇性蝕刻第一介電層100的材料，相較於虛設閘極 72。蝕刻製程可以從第一層間介電質（ILD）96、接觸蝕刻停止層（CESL）94、第二間隔物83和虛設閘極 72的頂表面去除第一介電層100。剩餘的第三間隔物101可以設置在第二間隔物83的側壁上。如第16A和16C圖所示，設置在相同第一開口98中的相對第三間隔物101可以在垂直於介電鰭61的縱軸的方向上彼此分開寬度W4。寬度W4可以在約12 nm至約30 nm的範圍。在一些實施例中，寬度W4可以大於介電鰭61的寬度W2範圍在約1nm至約2nm的距離，且寬度W4與寬度W2的比值可以在約0.5至約1.5。
形成第一開口 98 然後使用第三間隔物 101 使第一開口 98 變窄，提供對第一開口 98 的寬度的更大控制並減少第一開口 98 的臨界尺寸。這有助於提高裝置性能，減少裝置缺陷，並減少部件尺寸。 因為第三間隔物101由對下層的虛設閘極72具有高蝕刻選擇性的材料形成，所以蝕刻虛設閘極72可以減少浮渣（scum）。 這允許形成第三間隔物101具有寬度W4小於16nm。 具有減少浮渣的改進蝕刻製程可以減少漏電流，提高裝置性能。
在第17A至17E圖中，使用遮罩74和第三間隔物101作為遮罩，蝕刻虛設閘極72和虛設介電層60，延伸第一開口98。蝕刻虛設閘極72可以使用合適的蝕刻製程，例如非等向性蝕刻製程（例如乾蝕刻製程）等。 在虛設閘極72包括多晶矽的實施例中，蝕刻虛設閘極72可以通過使用氟的乾蝕刻製程，相較於第三間隔物101、遮罩74、第一層間介電質（ILD）96、接觸蝕刻停止層（CESL）94、第一間隔物81和第二間隔物83，對虛設閘極72的材料選擇性地蝕刻。在蝕刻之後，第一開口98可以具有與虛設閘極72的頂表面齊平的寬度W4、與介電鰭61上的虛設介電層60的底表面齊平的寬度W5、以及與虛設閘極72的頂表面和介電鰭61上的虛設介電層60的底表面之間的深度D1。寬度W4的範圍可以在約12nm至約30nm，如上所述，寬度W5的範圍可以在約12nm至約25nm， 深度D1的範圍可以在約80nm至約140nm。 雖然第一開口98圖示為具有延伸穿過虛設閘極72和虛設介電層60的錐形輪廓，但第一開口98可以具有垂直側壁或倒錐形輪廓（從虛設閘極72的頂表面朝向虛設介電層60的底表面的方向上加寬）。形成第一開口98然後使用第三間隔物101使第一開口98變窄，提供對第一開口98的寬度更大控制，並減少第一開口98的臨界尺寸。因為第三間隔物101由具有相對於虛設閘極 72 的高蝕刻選擇性，蝕刻虛設閘極 72足夠長的時間可以完全蝕穿虛設閘極 72，減少第一開口 98 中留下的浮渣，這降低漏電流並允許實現更小的臨界尺寸。 因此，所描述的方法有助於提高裝置性能、減少裝置缺陷和減少部件尺寸。
第17E圖繪示出一實施例，其中部分的第一開口98延伸穿過虛設閘極 72和虛設介電層60，具有寬度W6大於第三間隔物101之間的寬度。第一開口98可以具有與虛設閘極 72的頂表面齊平的寬度W6，範圍在約10nm至約28nm且具有與介電鰭61上的虛設介電層60的底表面齊平的寬度W7，範圍在約10nm至約22nm。
在第18A到18D圖中，分別形成閘極隔離結構102在第17A到17D圖的結構上方。閘極隔離結構102可以填充第一開口98，沿著介電鰭61的頂表面、沿著第三間隔物101、虛設閘極72和虛設介電層60的側表面、以及沿著第一層間介電質（ILD）96、接觸蝕刻停止層（CESL） 94、第二間隔物83、遮罩74和第三間隔物101的頂表面延伸。閘極隔離結構102可以用於隔離部分的虛設閘極72，這些虛設閘極72隨後被閘極電極取代（例如閘極電極108，如下述關於第21A到21D圖所討論）。
應當理解的是，雖然在所示實施例中在形成替代閘極堆疊之前，切割虛設閘極72，且形成閘極隔離結構102，但可以在形成替代閘極堆疊之後，切割替代閘極堆疊，並形成閘極隔離結構102。在一些實施例中，沉積閘極隔離結構102的材料可以使用順應沉積製程，例如原子層沉積（ALD）、電漿增強原子層沉積（PEALD）、熱原子層沉積（thermal ALD）等。閘極隔離結構102可以由介電材料形成，例如氮化矽、氧化矽、碳氧化矽（silicon oxycarbide）、氮碳氧化矽（silicon oxycarbonitride）、其組合或多層等。
在第19A至19D圖中，可以執行平坦化製程，例如化學機械拋光（CMP）。平坦化製程可以分開第18A至18D圖中所示的閘極隔離結構102成單獨的閘極隔離區103，並且使閘極隔離區103和第一層間介電質（ILD）96的頂表面與虛設閘極72的頂表面齊平。平坦化製程也可以去除虛設閘極72、第三間隔物101、部分的第二間隔物83和部分的接觸蝕刻停止層（CESL）94上的遮罩74。在平坦化製程之後，虛設閘極72、第一間隔物81、第二間隔物83、閘極隔離區103、接觸蝕刻停止層（CESL）94和第一層間介電質（ILD）96的頂表面齊平。 因此，虛設閘極72的頂表面通過遮罩74露出。在平坦化製程之後，閘極隔離區103頂表面的寬度W4可以具有在約12nm至約30nm的範圍，閘極隔離區103底表面的寬度W5可以具有在約12nm至約25nm的範圍，且閘極隔離區103的高度H1可以具有在約80nm至大約120nm的範圍。
在第20A至20D圖中，在蝕刻步驟中去除虛設閘極72，以形成第二凹槽104。也可以去除第二凹槽104中的部分虛設介電層60。 在一些實施例中，去除虛設閘極，保留虛設介電層60，第二凹槽104露出虛設介電層60。在一些實施例中，在晶粒（die）第一區（例如核心邏輯區（core logic region））的第二凹槽104中移除虛設介電層60，且在晶粒第二區（例如輸入∕輸出區（input∕output region））的第二凹槽104中保留虛設介電層60。在一些實施例中，去除虛設閘極72通過非等向性乾蝕刻製程。舉例來說，蝕刻製程可以包括使用反應氣體的乾蝕刻製程，以比第一層間介電質（ILD）96、接觸蝕刻停止層（CESL）94、第一間隔物81或第二間隔物83更快的速率選擇性蝕刻虛設閘極72。每個第二凹槽 104 露出及/或覆蓋相應鰭片 55 的通道區 68。每個通道區 68 設置在相鄰的磊晶源極/汲極區 92 對（pair）之間。在去除期間，蝕刻虛設閘極72時，虛設介電層 60 可以作為蝕刻停止層。 在去除虛設閘極72之後，可以選擇性地去除虛設介電層 60。
在第21A至21D圖中，形成用於替代閘極的閘極介電層106和閘極電極108。形成閘極介電層106可以通過在第二凹槽104中沉積一或多層，例如在鰭片55、第一間隔物81和閘極隔離區103的頂表面和側壁上、以及在淺溝槽隔離（STI） 區58、第一層間介電質（ILD）96、接觸蝕刻停止層（CESL）94和第二間隔物83的頂表面上。閘極介電層106可以包括一或多層氧化矽、氮化矽、金屬氧化物、金屬矽酸鹽等。例如，在一些實施例中，閘極電介質106包括通過熱或化學氧化形成的氧化矽界面層和上層的高介電常數（high-k）介電材料，例如金屬氧化物或鉿、鋁、鋯、鑭、鎂、鋇、鈦、鉛的矽酸鹽及其組合等。閘極介電層106可以包括具有介電常數數值（k-value）大於約7.0的介電層。 沉積閘極介電層106可以通過分子束沉積（molecular-beam deposition , MBD）、原子層沉積（ALD）、電漿增強原子層沉積（PEALD）等。在部分虛設介電層60保留在第二凹槽104中的實施例中，閘極介電層106可以包括虛設介電層60的材料（例如SiO 2）。
沉積閘極電極 108在閘極介電層 106 上方並填充第二凹槽 104 的剩餘部分。閘極電極 108 可以包括含金屬材料，例如氮化鈦、氧化鈦、氮化鉭、碳化鉭、 鈷、釕、鋁、鎢、其組合或其多層。舉例來說，儘管第21A至21D圖中繪示出單層閘極電極108，但閘極電極108可以包括任意數量的襯層、任意數量的功函數調整層和填充材料（未單獨示出）。在填充第二凹槽 104 之後，執行平坦化製程，例如化學機械拋光（CMP），以去除位於第一層間介電質（ILD）96、接觸蝕刻停止層（CESL）94、第一間隔物81、第二間隔物83和閘極隔離區103的頂表面上方的閘極介電層 106 和閘極電極 108 的剩餘部分，形成所得鰭式場效應電晶體（FinFET）的替代閘極。閘極電極108和閘極介電層106可以統稱為「閘極堆疊」。閘極堆疊可以沿著鰭片 55 的通道區 68 的側壁延伸。
n型區和n型區中的閘極介電層106的形成可以同時發生，使得每個區中的閘極介電層106由相同的材料形成。閘極電極108的形成可以同時發生，使得每個區中的閘極電極108由相同的材料形成。在一些實施例中，每個區中的閘極介電層106可以通過不同的製程形成，使得閘極介電層106可以是不同的材料。每個區中的閘極電極108可以通過不同的製程形成，使得閘極電極108可以是不同的材料。當使用不同的製程時，可以使用各種遮罩步驟來遮蓋和露出適當的區域。
在第22A和22B圖中，沉積第二層間介電質（ILD）112在第一層間介電質（ILD）96、接觸蝕刻停止層（CESL）94、第一間隔物81、第二間隔物83、閘極隔離區103、閘極介電層106和閘極電極108上方。在一些實施例中，第二層間介電質（ILD）112為通過流動式化學氣相沉積（FCVD）形成的可流動膜。 在一些實施例中，第二層間介電質（ILD）112由介電材料例如PSG、BSG、BPSG、USG等形成，且可以沉積通過任何合適的方法例如化學氣相沉積（CVD）、電漿化學氣相沉積（PECVD）等。 在一些實施例中，第二層間介電質（ILD）112的介電材料可以包括氧化矽、氮化矽、氮氧化矽（silicon oxynitride）等。在一些實施例中，在形成第二層間介電質（ILD）112之前，凹蝕閘極堆疊（包括閘極介電層106和對應上層的閘極電極108），使得凹槽形成在每個閘極堆疊的正上方以及相對部分第一間隔物 81之間。閘極遮罩 110包括一或多層介電材料（例如氮化矽、氮氧化矽等）填充在凹槽中，然後進行平坦化製程以去除在第一層間介電質（ILD）96、接觸蝕刻停止層（CESL）94、閘極隔離區 103、第一間隔物 81 和第二間隔物 83 上方延伸的介電材料的多餘部分。隨後形成閘極接觸件（例如閘極接觸件 114，下述關於第23A 和 23B圖討論），穿透閘極遮罩110以接觸凹蝕的閘極電極108的頂表面。
在第23A和23B圖中，形成穿過第二層間介電質（ILD） 112的閘極接觸件114，且形成穿過第二層間介電質（ILD）112、第一層間介電質（ILD）96和接觸蝕刻停止層（CESL）94的閘極遮罩110和源極/汲極接觸件116。形成用於源極/汲極接觸件116的開口穿過第二層間介電質（ILD）112、第一層間介電質（ILD）96和接觸蝕刻停止層（CESL）94，且形成用於閘極接觸件114的開口穿過第二層間介電質（ILD）112和閘極遮罩110。形成開口可以使用可接受的微影和蝕刻技術。在一些實施例中，在形成穿過第二層間介電質（ILD）112、第一層間介電質（ILD） 96和接觸蝕刻停止層（CESL）94用於源極/汲極接觸件的開口之後，在磊晶源極/汲極區92上方形成矽化物區113。形成矽化物區113可以通過首先沉積能夠與下層的磊晶源極/汲極區92的半導體材料（例如矽、矽鍺、鍺）反應的金屬（未示出）以形成矽化物或鍺化物區，例如鎳、鈷、 鈦、鉭、鉑、鎢、其他貴金屬、其他難熔金屬、稀土金屬或其合金，在磊晶源極/汲極區92的露出部分上方，然後進行熱退火製程以形成矽化物區113。
在開口中形成襯層，例如擴散阻障層、黏合層等，且在開口中形成導電材料。襯層可以包括鈦、氮化鈦、鉭、氮化鉭等。 導電材料可以是銅、銅合金、銀、金、鎢、鈷、鋁、鎳等。 可以執行平坦化製程例如化學機械拋光（CMP）以從第二層間介電質（ILD） 112的表面去除多餘的材料。剩餘的襯層和導電材料形成開口中的源極/汲極接觸件116和閘極接觸件114。源極/汲極接觸件116通過矽化物區113電性耦接到磊晶源極/汲極區92，且閘極接觸件114電性耦接到閘極電極108。形成源極/汲極接觸件116和閘極接觸件114 可以在不同的製程中，或者可以在相同的製程中。儘管圖示為形成在相同的剖面中，但應理解的是，每個源極/汲極接觸件116和閘極接觸件114可以形成在不同的剖面中，這可以避免接觸短路。
實施例可以實現各種優點。舉例來說，穿過遮罩74形成第一開口98，在第一開口98中順應沉積第一介電層100，且非等向性蝕刻第一介電層100以形成第三間隔物101，允許第一開口98的臨界尺寸減少並提供更好控制第一開口98的臨界尺寸。這減少裝置缺陷並提高裝置性能。 第三間隔物101可以由相對於虛設閘極72具有高蝕刻選擇性的材料形成，且蝕刻虛設閘極72足夠的時間可以消除第一開口98中的浮渣，降低漏電流。隨後在第一開口98中形成閘極隔離區103，且可以用於分開相鄰的閘極堆疊。
第24A至30B圖繪示出一實施例，其中第一介電層100由相對於虛設閘極72具有低蝕刻選擇性的材料形成。在第24A至24D圖中，在蝕刻遮罩74之後，如上述關於第14A至14D圖，遮罩74作為蝕刻虛設閘極72的遮罩，延伸第一開口98。蝕刻虛設閘極72可以使用非等向性製程例如反應式離子蝕刻（RIE）、中性粒子束蝕刻（NBE）等。如第24A和24C圖所示，第一開口98可以在垂直於介電鰭61的縱軸的方向上具有寬度W8。寬度W8可以在約30nm至約45nm的範圍。第一開口98可以在虛設閘極72的頂表面下方延伸深度D2在約20nm至約30nm的範圍。
在第25A至25D圖中，分別沉積第一介電層100在第24A至24D圖所示的結構上。沉積第一介電層100可以通過順應沉積製程，例如原子層沉積（ALD）、電漿增強原子層沉積（PEALD）、熱原子層沉積（thermal ALD）等。第一介電層100可以包括相對於虛設閘極72的材料具有低蝕刻選擇性的材料，。舉例來說，在一些實施例中，虛設閘極72可以由多晶矽等形成且第一介電層100可以由多晶矽、非晶矽、另一種基於矽的材料等形成。形成第一介電層100的厚度T2可以在約3nm至約5nm的範圍。形成第一介電層100為大於5nm的厚度可能需要第一開口98具有更大的寬度且可能在隨後用於蝕刻第一介電層100的製程（如以下描述第26A到26D圖的製程）增加難度。形成第一介電層100為小於3nm的厚度可能會增加用於沉積第一介電層100製程的難度。
在第26A至26D圖中，蝕刻第一介電層100和虛設閘極72，以延伸第一開口98穿過虛設閘極72。蝕刻第一介電層100和虛設閘極72可以使用合適的蝕刻製程，例如非等向性蝕刻製程（例如乾蝕刻製程）等。在虛設閘極72和第一介電層100包括矽基材料的實施例中，蝕刻虛設閘極72和第一介電層100可以通過使用氟的乾蝕刻製程，選擇性蝕刻虛設閘極72和第一介電層100，相較於遮罩74、第一層間介電質（ILD）96、接觸蝕刻停止層（CESL）94、第一間隔物81和第二間隔物83。
在蝕刻之後，第一開口98可以具有與遮罩74的頂表面齊平的寬度W9、與介電鰭61上的虛設介電層60的底表面齊平的寬度W10、以及虛設閘極72的頂表面和介電鰭61上的虛設介電層60的底表面之間的深度D3。寬度W9可以在約12nm至約16nm的範圍，寬度W10可以在約10nm至約20nm的範圍，且深度D3可以在約80nm至約120nm的範圍。儘管在第26A至26D圖中，延伸穿過第一介電層100和虛設閘極72的部分第一開口98圖示為具有錐形輪廓，但第一開口98可以具有垂直側壁或倒錐形輪廓（從第一介電層100的頂表面朝向介電鰭61的方向上加寬） 。形成第一開口98然後使用第一介電層100使第一開口98變窄，提供對第一開口98的寬度更好控制並減少第一開口98的關鍵尺寸，這有助於提高裝置性能，減少裝置缺陷，並減少部件尺寸。 此外，由具有相對於虛設閘極72低蝕刻選擇性的材料形成第一介電層100，允許同時蝕刻第一介電層100和虛設閘極72，減少製程時間和成本。
在第27A至27D圖中，分別形成閘極隔離結構102在第26A至26D圖的結構上方。閘極隔離結構102可以填充第一開口98、沿著介電鰭61的頂表面延伸、沿著第一介電層100、虛設閘極72和虛設介電層60的側表面延伸、且沿著第一層間介電質（ILD）96、接觸蝕刻停止層（CESL）94、第二間隔物83、遮罩74和第三間隔物101的頂表面延伸。閘極隔離結構102可以用於隔離部分的虛設閘極72，這些虛設閘極72隨後被閘極電極（例如閘極電極 108，下述關於第21A至21D圖所討論）取代。
應當理解的是，雖然在所示實施例中，在形成替代閘極堆疊之前切割虛設閘極72，且形成閘極隔離結構102，但可以在形成替代閘極堆疊之後切割替代閘極堆疊，並形成閘極隔離結構102。在一些實施例中，沉積閘極隔離結構102的材料可以使用例如原子層沉積（ALD）、電漿增強原子層沉積（PEALD）、熱原子層沉積（thermal ALD）等順應沉積製程。閘極隔離結構102可以由介電材料形成，例如氮化矽、氧化矽、碳氧化矽（silicon oxycarbide）、氮碳氧化矽（silicon oxycarbonitride）、其組合或多層等。
此外，在第27A至27D圖中，可以執行平坦化製程，例如化學機械拋光（CMP）。 平坦化製程可以分開圖示的閘極隔離結構102成分開的閘極隔離結構102，且將閘極隔離結構102的頂表面和第一層間介電質（ILD）96的頂表面與虛設閘極72的頂表面齊平。平坦化製程還可以去除在虛設閘極72上的遮罩 74、部分的第一介電層100、部分的第二間隔物83和部分的接觸蝕刻停止層（CESL）94。在平坦化製程之後，虛設閘極72、第一介電層100、第一間隔物81、第二間隔物83、閘極隔離結構102、接觸蝕刻停止層（CESL）94和第一層間介電質（ILD）96的頂表面齊平。 因此，虛設閘極72的頂表面通過遮罩74露出。在平坦化製程之後，閘極隔離結構102的頂表面可以具有寬度W9在約25nm至約30nm的範圍，閘極隔離結構102的底表面可以具有寬度W10在約10nm至約20nm的範圍，且閘極隔離結構102的高度H2可以具有在約60nm至約100nm的範圍。
在第28A至28D圖中，在蝕刻步驟中去除虛設閘極72和第一介電層100，形成第二凹槽104。 因為第一介電層100由相對虛設閘極72的材料具有低蝕刻選擇性的材料形成，所以可以同時去虛設閘極72和第一介電層100。也可以去除第二凹槽104中的部分虛設介電層60。 在一些實施例中，去除虛設閘極72和第一介電層100，保留虛設介電層60，且第二凹槽104露出虛設介電層60。在一些實施例中，在晶粒（die）第一區（例如核心邏輯區（core logic region））的第二凹槽104中移除虛設介電層60，且在晶粒第二區（例如輸入∕輸出區（input∕output region））的第二凹槽104中保留虛設介電層60。 在一些實施例中，去除虛設閘極72和第一介電層100通過非等向性乾蝕刻製程。舉例來說，蝕刻製程可以包括使用反應氣體的乾蝕刻製程，以比第一層間介電質（ILD）96、接觸蝕刻停止層（CESL）94、第一間隔物81或第二間隔物83更快的速率選擇性蝕刻虛設閘極72和第一介電層100。每個第二凹槽104露出及/或覆蓋相應鰭片55的通道區68。每個通道區68設置在相鄰對（pair）的磊晶源極/汲極區92之間。在去除製程中，當蝕刻虛設閘極72和第一介電層100時，虛設介電層60可以作為蝕刻停止層。在去除虛設閘極72和第一介電層100之後，可以選擇性去除虛設介電層60。如第28C和28D圖所示，第二凹槽104可以將閘極隔離結構102與第一間隔物81分開。
在第29A至29D圖中，形成用於替代閘極的閘極介電層106和閘極電極108。形成閘極介電層106可以通過在第二凹槽104中沉積一或多層，例如在鰭片55、第一間隔物81和閘極隔離結構102的頂表面和側壁上，以及在淺溝槽隔離（STI） 區58、第一層間介電質（ILD）96、接觸蝕刻停止層（CESL）94和第二間隔物83的頂表面上。閘極介電層106可以由與上述關於第21A至21D圖討論相同或相似的材料和製程形成。如第29C和29D圖所示，閘極介電層106可以填充部分的第二凹槽104，將閘極隔離結構102與第一間隔物81分開。
沉積閘極電極108在閘極介電層 106 上方並填充第二凹槽 104 的剩餘部分。閘極電極 108 可以由與上述關於第21A至21D圖相同或相似的材料和製程形成。在填充第二凹槽 104 之後，執行平坦化製程，例如化學機械拋光（CMP），以去除位於第一層間介電質（ILD）96 、接觸蝕刻停止層（CESL）94、第一間隔物81、第二間隔物83和閘極隔離結構102的頂表面上方的閘極介電層 106 和極閘電極 108 的多餘部分。閘極電極108和閘極介電層106的剩餘部分形成所得鰭式場效應電晶體（FinFET）的替代閘極。 閘極電極108和閘極介電層106可以統稱為「閘極堆疊」。閘極堆疊可以沿著鰭片 55 的通道區 68 的側壁延伸。
在第30A和30B圖中，沉積第二層間介電質（ILD）112在第一層間介電質（ILD）96、接觸蝕刻停止層（CESL）94、第一間隔物81、第二間隔物83、閘極隔離結構102、閘極介電層106和閘極電極108上方。在一些實施例中，第二層間介電質（ILD）112為通過流動式化學氣相沉積（FCVD）形成的可流動膜。 在一些實施例中，第二層間介電質（ILD）112由介電材料例如PSG、BSG、BPSG、USG等形成，且可以沉積通過任何合適的方法例如化學氣相沉積（CVD）、電漿化學氣相沉積（PECVD）等。 在一些實施例中，第二ILD 112的介電材料可以包括氧化矽、氮化矽、氮氧化矽（silicon oxynitride）等。在一些實施例中，在形成第二層間介電質（ILD）112之前，凹蝕閘極堆疊（包括閘極介電層106和對應上層的閘極電極108），使得凹槽形成在每個閘極堆疊的正上方以及相對部分的第一間隔物 81之間。閘極遮罩 110包括一或多層介電材料（例如氮化矽、氮氧化矽等）填充在凹槽中，然後執行平坦化製程以去除在第一層間介電質（ILD）96、接觸蝕刻停止層（CESL）94、閘極隔離區 103、第一間隔物 81 和第二間隔物 83 上方延伸的介電材料的多餘部分。
此外，在第30A和30B圖中，形成穿過第二層間介電質（ILD）112和閘極遮罩110的閘極接觸件114，且形成穿過第二層間介電質（ILD）112的源極/汲極接觸件116。形成穿過第二層間介電質（ILD） 112的源極/汲極接觸件116的開口且形成穿過第二層間介電質（ILD）112和閘極遮罩110的閘極接觸件114的開口。形成開口可以使用可接受的微影和蝕刻技術。 在開口中形成襯層例如擴散阻障層、黏合層等和導電材料。襯層可以包括鈦、氮化鈦、鉭、氮化鉭等。導電材料可以為銅、銅合金、銀、金、鎢、鈷、鋁、鎳等。可以執行平坦化製程例如化學機械拋光（CMP），以去除第二層間介電質（ILD）112表面多餘的材料。剩餘的襯層和導電材料形成開口中的源極/汲極接觸件116和閘極接觸件114。源極/汲極接觸件116電性耦接至磊晶源極/汲極區92且閘極接觸件114電性耦接至閘極電極108。汲極接觸件116和閘接觸件114可以在不同的製程中形成，或者可以在相同的製程中形成。儘管圖示為形成在相同的剖面中，但是應理解的是，每個源極/汲極接觸件116和閘極接觸件114可以形成在不同的剖面中，這可以避免接觸短路。
實施例可以實現各種優點。舉例來說，形成穿過遮罩74且部分穿過虛設閘極72的第一開口98，在第一開口98中順應沉積第一介電層100，且非等向性蝕刻第一介電層100，允許減少第一開口98的臨界尺寸，並更好控制第一開口98的臨界尺寸。這減少裝置缺陷並提高裝置性能。此外，第一介電層100由相對於虛設閘極72的材料具有低蝕刻選擇性的材料形成，允許同時蝕刻虛設閘極72和第一介電層100，減少製程時間和成本。隨後在第一開口98中形成閘極隔離結構102，且可以用於將相鄰的閘極堆疊彼此隔離。
所揭露的鰭式場效應電晶體（FinFET）實施例還可以應用於奈米結構裝置，例如奈米線FET、奈米片FET（奈米FET）等。第31圖根據一些實施例繪示出一示例奈米FET的三維視圖。奈米FET包括在基板350（例如半導體基板）上的鰭片366上方的奈米結構359（例如奈米片、奈米線等）。 奈米結構359作為奈米FET的通道區。奈米結構359可以包括p型奈米結構、n型奈米結構或其組合。隔離區 358 設置在相鄰的鰭片 366 之間，這些鰭片 366 可以突出於相鄰的隔離區 358之間。雖然隔離區 358 描述/圖示為與基板 350 分離，如本文所述，但術語「基板」可以單指半導體基板或半導體基板和隔離區的組合。 此外，雖然鰭片366的底部示為與基板350是單一、連續的材料，但鰭片366及/或基板350的底部可以包括單一材料或多種材料。在這種情況下，鰭片 366 所指為在相鄰隔離區 358 之間延伸的部分。
閘極介電層306沿著鰭片366的頂表面和側壁，沿著奈米結構359的頂表面、側壁和底表面，以及沿著隔離區358的頂表面。閘極電極308在閘極介電層306上方。磊晶源極/汲極區392設置在閘極介電層306和閘極電極308的相對側的鰭片366上。
第31圖進一步繪示出在後面圖式中所使用的參考剖面。剖面A-A沿著閘極電極306的縱軸且在例如垂直於奈米FET磊晶源極/汲極區392之間電流流動方向的方向上。剖面B-B'垂直於剖面A-A'，且平行於奈米FET的鰭片366的縱軸，且在例如奈米FET磊晶源極/汲極區392之間電流流動的方向上，為了清楚描述，隨後的圖式參考這些參考剖面。
第32至41B圖根據一些實施例，繪示出製造奈米FET的中間階段的剖面圖。第32、33、34、35A、36A、37A、38A、39A、40A 和 41A 圖是沿著第31圖中所示的參考剖面 A-A'。第35B、36B、37B、38B、39B、40 和 41B圖是沿著第31圖中所示的參考剖面B-B'。第35C、36C、37D、38C 和 39C圖是沿著第37圖中所示平行於剖面 B-B'的參考剖面D-D'。第37C圖是上視圖。
在第32圖中，提供基板350。基板350可以與上述關於第2圖討論的基板50相同或相似。雖然沒有單獨示出，但基板350可以包括用於形成n型裝置的n型區，例如NMOS電晶體， 如n型奈米FET以及用於形成p型裝置的p型區，例如PMOS電晶體，如p型奈米FET。
在基板 350 上方形成多層堆疊 364。多層堆疊 364 包括第一半導體層 351A-C（統稱為第一半導體層 351） 和第二半導體層 353A-C（ 統稱為第二半導體層353）。 出於說明的目的且更詳細討論如下述，去除第一半導體層351且圖案化第二半導體層353，以在n型區和p型區中形成奈米FET的通道區。 在這樣的實施例中，n型區和p型區兩者中的通道區可以具有相同的材料成分（例如矽或另一種半導體材料）且可以同時形成。
出於說明的目的，多層堆疊364示例為包括三層第一半導體層351和三層第二半導體層353。在一些實施例中，多層堆疊364可以包括任意數量的第一半導體層351和第二半導體層353。磊晶成長每個多層堆疊364可以使用製程例如化學氣相沉積（CVD）、原子層沉積（ALD） 、氣相磊晶(vapor phase epitaxy, VPE)、分子束磊晶(molecular beam epitaxy, MBE) 等。在一些實施例中，第一半導體層351可由第一半導體材料形成，例如矽鍺等，而第二半導體層353可以由第二半導體材料形成，例如矽、碳化矽等。出於說明的目的，多層堆疊364示例為具有由第一半導體材料形成的最底第一半導體層351。 在一些實施例中，可以形成多層堆疊364為具有由第二半導體材料形成的最底第二半導體層353。
第一半導體材料和第二半導體材料可以是相對於彼此具有高蝕刻選擇性的材料。 如此，可以去除第一半導體材料的第一半導體層351而不顯著去除第二半導體材料的第二半導體層353。 這允許圖案化第二半導體層353以形成奈米FET的通道區。類似地，在去除第二半導體層353且圖案化第一半導體層351以形成通道區的實施例中，可以去除第二半導體材料的第二半導體層353而不顯著去除第一半導體材料的第一半導體層351。這允許圖案化第一半導體層351，以形成奈米FET的通道區。
在第33圖中，形成鰭片366在基板350中且形成奈米結構359在多層堆疊364中。在一些實施例中，可以形成奈米結構359和鰭片366在多層堆疊364中且分別通過蝕刻多層堆疊364和基板350中的溝槽。上述蝕刻可以是任何可接受的蝕刻製程，例如反應式離子蝕刻（RIE）、中性粒子束蝕刻（NBE）等或其組合。蝕刻可以是非等向性的。通過蝕刻多層堆疊364形成奈米結構359可以進一步從第一半導體層351定義出第一奈米結構352A-C（統稱為第一奈米結構352）並從第二半導體層353定義出第二奈米結構354A-C（統稱為第二奈米結構354 ）。第一奈米結構352和第二奈米結構354可以統稱為奈米結構359。圖案化鰭片366和奈米結構359可以使用與上述討論那些相同或相似的製程如第3圖，以形成鰭片55和虛設鰭片57。
可以圖案化鰭片366和奈米結構359，以形成通道結構355和虛設結構357。如下述關於第34圖所討論，虛設結構357可以被後續製程替換。通道結構355可以具有寬度W1在約5nm至約15nm之間，虛設結構357可以具有寬度W2在約10nm至約20nm之間，且寬度W2與寬度W1的比值可以在約 2 至約 4 之間。
在第34圖中，形成絕緣材料356圍繞鰭片366和奈米結構359，且虛設結構357被介電鰭361（有時稱為混合鰭片361或鰭片隔離結構361）取代。絕緣材料356可以與上述關於第4圖討論的絕緣材料56相同或相似。可以形成介電鰭361通過蝕刻虛設結構357，包括奈米結構359和鰭片366，以在絕緣材料 356 中形成凹槽，然後以介電材料填充凹槽。沉積介電鰭361可以通過化學氣相沉積（CVD）、原子層沉積（ALD）等。介電材料可以包括氮化矽、氧化矽、其組合或其多層等。在一些實施例中，介電鰭361可以由摻雜的氮化矽（例如摻雜碳（C）、氧（O）、其組合等的氮化矽）形成。在一些實施例中，介電鰭361可以由相對於絕緣材料356和隨後形成的虛設閘極（例如虛設閘極372，下述討論關於第35A至35C圖）具有高蝕刻選擇的材料形成。介電鰭361的底表面可以設置為高於、低於或與絕緣材料356的底表面齊平。在沉積介電鰭361之後，執行去除製程，例如化學機械拋光（CMP）、回蝕製程等，以平坦化介電鰭361、絕緣材料356和奈米結構359。介電鰭361可以具有在約10nm至約20nm範圍的寬度W2。
在第35A至35C圖中，執行與上述關於第6至11C圖討論的那些相同或相似的製程，以形成鄰近鰭片366的淺溝槽隔離（STI） 區358（與淺溝槽隔離（STI） 區58相似或相同）；虛設介電層360（與虛設介電層60相似或相同）、虛設閘極372（與虛設閘極72相似或相同）、以及在奈米結構359、鰭片366和淺溝槽隔離（STI） 區358上方的遮罩374（與遮罩74相似或相同）；第一間隔物381（與第一間隔物81相似或相同）和鄰近虛設介電層360、虛設閘極372和遮罩374的第二間隔物383（與第二間隔物83相似或相同） ；以及鄰近第一間隔物381和第二間隔物383的第一凹槽386（與第一凹槽86相似或相同）。
此外，在第35A至35C圖中，蝕刻第一凹槽386露出的由第一半導體材料（例如第一奈米結構352）形成的多層堆疊364的層的部分側壁，以形成側壁凹槽388。雖然第35B圖中鄰近側壁凹槽388的第一奈米結構352的側壁示例為直的，但側壁可以是凹的或凸的。 蝕刻側壁可以使用等向性蝕刻製程，例如濕蝕刻等。 在第一奈米結構352包括例如SiGe且第二奈米結構354包括例如Si或SiC的實施例中，蝕刻第二奈米結構354的側壁可以使用具有氟化氫、另一種氟基蝕刻劑等的濕式或乾式蝕刻製程。
在第36A到36C圖中，形成第一內部間隔物390在側壁凹槽388中。可以形成第一內部間隔物390通過在第35A到35C圖中所示的結構上沉積內部間隔層（未單獨示出）。 第一內部間隔物390作為隨後形成的源極/汲極區和閘極結構之間的隔離部件。 更詳細討論如下述，形成源極/汲極區在第一凹槽386中，而第二奈米結構354被相應的閘極結構取替。
沉積內部間隔層可以通過順應沉積製程，例如化學氣相沉積（CVD）、原子層沉積（ALD）等。內部間隔層可以包括例如氮化矽或氮氧化矽（silicon oxynitride）的材料，儘管可以使用任何合適的材料，例如具有k值小於約3.5的低介電常數（low-k）材料。然後可以非等向性蝕刻內部間隔層以形成第一內部間隔物390。雖然第一內部間隔物390的外側壁示例為與第一奈米結構352的側壁齊平，但第一內部間隔物390的外側壁可以延伸超出第一奈米結構352的側壁或從第一奈米結構352的側壁凹入。此外，雖然第一內部間隔物390的外側壁在第36B圖中示例為直的，但第一內部間隔件390的外側壁可以是凹的或凸的。蝕刻內部間隔層可以通過等向性蝕刻製程例如反應式離子蝕刻（RIE）、中性粒子束蝕刻（NBE）等。第一內部間隔物390可以用於防止隨後形成的源極/汲極區（例如磊晶源極/汲極區392，下述討論關於第37A至37C圖）被後續蝕刻製程損壞，例如用於形成閘極結構的蝕刻製程。
在第37A至37C圖中，執行與上述關於第12A至14D圖討論的那些相同或相似的製程，以形成磊晶源極/汲極區392（與磊晶源極/汲極區92相似或相同）在第一凹槽386中；形成接觸蝕刻停止層（CESL）394（與接觸蝕刻停止層（CESL）94相似或相同）和第一層間介電質（ILD）396（與第一層間介電質（ILD）96相似或相同）在磊晶源極/汲極區392上方且鄰近第二間隔物383；且形成第一開口398在遮罩374中。可以蝕刻第一開口398穿過遮罩374且可以露出虛設閘極372。在一些實施例中，第一間隔物381可以由與遮罩374相同的材料形成且可以與遮罩374同時被蝕刻。舉例來說，在一些實施例中，第一間隔物381和遮罩374可以包括氮化物，例如氮化矽。蝕刻遮罩374可以使用非等向性蝕刻製程，例如反應式離子蝕刻（RIE）、中性粒子束蝕刻（NBE）等。如第37A圖所示，第一開口398在垂直於介電鰭361的縱軸的方向上可以具有寬度W3。寬度W3的範圍可以在約18nm至約40nm。在一些實施例中，寬度W3的範圍可以擴大到在約30nm至約50nm。
在第38A至38C圖中，形成第三間隔物301在第一開口398中，且第一開口398延伸穿過虛設閘極372和虛設介電層360至介電鰭361。可以形成第三間隔物301使用與上述關於第15A至16D圖的第三間隔物101或上述關於25A至26D圖的第一介電層100相同或相似的材料和製程。如第38A和38C圖所示，設置第三間隔物301在相同的第一開口398中的相對側，在垂直於介電鰭361的縱軸的方向上可以彼此分開為寬度W4。寬度W4的範圍可以在約12nm至約30nm。在一些實施例中，寬度W4可以比介電鰭361的寬度W2大，範圍在約1nm至約2nm的距離，且寬度W4與寬度W2的比值可以在約0.5至約1.5。
形成第一開口398，接著使用第三間隔物301使第一開口398變窄，提供對第一開口398的寬度更多控制且減少第一開口398的臨界尺寸。這有助於提高裝置性能、減少裝置缺陷，並減少部件尺寸。因為第三間隔物301由相對下層虛設閘極372具有高蝕刻選擇性的材料形成，所以可以蝕刻虛設閘極372而具有減少的浮渣。 這允許形成寬度W4小於16nm的第三間隔物301。具有減少浮渣的改進蝕刻製程可以減少漏電流，以提高裝置性能。
蝕刻虛設閘極372可以使用合適的蝕刻製程，例如非等向性蝕刻製程（例如乾蝕刻製程）等。在虛設閘極372包括多晶矽的實施例中，蝕刻虛設閘極372可以通過使用氟的乾蝕刻製程，選擇性蝕刻虛設閘極372的材料，相對於第三間隔物301、遮罩374、第一層間介電質（ILD）396、接觸蝕刻停止層（CESL）394、第一間隔物381和第二側壁383。在蝕刻之後，第一開口398可以具有與虛設閘極372的頂表面齊平的寬度W4、與在介電鰭361上的介電層360的底表面齊平的寬度W5，以及介於虛設閘極372的頂表面與介電鰭361上的虛設介電層360的底表面之間的深度D1。寬度W4的範圍可以在約12nm至約30nm，如上所述；寬度W5的範圍可以在約12nm至約25nm；深度D1的範圍可以在約80nm至約140nm。雖然第一開口398示例為具有延伸穿過虛設閘極372和虛設介電層360的錐形輪廓，但第一開口398可以具有垂直側壁或倒錐形輪廓（從虛設閘極372的頂表面朝向虛設介電層360的方向上加寬）。形成第一開口398，然後使用第三間隔物301使第一開口398變窄，提供對第一開口398的寬度更多控制並減少第一開口398的臨界尺寸。因為第三間隔物301由具有相對於虛設閘極 372 高蝕刻選擇性的材料形成，可以蝕刻虛設閘極 372足夠的時間以完全蝕穿虛設閘極 372，減少第一開口 398 中留下的浮渣，這降低漏電流並允許實現更小的臨界尺寸。因此，所描述的方法有助於提高裝置性能、減少裝置缺陷和減少部件尺寸。在一些實施例中，可以使用關於第25A至26D圖描述的製程和材料取代第三間隔物101以形成第一開口398。
在第39A到39C圖中，形成閘極隔離區303在第一開口398中。閘極隔離區可以由與上述用於形成閘極隔離區103關於第18A到19D圖討論的那些相同或相似的材料和製程形成。閘極隔離區303可以用於隔離部分隨後被閘極電極（例如閘極電極308，下述關於第41A和41B圖討論）取代的虛設閘極72。 閘極隔離區303的頂表面可以具有範圍在約12nm至約30nm的寬度W4，閘極隔離區303的底表面可以具有範圍在約12nm至約25nm的寬度W5，且閘極隔離區303可以具有範圍在約80nm至約120nm的高度H1。
在第40A和40B圖中，在一或多個蝕刻步驟中去除虛設閘極372、虛設介電層360和第一奈米結構352，以形成第二凹槽304。在一些實施例中，去除虛設介電層360和虛設閘極372通過非等向性乾蝕刻製程。舉例來說，蝕刻製程可以包括使用反應氣體的乾蝕刻製程，以更快的速率選擇性蝕刻虛設閘極372，相較於第一層間介電質（ILD）396、接觸蝕刻停止層（CESL）394、第一間隔物381、第二間隔物383或閘極隔離區303。在去除製程期間，當蝕刻虛設閘極372時，虛設介電層360可以作為蝕刻停止層。然後可以在去除虛設閘極372之後去除虛設介電層360。每個第二凹槽304露出及/或覆蓋部分的奈米結構359，其在隨後完成的奈米FET作為通道區。作為通道區的部分奈米結構359設置在磊晶源極/汲極區392的相鄰對（pair）之間。
接著去除第一奈米結構 352，延伸第二凹槽 304。可以去除第一奈米結構 352 通過執行等向性蝕刻製程，例如濕蝕刻製程等，使用對第一奈米結構352的材料具有選擇性的蝕刻劑，相較於第一奈米結構352，第二奈米結構354、基板350、淺溝槽隔離（STI） 區358、第一層間介電質（ILD）396、接觸蝕刻停止層（CESL）394、第一間隔物381、第二間隔物383、第一內部間隔物390、閘極隔離區303以及介電鰭 361 相對保持未蝕刻。在第一奈米結構 352 包括例如 SiGe 且第二奈米結構 354 包括例如 Si 、SiC的實施例中，去除第一奈米結構352可以使用四甲基氫氧化銨（TMAH）、氨水（NH 4OH）等。
在第41A和41B圖中，執行與上述關於第20A至23B圖所討論的那些相同或相似的製程以在第二凹槽304中形成閘極介電層306（與閘極介電層106相似或相同）和閘極電極308（與閘極電極108相似或相同）；在閘極電極308上方形成閘極遮罩310（與閘極遮罩110相似或相同）；在閘極遮罩310、第一層間介電質（ILD）396、接觸蝕刻停止層（CESL）394、閘極隔離區303、第一側壁381和第二側壁383上方形成第二層間介電質（ILD）312（與第二層間介電質（ILD） 112相似或相同）；形成源極/汲極接觸件316（與源極/汲極接觸件116相似或相同）延伸穿過第二層間介電質（ILD）312、第一層間介電質（ILD） 396和接觸蝕刻停止層（CESL）394；形成矽化物區313（與矽化物區113相似或相同） 電性耦接源極/汲極接觸件316至磊晶源極/汲極區392；以及形成閘極接觸件314（與閘極接觸件114相似或相同）延伸穿過第二層間介電質（ILD）312和閘極遮罩310。形成閘極介電層306和閘極電極308可以通過順應沉積製程，例如化學氣相沉積（CVD）、原子層沉積（ALD）、分子束沉積（MBD）等，其中，閘極介電層306沉積在鰭片66的頂表面和側壁上以及在第二奈米結構 354 的頂表面、側壁和底表面上。
實施例可以實現各種優點。舉例來說，形成第一開口398穿過遮罩374，並在第一開口398中形成第三間隔物301，允許減少第一開口398的臨界尺寸，提供對第一開口398的臨界尺寸更好控制。這減少裝置缺陷，提高裝置性能。第三間隔物301可以由相較於虛設閘極372具有高蝕刻選擇性的材料形成，且可以蝕刻虛設閘極372足夠的時間以消除第一開口398中的浮渣，這降低漏電流。隨後在第一開口398中形成閘極隔離區303，且可以用於將鄰近的閘極堆疊彼此隔離。
根據一實施例，一種半導體裝置的形成方法，包括： 在基板上方形成通道結構；形成沿著平行於通道結構方向延伸的第一隔離結構；在通道結構與第一隔離結構上方形成虛設閘極結構；在虛設閘極結構上方沉積硬遮罩層；蝕刻硬遮罩層以在第一隔離結構上方形成穿過硬遮罩層的第一開口；在硬遮罩層上方、在第一開口中以及在虛設閘極上方順應沉積第一介電層；蝕刻第一介電層以延伸第一開口並露出虛設閘極結構；以及蝕刻虛設閘極結構以延伸第一開口並露出第一隔離結構。在一實施例中，形成第一隔離結構包括：在基板上方形成第一虛設結構；形成隔離區，鄰近通道結構與第一虛設結構；蝕刻第一虛設結構以在隔離區形成第二開口；以及在第二開口中形成第一隔離結構。在一實施例中，虛設閘極結構包括多晶矽，且第一介電層包括氮化矽。在一實施例中，半導體裝置的形成方法更包括：在蝕刻虛設閘極結構之後，在第一開口中沉積閘極隔離結構。在一實施例中，半導體裝置的形成方法更包括：使用平坦化製程去除硬遮罩層和第一介電層。在一實施例中，半導體裝置的形成方法更包括：移除該虛設閘極結構以形成一第二開口；以及在該第二開口中形成一替代閘極結構，該替代閘極結構接觸該第一隔離結構以及該閘極隔離結構。
根據另一實施例，一種半導體裝置的形成方法，包括：在半導體基板上方形成閘極結構；在閘極結構上方沉積硬遮罩；蝕刻硬遮罩以形成露出閘極結構的第一開口；在第一開口中沉積第一介電層；蝕刻第一介電層以形成第一間隔物並露出閘極結構；以及蝕刻閘極結構以露出設置在閘極結構和半導體基板之間的一介電鰭。在一實施例中，閘極結構包括多晶矽，且第一介電層包括氮化矽。在一實施例中，閘極結構包括多晶矽，第一介電層包括矽，且蝕刻第一介電層的蝕刻劑與蝕刻閘極結構的蝕刻劑相同。在一實施例中，閘極結構包括多晶矽，且該第一介電層包括氧化矽。在一實施例中，半導體裝置的形成方法更包括：在第一介電層上方的第一開口中沉積第二介電層，蝕刻第一介電層更包括蝕刻第二介電層以露出閘極結構。在一實施例中，半導體裝置的形成方法更包括：形成第一鰭片結構、第二鰭片結構以及從半導體基板延伸的第三鰭片結構，第二鰭片結構位於第一鰭片結構以及第三鰭狀片結構之間；以及以介電鰭取代第二鰭片結構。在一實施例中，介電鰭包括氮化矽。
根據又另一實施例，一種半導體裝置的形成方法包括：在虛設閘極結構上方形成硬遮罩；蝕刻第一開口延伸穿過硬遮罩且部分穿過虛設閘極結構；在硬遮罩和虛設閘極結構上方、以及第一開口中順應沉積第一介電層；同時蝕穿第一介電層與虛設閘極結構以延伸第一開口，以及在第一開口中形成閘極隔離結構。在一實施例中，半導體裝置的形成方法更包括：形成從半導體基板延伸的第一鰭片和第二鰭片，第一鰭片和第二鰭片包括半導體材料；以介電鰭取代第二鰭片；以及在第一鰭片和介電鰭上方形成虛設閘極結構。在一實施例中，介電鰭和閘極隔離結構由包括氮化矽的材料形成。在一實施例中，虛設閘極結構和第一介電層由包括多晶矽的材料形成。在一實施例中，同時蝕穿第一介電層和虛設極結構，包括使用含氟蝕刻劑的乾蝕刻。在一實施例中，半導體裝置的形成方法更包括對硬遮罩和第一介電層進行平坦化製程以去除硬遮罩，其中在進行上述平坦化製程之後，保留至少第一介電層的一部分。在一實施例中，半導體裝置的形成方法更包括：同時去除虛設閘極結構與第一介電層以形成第二開口；以及在第二開口中形成替代閘極結構。
以上概述數個實施例之特徵，以使本發明所屬技術領域中具有通常知識者可以更加理解本發明實施例的觀點。本發明所屬技術領域中具有通常知識者應理解，可輕易地以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應理解，此類等效的製程和結構並無悖離本發明的精神與範圍，且可在不違背本發明之精神和範圍下，做各式各樣的改變、取代和替換。因此，本發明之保護範圍當視後附之申請專利範圍所界定為準。
50,350:基板 55,366:鰭片 56,356:絕緣材料 57:虛設鰭片 58,358:淺溝槽隔離區 60,360:虛設介電層 61,361:介電鰭 62:虛設閘極層 64:遮罩層 68:通道區 72,372:虛設閘極 74,374:遮罩 80,82:間隔層 81,83,101,301,381,383,390:間隔物 86,104,304,386,388:凹槽 92,392:磊晶源極/汲極區 92A,92B,92C:半導體材料層 94,394:接觸蝕刻停止層 96,112,312,396:層間介電質 98,398:開口 100:介電層 102:閘極隔離結構 103,303:閘極隔離區 106,306:閘極介電層 108,308:閘極電極 110:閘極遮罩 113:矽化物區 114:閘極接觸件 116:源極/汲極接觸件 351,351A,351B,351C,353,353A,353B,353C:半導體層 352,352A,352B,352C,354,354A,354B,354C,359:奈米結構 355:通道結構 364:堆疊 W 1、W 2、W 3、W 4、W 5、W 6、W 7、W 8、W 9、W 10:寬度 T 1、T 2:厚度 D 1、D 2、D 3:深度
以下將配合所附圖式詳述本發明實施例。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用以說明例示。事實上，可任意地放大或縮小單元的尺寸，以清楚地表現出本發明實施例的特徵。                            第1圖根據本揭露的一些實施例，繪示出示例性的半導體裝置包括鰭式場效應電晶體（FinFET）的三維視圖。 第2、 3、 4、 5、 6、 7、 8A、 8B、 8C、 9A、 9B、 9C、 9D、 10A、 10B、 10C、 10D、 11A、 11B、 11C、 11D、 12A、 12B、 12C、 12D、 12E、 13A、 13B、 13C、 14A、 14B、 14C、 14D、 15A、 15B、 15C、 15D、 16A、 16B、 16C、 16D、 17A、 17B、 17C、 17D、 17E、 18A、 18B、 18C、 18D、 19A、 19B、 19C、 19D、 20A、 20B、 20C、 20D、 21A、 21B、 21C、 21D、 22A、 22B、 23A、 23B、 24A、 24B、 24C、 24D、 25A、 25B、 25C、 25D、 26A、 26B、 26C、 26D、 27A、 27B、 27C、 27D、 28A、 28B、 28C、 28D、 29A、 29B、 29C、 29D、 30A和30B圖根據本揭露的一些實施例，繪示出各個製造階段期間的半導體裝置的剖面圖或上視圖。 第31圖根據本揭露的一些實施例，繪示出示例性的半導體裝置包括奈米結構場效應電晶體（nano-FET）的三維視圖。 第32、 33、 34、 35A、 35B、 35C、 36A、 36B、 36C、 37A、 37B、 37C、 37D、 38A、 38B、 38C、 39A、 39B、 39C、 40A、 40B、 41A 和 41B圖根據本揭露的一些實施例，繪示出各個製造階段期間的半導體裝置的剖面圖或上視圖。
50:基板
55:鰭片
58:淺溝槽隔離區
61:介電鰭
68:通道區
103:閘極隔離區
106:閘極介電層
108:閘極電極
110:閘極遮罩
112:層間介電質
114:閘極接觸件

Claims (20)

  1. 一種半導體裝置的形成方法，包括： 在一基板上方形成一通道結構； 形成沿著平行於該通道結構方向延伸的一第一隔離結構； 在該通道結構與該第一隔離結構上方形成一虛設閘極結構； 在該虛設閘極結構上方沉積一硬遮罩層； 蝕刻該硬遮罩層以在該第一隔離結構上方形成穿過該硬遮罩層的一第一開口； 在該硬遮罩層上方、在該第一開口中以及在該虛設閘極上方順應沉積一第一介電層； 蝕刻該第一介電層以延伸該第一開口並露出該虛設閘極結構； 以及 蝕刻該虛設閘極結構以延伸該第一開口並露出該第一隔離結構。
  2. 如請求項1之半導體裝置的形成方法，其中形成該第一隔離結構包括： 在該基板上方形成一第一虛設結構； 形成一隔離區，鄰近該通道結構與該第一虛設結構； 蝕刻該第一虛設結構以在該隔離區形成一第二開口；以及 在該第二開口中形成該第一隔離結構。
  3. 如請求項1之半導體裝置的形成方法，其中該虛設閘極結構包括多晶矽，以及其中該第一介電層包括氮化矽。
  4. 如請求項1之半導體裝置的形成方法，更包括：在蝕刻該虛設閘極結構之後，在該第一開口中沉積該閘極隔離結構。
  5. 如請求項4之半導體裝置的形成方法，更包括： 使用一平坦化製程去除該硬遮罩層和該第一介電層。
  6. 如請求項5之半導體裝置的形成方法，更包括： 移除該虛設閘極結構以形成一第二開口；以及 在該第二開口中形成一替代閘極結構，該替代閘極結構接觸該第一隔離結構以及該閘極隔離結構。
  7. 一種半導體裝置的形成方法，包括： 在半導體基板上方形成一閘極結構； 在該閘極結構上方沉積一硬遮罩； 蝕刻該硬遮罩以形成露出該閘極結構的一第一開口； 在該第一開口中沉積一第一介電層； 蝕刻該第一介電層以形成一第一間隔物並露出該閘極結構；以及 蝕刻該閘極結構以露出設置在該閘極結構和該半導體基板之間的一介電鰭。
  8. 如請求項7之半導體裝置的形成方法，其中該閘極結構包括多晶矽，以及其中該第一介電層包括氮化矽。
  9. 如請求項7之半導體裝置的形成方法，其中該閘極結構包括多晶矽，其中該第一介電層包括矽，以及其中蝕刻該第一介電層的蝕刻劑與蝕刻該閘極結構的蝕刻劑相同。
  10. 如請求項7之半導體裝置的形成方法，其中該閘極結構包括多晶矽，以及其中該第一介電層包括氧化矽。
  11. 如請求項7之半導體裝置的形成方法，更包括： 在該第一介電層上方的該第一開口中沉積一第二介電層，其中蝕刻該第一介電層更包括蝕刻該第二介電層以露出該閘極結構。
  12. 如請求項7之半導體裝置的形成方法，更包括： 形成一第一鰭片結構、一第二鰭片結構以及從該半導體基板延伸的一第三鰭片結構，其中該第二鰭片結構位於該第一鰭片結構以及該第三鰭狀片結構之間；以及 以該介電鰭取代該第二鰭片結構。
  13. 如請求項12之半導體裝置的形成方法，其中該介電鰭包括氮化矽。
  14. 一種半導體裝置的形成方法，包括： 在一虛設閘極結構上方形成一硬遮罩； 蝕刻一第一開口延伸穿過該硬遮罩且部分穿過該虛設閘極結構； 在該硬遮罩和該虛設閘極結構上方、以及該第一開口中順應沉積一第一介電層； 同時蝕穿該第一介電層與該虛設閘極結構以延伸該第一開口，以及 在該第一開口中形成一閘極隔離結構。
  15. 如請求項14之半導體裝置的形成方法，更包括： 形成從該半導體基板延伸的一第一鰭片和一第二鰭片，該第一鰭片和該第二鰭片包括一半導體材料； 以一介電鰭取代該第二鰭片；以及 在該第一鰭片和該介電鰭上方形成該虛設閘極結構。
  16. 如請求項15之半導體裝置的形成方法，其中該介電鰭和該閘極隔離結構由包括氮化矽的材料形成。
  17. 如請求項16之半導體裝置的形成方法，其中該虛設閘極結構和該第一介電層由包括多晶矽的材料形成。
  18. 如請求項14之半導體裝置的形成方法，其中同時蝕穿該第一介電層和該虛設極結構，包括使用含氟蝕刻劑的乾蝕刻。
  19. 如請求項14之半導體裝置的形成方法，更包括對該硬遮罩和該第一介電層進行平坦化製程以去除該硬遮罩，其中在進行上述平坦化製程之後，保留至少該第一介電層的一部分。
  20. 如請求項14之半導體裝置的形成方法，更包括： 同時去除該虛設閘極結構與該第一介電層以形成一第二開口；以及 在該第二開口中形成一替代閘極結構。
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