CN114975250A - 半导体器件及其形成方法 - Google Patents

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CN114975250A
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CN
China
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gate
dielectric layer
dummy
opening
fin
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林立峰
柯忠廷
谢宛蓁
黄泰钧
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

公开了用于在栅电极的部分之间形成栅极隔离结构的改进方法以及由该方法形成的半导体器件。在实施例中，方法包括：在衬底上方形成沟道结构；形成在平行于沟道结构的方向上延伸的第一隔离结构；在沟道结构和第一隔离结构上方形成伪栅极结构；在伪栅极结构上方沉积硬掩模层；蚀刻硬掩模层以在第一隔离结构上方形成穿过硬掩模层的第一开口；在硬掩模层上方、在第一开口中以及在伪栅极结构上方共形沉积第一介电层；蚀刻第一介电层以延伸第一开口并且暴露伪栅极结构；以及蚀刻伪栅极结构以延伸第一开口并且暴露第一隔离结构。本申请的实施例还涉及形成半导体器件的方法。

Description

半导体器件及其形成方法
技术领域
本申请的实施例涉及半导体器件及其形成方法。
背景技术
半导体器件用于各种电子应用中，诸如例如，个人计算机、手机、数码相机和其它电子设备。半导体器件通常通过在半导体衬底上方依次沉积材料的绝缘层或介电层、导电层和半导体层并且使用光刻图案化各个材料层以在其上形成电路组件和元件来制造。
半导体工业通过不断减小最小部件尺寸来不断提高各个电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许更多的组件集成至给定区域中。
发明内容
本申请的一些实施例提供了一种形成半导体器件的方法，包括：在衬底上方形成沟道结构；形成在平行于所述沟道结构的方向上延伸的第一隔离结构；在所述沟道结构和所述第一隔离结构上方形成伪栅极结构；在所述伪栅极结构上方沉积硬掩模层；蚀刻所述硬掩模层以在所述第一隔离结构上方形成穿过所述硬掩模层的第一开口；在所述硬掩模层上方、在所述第一开口中以及在所述伪栅极结构上方共形沉积第一介电层；蚀刻所述第一介电层以延伸所述第一开口并且暴露所述伪栅极结构；以及蚀刻所述伪栅极结构以延伸所述第一开口并且暴露所述第一隔离结构。
本申请的另一些实施例提供了一种形成半导体器件的方法，包括：在半导体衬底上方形成栅极结构；在所述栅极结构上方沉积硬掩模；蚀刻所述硬掩模以形成暴露所述栅极结构的第一开口；在所述第一开口中沉积第一介电层；蚀刻所述第一介电层以形成第一间隔件并且暴露所述栅极结构；以及蚀刻所述栅极结构以暴露设置在所述栅极结构和所述半导体衬底之间的介电鳍。
本申请的又一些实施例提供了一种形成半导体器件的方法，包括：在伪栅极结构上方形成硬掩模；蚀刻延伸穿过所述硬掩模并且部分穿过所述伪栅极结构的第一开口；在所述硬掩模和所述伪栅极结构上方以及所述第一开口中共形沉积第一介电层；同时蚀刻穿过所述第一介电层和所述伪栅极结构以延伸所述第一开口；以及在所述第一开口中形成栅极隔离结构。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出了根据一些实施例的三维视图中的包括鳍式场效应晶体管(FinFET)的半导体器件的实例。
图2、图3、图4、图5、图6、图7、图8A、图8B、图8C、图9A、图9B、图9C、图9D、图10A、图10B、图10C、图10D、图11A、图11B、图11C、图11D、图12A、图12B、图12C、图12D、图12E、图13A、图13B、图13C、图14A、图14B、图14C、图14D、图15A、图15B、图15C、图15D、图16A、图16B、图16C、图16D、图17A、图17B、图17C、图17D、图17E、图18A、图18B、图18C、图18D、图19A、图19B、图19C、图19D、图20A、图20B、图20C、图20D、图21A、图21B、图21C、图21D、图22A、图22B、图23A、图23B、图24A、图24B、图24C、图24D、图25A、图25B、图25C、图25D、图26A、图26B、图26C、图26D、图27A、图27B、图27C、图27D、图28A、图28B、图28C、图28D、图29A、图29B、图29C、图29D、图30A和图30B是根据一些实施例的半导体器件的制造中的中间阶段的截面图和顶视图。
图31示出了根据一些实施例的三维视图中的包括纳米结构场效应晶体管(纳米FET)的半导体器件的实例。
图32、图33、图34、图35A、图35B、图35C、图36A、图36B、图36C、图37A、图37B、图37C、图37D、图38A、图38B、图38C、图39A、图39B、图39C、图40A、图40B、图41A和图41B是根据一些实施例的半导体器件的制造中的中间阶段的截面图和顶视图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
各个实施例提供了用于在栅电极中形成隔离结构的改进方法以及由所述方法形成的半导体器件。方法包括：在栅极结构(例如，伪栅极结构)上方形成硬掩模；蚀刻穿过硬掩模的开口；以及在硬掩模上方和开口中沉积共形层。共形层可以用于使硬掩模中的开口变窄，减小开口的临界尺寸。共形层可以通过原子层沉积(ALD)、等离子体增强ALD(PEALD)、热ALD等来沉积。共形层可以包括对栅极结构的材料具有高蚀刻选择性的材料。例如，栅极结构可以包括多晶硅，并且共形层可以包括氮化物(例如，氮化硅)、氧化物(例如，氧化硅)、金属氧化物(例如，氧化铝、氧化钛等)等。在一些实施例中，共形层可以包括对栅极结构的材料具有低蚀刻选择性的材料。例如，栅极结构可以包括多晶硅，并且共形层可以包括多晶硅、非晶硅、另一基于硅的材料等。
然后可以使用一个或多个蚀刻工艺(诸如各向异性蚀刻工艺)将开口延伸穿过共形层和栅极结构，将栅极结构的相邻部分彼此分隔开。可以在开口中形成栅极隔离结构。在开口中形成共形层可以用于减小开口的临界尺寸并且对开口的临界尺寸提供更好控制。这有助于减小器件尺寸、提高器件性能并且减少器件缺陷。此外，在共形层由对栅极结构的材料具有高蚀刻选择性的材料形成的实施例中，工艺期间用于形成开口产生的浮渣减少，这减少了器件缺陷。在共形层由对栅极结构的材料具有低蚀刻选择性的材料形成的实施例中，可以同时蚀刻共形层和栅极结构，减少处理时间和成本。
图1示出了根据一些实施例的FinFET的实例。FinFET包括衬底50(例如，半导体衬底)上的鳍55。浅沟槽隔离(STI)区域58设置在衬底50中，并且鳍55突出至相邻STI区域58之上并且从相邻STI区域58之间突出。虽然STI区域58描述/示出为与衬底50分隔开，但是如本文所使用，术语“衬底”可以用于仅指半导体衬底或包括STI区域的半导体衬底。此外，虽然鳍55示出为具有衬底50的单一、连续的材料，但是鳍55和/或衬底50可以包括单一材料或多种材料。在该上下文中，鳍55指的是在相邻STI区域58之间延伸的部分。
栅极介电层106沿鳍55的侧壁并且位于鳍55的顶面上方，并且栅电极108位于栅极介电层106上方。外延源极/漏极区域92设置在鳍55、栅极介电层106和栅电极108的相对侧。图1还示出了在后面的图中使用的参考截面。截面A-A’沿栅电极108的纵轴并且在例如垂直于FinFET的外延源极/漏极区域92之间的电流流动方向的方向上。截面B-B’垂直于截面A-A’并且沿鳍55的纵轴并且在例如FinFET的外延源极/漏极区域92之间的电流流动的方向上。截面C-C’平行于截面A-A’并且延伸穿过FinFET的外延源极/漏极区域92。为了清楚，随后的图指的是这些参考截面。
在使用后栅极工艺形成的鳍式场效应晶体管(FinFET)的上下文中讨论本文讨论的一些实施例。在一些实施例中，可以使用先栅极工艺。而且，一些实施例考虑了在平面器件(例如，平面场效应晶体管)、纳米结构(例如，纳米片、纳米线、全环栅等)场效应晶体管(NSFET)等中使用的方面。
图2至图30B是根据一些实施例的FinFET的制造中的中间阶段的截面图。图2至图7、图8A、图9A、图10A、图11A、图12A、图13A、图14A、图15A、图16A、图17A、图17E、图18A、图19A、图20A、图21A、图22A、图23A、图24A、图25A、图26A、图27A、图28A、图29A和图30A沿图1中所示的参考截面A-A’示出。图8B、图9B、图10B、图11B、图12B、图13B、图14B、图15B、图16B、图17B、图18B、图19B、图20B、图21B、图22B、图23B、图24B、图25B、图26B、图27B、图28B、图29B和图30B沿图1中所示的参考截面B-B’示出。图9D、图10D、图11D、图12D和图12E沿图1中所示的参考截面C-C’示出。图14D、图15D、图16D、图17D、图18D、图19D、图20D、图21D、图24D、图25D、图26D、图27D、图28D和图29D沿平行于截面B-B’以及图14C中所示的参考截面D-D’示出。图8C、图9C、图10C、图11C、图12C、图13C、图14C、图15C、图16C、图17C、图18C、图19C、图20C、图21C、图24C、图25C、图26C、图27C、图28C和图29C是顶视图。
在图2中，提供了衬底50。衬底50可以是半导体衬底，诸如块状半导体、绝缘体上半导体(SOI)衬底等，其可以是掺杂的(例如，具有p型或n型掺杂剂)或未掺杂的。衬底50可以是晶圆，诸如硅晶圆。通常，SOI衬底是形成在绝缘层上的半导体材料层。绝缘层可以是例如埋氧(BOX)层、氧化硅层等。在通常为硅或玻璃衬底的衬底上提供绝缘层。也可以使用其它衬底，诸如多层或梯度衬底。在一些实施例中，衬底50的半导体材料可以包括硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括硅锗、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟和/或磷砷化镓铟；或它们的组合。
衬底50可以包括用于形成n型器件的n型区域，诸如NMOS晶体管，例如n型FinFET，以及用于形成p型器件的p型区域，诸如PMOS晶体管，例如p型FinFET。n型区域可以与p型区域物理分隔开，并且任何数量的器件部件(例如，其它有源器件、掺杂区域、隔离结构等)可以设置在n型区域和p型区域之间。
在图3中，在衬底50中形成鳍55和伪鳍57。鳍55和伪鳍57是半导体条。在一些实施例中，可以通过在衬底50中蚀刻沟槽而在衬底50中形成鳍55和伪鳍57。蚀刻可以是任何可接受的蚀刻工艺，诸如反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或它们的组合。蚀刻可以是各向异性的。
鳍55和伪鳍57可以通过任何合适的方法来图案化。例如，鳍55和伪鳍57可以使用包括双重图案化或多重图案化工艺的一个或多个光刻工艺来图案化。通常，双重图案化或多重图案化工艺结合光刻和自对准工艺，从而允许创建具有例如小于使用单个、直接光刻工艺可获得的间距的图案。例如，在一个实施例中，在衬底上方形成并且使用光刻工艺图案化牺牲层。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，然后剩余的间隔件可以用于图案化鳍55和伪鳍57。在一些实施例中，掩模(或其它层)可以保留在鳍55和伪鳍57上。鳍55可以具有在约5nm至约15nm范围内的宽度W1，伪鳍57可以具有在约10nm至约20nm范围内的宽度W2，并且宽度W2与宽度W1的比率可以在约2至约4范围内。
在图4中，形成邻近鳍55和伪鳍57的绝缘材料56。绝缘材料56可以形成在衬底50上方以及相邻的鳍55和伪鳍57之间。绝缘材料56可以是氧化物，诸如氧化硅、氮化物等或它们的组合，并且可以通过高密度等离子体化学气相沉积(HDP-CVD)、可流动CVD(FCVD)(例如，在远程等离子体系统中的基于CVD的材料沉积以及后固化以使其转化为另一种材料，诸如氧化物)等或它们的组合形成。可以使用通过任何可接受的工艺形成的其它绝缘材料。在所示的实施例中，绝缘材料56是通过FCVD工艺形成的氧化硅。一旦形成绝缘材料56，可以实施退火工艺。在一些实施例中，绝缘材料56形成为使得过量绝缘材料56覆盖鳍55和伪鳍57。绝缘材料56可以包括单层或者可以利用多层。例如，在一些实施例中，可以首先沿衬底50、鳍55和伪鳍57的表面形成衬垫(未单独示出)。此后，可以在衬垫上方形成填充材料，诸如上面讨论的那些。
然后对绝缘材料56施加去除工艺以去除鳍55和伪鳍57上方的过量绝缘材料。在一些实施例中，可以利用平坦化工艺，诸如化学机械抛光(CMP)、回蚀工艺、它们的组合等。平坦化工艺可以平坦化绝缘材料56、鳍55和伪鳍57。平坦化工艺暴露鳍55和伪鳍57，从而使得鳍55、伪鳍57和绝缘材料56的顶面在完成平坦化工艺之后齐平。
在图5中，伪鳍57由介电鳍61(有时称为混合鳍61或鳍隔离结构61)替换。介电鳍61可以通过蚀刻伪鳍57以在绝缘材料56中形成凹槽，然后利用介电材料填充凹槽来形成。介电鳍61可以通过化学气相沉积(CVD)、原子层沉积(ALD)等来沉积。介电材料可以包括氮化硅、氧化硅、它们的组合或它们的多层等。在一些实施例中，介电鳍61可以由掺杂的氮化硅(例如，掺杂有碳(C)、氧(O)、它们的组合等的氮化硅)形成。在一些实施例中，介电鳍61可以由相对于绝缘材料56的材料和随后形成的伪栅极层(诸如伪栅极层62，下面关于图7讨论)的材料具有高蚀刻选择性的介电材料形成。介电鳍61的底面可以设置为高于、低于绝缘材料56的底面或与绝缘材料56的底面齐平。在沉积介电鳍61之后，可以实施去除工艺，诸如CMP、回蚀工艺等，以平坦化介电鳍61、绝缘材料56和鳍55。介电鳍61可以具有在约10nm至约20nm范围内的宽度W2。
在图6中，使绝缘材料56凹进以形成浅沟槽隔离(STI)区域58。使绝缘材料56凹进，从而使得鳍55、介电鳍61和衬底50的上部从相邻的STI区域58之间突出。此外，STI区域58的顶面可以具有如图所示的平坦表面、凸面、凹面(诸如凹陷)或它们的组合。STI区域58的顶面可以通过适当的蚀刻形成为平坦的、凸的和/或凹的。可以使用可接受的蚀刻工艺使STI区域58凹进，诸如对绝缘材料56的材料具有选择性的蚀刻工艺(例如，以比鳍55、介电鳍61和衬底50的材料快的速率蚀刻绝缘材料56的材料)。例如，可以使用氧化物去除(使用例如稀释的氢氟(dHF)酸)。
关于图2至图6描述的工艺只是如何形成鳍55和介电鳍61的一个实例。在一些实施例中，鳍55可以通过外延生长工艺来形成。例如，可以在衬底50的顶面上方形成介电层，并且可以穿过介电层蚀刻沟槽以暴露下面的衬底50。同质外延结构可以在沟槽中外延生长，并且可以使介电层凹进，从而使得同质外延结构从介电层突出以形成鳍55。此外，在一些实施例中，异质外延结构可以用于鳍55。例如，可以使图6中的鳍55凹进，并且与鳍55不同的材料可以在凹进的鳍55上方外延生长。在这样的实施例中，鳍55包括凹进的材料以及设置在凹进的材料上方的外延生长材料。在一些实施例中，可以在衬底50的顶面上方形成介电层，并且可以穿过介电层蚀刻沟槽。然后可以使用与衬底50不同的材料在沟槽中外延生长异质外延结构，并且可以使介电层凹进，从而使得异质外延结构从介电层突出以形成鳍55。在外延生长同质外延或异质外延结构的一些实施例中，外延生长的材料可以在生长期间原位掺杂，这可以避免之前和随后的注入，但是原位掺杂和注入掺杂可以一起使用。
更进一步，在n型区域中外延生长与p型区域中的材料不同的材料可能是有利的。在一些实施例中，鳍55的上部可以由硅锗(SixGe1-x，其中x可以在0至1的范围内)、碳化硅、纯或基本纯的锗、III-V族化合物半导体、II-VI族化合物半导体等形成。例如，可用于形成III-V族化合物半导体的材料包括但不限于砷化铟、砷化铝、砷化镓、磷化铟、氮化镓、砷化铟镓、砷化铟铝、锑化镓、锑化铝、磷化铝、磷化镓等。
此外在图6中，可以在鳍55和/或衬底50中形成适当的阱(未单独示出)。在一些实施例中，可以在n型区域中形成p型阱，并且可以在p型区域中形成n型阱。在一些实施例中，在n型区域和p型区域中形成p型阱或n型阱。
在具有不同阱类型的实施例中，用于n型区域和p型区域的不同注入步骤可以使用光刻胶或其它掩模(未单独示出)来实现。例如，可以在n型区域中的鳍55、介电鳍61和STI区域58上方形成光刻胶。图案化光刻胶以暴露衬底50的p型区域。光刻胶可以通过使用旋涂技术来形成并且可以使用可接受的光刻技术来图案化。一旦图案化光刻胶，在p型区域中实施n型杂质注入，并且光刻胶可以用作掩模以防止n型杂质注入至n型区域中。n型杂质可以是在区域中注入的等于或小于1x1018原子/cm3的浓度的磷、砷、锑等，诸如在约1x1016原子/cm3和约1x1018原子/cm3之间。在注入之后，去除光刻胶，诸如通过可接受的灰化工艺。
在p型区域的注入之后，在p型区域中的鳍55和STI区域58上方形成光刻胶。图案化光刻胶以暴露衬底50的n型区域。光刻胶可以通过使用旋涂技术来形成并且可以使用可接受的光刻技术来图案化。一旦图案化光刻胶，可以在n型区域中实施p型杂质注入，并且光刻胶可以用作掩模以防止p型杂质注入至p型区域中。p型杂质可以是在区域中注入的等于或小于1x1018原子/cm3的浓度的硼、氟化硼、铟等，诸如在约1x1016原子/cm3和约1x1018原子/cm3之间。在注入之后，可以去除光刻胶，诸如通过可接受的灰化工艺。
在n型区域和p型区域的注入之后，可以实施退火以修复注入损伤并且以激活注入的p型和/或n型杂质。在一些实施例中，外延鳍的生长材料可以在生长期间原位掺杂，这可以避免注入，但是原位掺杂和注入掺杂可以一起使用。
在图7中，在鳍55、衬底50和介电鳍61上形成伪介电层60。伪介电层60可以是例如氧化硅、氮化硅、它们的组合等，并且可以根据可接受的技术沉积或热生长。在伪介电层60上方形成伪栅极层62，并且在伪栅极层62上方形成掩模层64。伪栅极层62可以沉积在伪介电层60上方，并且然后通过诸如CMP的工艺来平坦化。掩模层64可以沉积在伪栅极层62上方。伪栅极层62可以是导电或非导电材料并且可以选自包括非晶硅、多晶硅(poly硅)、多晶硅锗(poly-SiGe)、金属氮化物、金属硅化物、金属氧化物和金属的组。伪栅极层62可以通过物理气相沉积(PVD)、CVD、溅射沉积或本领域中已知和用于沉积所选材料的其它技术来沉积。伪栅极层62可以由相对于STI区域58和介电鳍61的材料具有高蚀刻选择性的其它材料制成。掩模层64可以包括例如氮化硅、氮氧化硅等。在一些实施例中，横跨n型区域和p型区域形成单个伪栅极层62和单个掩模层64。虽然伪介电层60在图7中示出为沉积在鳍55、衬底50、介电鳍61和STI区域58上，但是伪介电层60可以仅覆盖鳍55、衬底50和介电鳍61，而不沉积在STI区域58上。
图8A至图30B示出了实施例器件的制造中的各个额外的步骤。图8A至图30B示出了n型区域或p型区域的任一个中的部件。例如，图8A至图30B中所示的结构可以适用于n型区域和p型区域。n型区域和p型区域的结构中的差异(如果有的话)在每个图所附的文本中描述。
在图8A至图8C中，掩模层64(见图7)可以使用可接受的光刻和蚀刻技术来图案化以形成掩模74。可接受的蚀刻技术可以用于将掩模74的图案转移至伪栅极层62以形成伪栅极72。在一些实施例中，掩模74的图案也可以转移至伪介电层60。伪栅极72覆盖鳍55的相应沟道区域68。掩模74的图案可以用于将伪栅极72的每个与相邻的伪栅极72分隔开。伪栅极72可以具有垂直于鳍55的纵向方向的纵向方向。伪介电层60、伪栅极72和掩模74可以统称为“伪栅极堆叠件”。图8C还示出了截面A-A’和B-B’。
在图9A至图9D中，在图8A至图8C中所示的结构上方形成第一间隔件层80和第二间隔件层82。在图9A至图9D中，第一间隔件层80形成在STI区域58的顶面、鳍55和掩模74的顶面和侧壁以及伪栅极72和伪介电层60的侧壁上。第二间隔件层82沉积在第一间隔件层80上方。第一间隔件层80可以通过热氧化来形成或通过CVD、ALD等来沉积。第一间隔件层80可以由氧化硅、氮化硅、氮氧化硅等形成。第二间隔件层82可以通过CVD、ALD等沉积。第二间隔件层82可以由氧化硅、氮化硅、氮氧化硅等形成。图9C还示出了截面A-A’、B-B’和C-C’。
在图10A至图10D中，蚀刻第一间隔件层80和第二间隔件层82以形成第一间隔件81和第二间隔件83。第一间隔件层80和第二间隔件层82可以使用合适的蚀刻工艺来蚀刻，诸如各向异性蚀刻工艺(例如，干蚀刻工艺)等。第一间隔件81和第二间隔件83可以设置在鳍55、介电鳍61、伪介电层60、伪栅极72和掩模74的侧壁上。邻近鳍55和介电鳍61的第一间隔件81和第二间隔件83的高度可以与邻近伪栅极堆叠件的第一间隔件81和第二间隔件83的高度不同。第一间隔件81和第二间隔件83中的高度差可以由用于蚀刻第一间隔件层80和第二间隔件层82的蚀刻工艺以及伪栅极堆叠件和鳍55/介电鳍61之间的高度差引起。如图10B和图10D中所示，在一些实施例中，第一间隔件81和第二间隔件83可以部分地向上延伸至鳍55、介电鳍61和伪栅极堆叠件的侧壁。在一些实施例中，第一间隔件81和第二间隔件83可以延伸至伪栅极堆叠件的顶面、鳍55的顶面和/或介电鳍61的顶面。
在形成第一间隔件81和第二间隔件83之后，可以实施用于轻掺杂源极/漏极(LDD)区域(未单独示出)的注入。在具有不同器件类型的实施例中，类似于上面在图4中讨论的注入，可以在n型区域上方形成掩模，诸如光刻胶，同时暴露p型区域，并且适当类型(例如，p型)的杂质可以注入至p型区域中的暴露的鳍55和衬底50中。然后可以去除掩模。随后，可以在p型区域上方形成掩模，诸如光刻胶，同时暴露n型区域，并且适当类型的杂质(例如，n型)可以注入至n型区域中的暴露的鳍55和衬底50中。然后可以去除掩模。n型杂质可以是先前讨论的任何n型杂质，并且p型杂质可以是先前讨论的任何p型杂质。轻掺杂源极/漏极区域可以具有约1x1015原子/cm3至约1x1019原子/cm3的杂质浓度。退火可以用于修复注入损伤并且激活注入的杂质。
应该指出，上面公开内容总体上描述了形成间隔件和LDD区域的工艺。可以使用其它工艺和顺序。例如，可以利用更少或额外的间隔件，可以利用不同的步骤顺序(例如，可以在形成第二间隔件83之前形成第一间隔件81，可以形成和去除额外的间隔件等)。此外，n型和p型器件可以使用不同的结构和步骤来形成。
在图11A至图11D中，蚀刻衬底50和鳍55以形成第一凹槽86。如图11D中所示，STI区域58的顶面可以与鳍55的顶面齐平。在一些实施例中，第一凹槽86的底面设置在STI区域58的顶面之上或下方。衬底50和鳍55使用各向异性蚀刻工艺来蚀刻，诸如RIE、NBE等。第一间隔件81、第二间隔件83、掩模74和介电鳍61在用于形成第一凹槽86的蚀刻工艺期间掩蔽衬底50和鳍55的部分。单个蚀刻工艺或多个蚀刻工艺可以用于形成第一凹槽86。在第一凹槽86达到期望深度之后，定时蚀刻工艺可以用于停止第一凹槽86的蚀刻。
在图12A至图12E中，在第一凹槽86中形成外延源极/漏极区域92以在鳍55的沟道区域68上施加应力，从而提高性能。如图12B中所示，外延源极/漏极区域92形成在第一凹槽86中，从而使得每个伪栅极72设置在外延源极/漏极区域92的相应相邻对之间。在一些实施例中，第一间隔件81用于将外延源极/漏极区域92与伪栅极72分隔开适当的横向距离，使得外延源极/漏极区域92不会使所得FinFET的随后形成的栅极短路。
n型区域中的外延源极/漏极区域92可以通过掩蔽p型区域来形成。然后，外延源极/漏极区域92在第一凹槽86中外延生长。外延源极/漏极区域92可以包括任何可接受的材料，诸如适用于n型FinFET。例如，如果鳍55是硅，则外延源极/漏极区域92可以包括在鳍55上施加拉伸应变的材料，诸如硅、碳化硅、磷掺杂的碳化硅、磷化硅等。外延源极/漏极区域92可以具有从鳍55的相应表面凸起的表面并且可以具有小平面。
p型区域中的外延源极/漏极区域92可以通过掩蔽n型区域来形成。然后，外延源极/漏极区域92在第一凹槽86中外延生长。外延源极/漏极区域92可以包括任何可接受的材料，诸如适用于p型finFET。例如，如果鳍55是硅，则外延源极/漏极区域92可以包括在鳍55上施加压缩应变的材料，诸如硅锗、硼掺杂的硅锗、锗、锗锡等。外延源极/漏极区域92也可以具有从鳍55的相应表面凸起的表面并且可以具有小平面。
外延源极/漏极区域92、鳍55和/或衬底50可以注入有掺杂剂以形成源极/漏极区域，类似于先前讨论的用于形成轻掺杂源极/漏极区域的工艺，随后是退火。源极/漏极区域可以具有在约1x1019原子/cm3和约1x1021原子/cm3之间的杂质浓度。用于源极/漏极区域的n型和/或p型杂质可以是先前讨论的任何杂质。在一些实施例中，外延源极/漏极区域92可以在生长期间原位掺杂。
由于用于在n型区域和p型区域中形成外延源极/漏极区域92的外延工艺，外延源极/漏极区域92的上表面具有横向向外扩展超过鳍55的侧壁的小平面。在一些实施例中，这些小平面使得相同finFET的相邻外延源极/漏极区域92合并，如图12D所示。在一些实施例中，在完成外延工艺之后，相邻的外延源极/漏极区域92保持分隔开，如图12E所示。在图12D和图12E中所示的实施例中，第一间隔件81和第二间隔件可以形成为覆盖鳍55的侧壁的延伸至STI区域58之上的部分，从而阻挡外延生长。在一些实施例中，可以调整用于形成第一间隔件81和第二间隔件83的间隔件蚀刻以去除间隔件材料以允许外延生长区域延伸至STI区域58的表面。
外延源极/漏极区域92可以包括一个或多个半导体材料层。例如，外延源极/漏极区域92可以包括第一半导体材料层92A、第二半导体材料层92B和第三半导体材料层92C。任何数量的半导体材料层可以用于外延源极/漏极区域92。第一半导体材料层92A、第二半导体材料层92B和第三半导体材料层92C的每个可以由不同的半导体材料形成和/或可以掺杂至不同的掺杂剂浓度。在一些实施例中，第一半导体材料层92A可以具有小于第二半导体材料层92B并且大于第三半导体材料层92C的掺杂剂浓度。在外延源极/漏极区域92包括三个半导体材料层的实施例中，可以沉积第一半导体材料层92A，第二半导体材料层92B可以沉积在第一半导体材料层92A上方，并且第三半导体材料层92C可以沉积在第二半导体材料层92B上方。
在图13A至图13C中，分别在图12A至图12C中所示的结构上方沉积第一层间电介质(ILD)96。第一ILD 96可以由介电材料形成，并且可以通过任何合适的方法来沉积，诸如CVD、等离子体增强CVD(PECVD)或FCVD。介电材料可以包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)等。在一些实施例中，用于第一ILD 96的介电材料可以包括氧化硅、氮化硅、氮氧化硅等。可以使用通过任何可接受的工艺形成的其它绝缘材料。在一些实施例中，接触蚀刻停止层(CESL)94设置在第一ILD96和外延源极/漏极区域92、掩模74以及第一间隔件81之间。CESL 94可以包括介电材料，诸如氮化硅、氧化硅、氮氧化硅等，具有与上面的第一ILD 96的材料不同的蚀刻速率。在一些实施例中，第一ILD 96可以由氧化硅或氮化硅形成并且CESL 94可以由氧化硅或氮化硅形成。
在图14A至图14D中，蚀刻掩模74以形成暴露伪栅极72的第一开口98。在一些实施例中，第一间隔件81可以由与掩模74相同的材料形成并且可以与掩模74同时蚀刻。例如，在一些实施例中，第一间隔件81和掩模74可以包括氮化物，诸如氮化硅。掩模74可以使用各向异性蚀刻工艺来蚀刻，诸如RIE、NBE等。如图14A和图14C中所示，第一开口98在垂直于介电鳍61的纵轴的方向上可以具有宽度W3。宽度W3可以在约18nm至约40nm范围内。在一些实施例中，宽度W3可以扩大至约30nm至约50nm范围内。图14C还示出了截面A-A’、B-B’和D-D’。
在图15A至图15D中，分别在图14A至图14D中所示的结构上方沉积第一介电层100。第一介电层100可以通过共形沉积工艺来沉积，诸如ALD、PEALD、热ALD等。第一介电层100可以包括相对于伪栅极72的材料具有高蚀刻选择性的材料。例如，在一些实施例中，伪栅极72可以由多晶硅等形成，并且第一介电层100可以由氮化物(例如，氮化硅)、氧化物(例如，氧化硅)、金属氧化物(例如，氧化铝、氧化钛等)等形成。在一些实施例中，掩模74和第一介电层100可以由氮化硅形成，该氮化硅可以提高第一介电层100和掩模74之间的粘合，并且避免由第一介电层100和掩模74之间的应力引起的剥离问题。在一些实施例中，第一介电层100可以由氧化硅形成，该氧化硅可以释放由沉积第一介电层100引起的应力。在一些实施例中，第一介电层100可以包括多层结构(第一介电层100可以称为第一介电结构100)。例如，第一介电结构100可以包括图14A至图14D中所示的结构上方的氧化硅层以及氧化硅层上方的氮化硅层。氧化硅层可以用于释放由沉积第一介电结构100引起的应力。最后，使用热ALD形成氮化硅的第一介电层100可以增加第一介电层100的密度，并且提高用于沉积第一介电层的工艺的控制，提高第一介电层100的质量。
第一介电层100可以形成为约3nm至约5nm范围内的厚度T1。将第一介电层100形成为大于5nm的厚度可能需要第一开口98具有更大的宽度并且可能使得随后用于蚀刻第一介电层100的工艺中的难度增加(诸如下面关于图16A至图16D描述的工艺)。将第一介电层100形成为小于3nm的厚度可能使得用于沉积第一介电层100的工艺种的难度增加。
在图16A至图16D中，蚀刻第一介电层100(见图15A至图15D)以形成第三间隔件101。第一介电层100可以使用合适的蚀刻工艺来蚀刻，诸如各向异性蚀刻工艺(例如，干蚀刻工艺)等。在第一介电层100包括氮化硅的实施例中，第一介电层100可以通过使用碳氟化合物的干蚀刻工艺来蚀刻，该干蚀刻工艺相对于伪栅极72选择性蚀刻第一介电层100的材料。蚀刻工艺可以从第一ILD 96、CESL 94、第二间隔件83和伪栅极72的顶面去除第一介电层100。剩余的第三间隔件101可以设置在第二间隔件83的侧壁上。如图16A和图16C中所示，设置在相同第一开口98中的相对的第三间隔件101在垂直于介电鳍61的纵轴的方向上彼此分隔开宽度W4。宽度W4可以在约12nm至约30nm范围内。在一些实施例中，宽度W4可以比介电鳍61的宽度W2大约1nm至约2nm范围内的距离，并且宽度W4与宽度W2的比率可以在约0.5至约1.5范围内。
形成第一开口98并且然后使用第三间隔件101使第一开口98变窄提供了对第一开口98的宽度的更好控制并且减小了第一开口98的临界尺寸。这有助于提高器件性能、减少器件缺陷并且减小部件尺寸。因为第三间隔件101由对下面的伪栅极72具有高蚀刻选择性的材料形成，所以伪栅极72可以被蚀刻为具有减少的浮渣。这允许第三间隔件101形成为具有小于16nm的宽度W4。具有减少的浮渣的改进蚀刻工艺可以减少漏电流，这提高了器件性能。
在图17A至图17E中，使用掩模74和第三间隔件101作为掩模蚀刻伪栅极72和伪介电层60，延伸第一开口98。伪栅极72可以使用合适的蚀刻工艺来蚀刻，诸如各向异性蚀刻工艺(例如，干蚀刻工艺)等。在伪栅极72包括多晶硅的实施例中，伪栅极72可以通过使用氟的干蚀刻工艺来蚀刻，该干蚀刻工艺相对于第三间隔件101、掩模74、第一ILD 96、CESL94、第一间隔件81和第二间隔件83选择性蚀刻伪栅极72的材料。在蚀刻之后，第一开口98可以具有与伪栅极72的顶面齐平的宽度W4、与介电鳍61上的伪介电层60的底面齐平的宽度W5以及伪栅极72的顶面和介电鳍61上的伪介电层60的底面之间的深度D1。宽度W4可以在约12nm至约30nm范围内，如上面所讨论；宽度W5可以在约12nm至约25nm范围内；并且深度D1可以在约80nm至约140nm范围内。虽然第一开口98示出为具有延伸穿过伪栅极72和伪介电层60的锥形轮廓，但是第一开口98可以具有垂直侧壁或倒锥形轮廓(在从伪栅极72的顶面至伪介电层60的底面的方向上变宽)。形成第一开口98并且然后使用第三间隔件101使第一开口98变窄提供了对第一开口98的宽度的更好控制并且减小了第一开口98的临界尺寸。因为第三间隔件101由相对于伪栅极72具有高蚀刻选择性的材料形成，所以可以蚀刻伪栅极72足够的时间以完全蚀刻穿过伪栅极72，减少第一开口98中留下的浮渣，这减少了泄漏电流并且允许实现更小的临界尺寸。因此，所描述的方法有助于提高器件性能、减少器件缺陷并且减小部件尺寸。
图17E示出了第一开口98的延伸穿过伪栅极72和伪介电层60的部分具有比第三间隔件101之间的宽度大的宽度的实施例。第一开口98可以具有与伪栅极72的顶面齐平在约10nm至约28nm范围内的宽度W6以及与介电鳍61上的伪介电层60的底面齐平在约10nm至约22nm范围内的宽度W7。
在图18A至图18D中，分别在图17A至图17D的结构上方形成栅极隔离结构102。栅极隔离结构102可以填充第一开口98，沿介电鳍61的顶面以及沿第三间隔件101、伪栅极72和伪介电层60的侧面延伸，并且沿第一ILD 96、CESL 94、第二间隔件83、掩模74和第三间隔件101的顶面延伸。栅极隔离结构102可以用于隔离伪栅极72的随后由栅电极(诸如栅电极108，下面关于图21A至图21D讨论)替换的部分。
应该理解，虽然在所示实施例中在形成替换栅极堆叠件之前切割伪栅极72并且形成栅极隔离结构102，但是在形成替换栅极堆叠件之后，可以切割替换栅极堆叠件并且形成栅极隔离结构102。在一些实施例中，栅极隔离结构102的材料可以使用共形沉积工艺来沉积，诸如ALD、PEALD、热ALD等。栅极隔离结构102可以由介电材料形成，诸如氮化硅、氧化硅、碳氧化硅、碳氮氧化硅、它们的组合或它们的多层等。
在图19A至图19D中，可以实施平坦化工艺，诸如CMP。平坦化工艺可以将图18A至图18D中所示的栅极隔离结构102分隔成分隔的栅极隔离区域103，并且使栅极隔离区域103和第一ILD 96的顶面与伪栅极72的顶面齐平。平坦化工艺也可以去除伪栅极72上的掩模74、第三间隔件101、第二间隔件83的部分和CESL 94的部分。在平坦化工艺之后，伪栅极72、第一间隔件81、第二间隔件83、栅极隔离区域103、CESL 94和第一ILD 96的顶面齐平。因此，伪栅极72的顶面通过掩模74暴露。在平坦化工艺之后，栅极隔离区域103的顶面可以具有在约12nm至约30nm范围内的宽度W4，栅极隔离区域103的底面可以具有在约12nm至约25nm范围内的宽度W5，并且栅极隔离区域103可以具有在约80nm至约120nm范围内的高度H1。
在图20A至图20D中，在蚀刻步骤中去除伪栅极72，从而形成第二凹槽104。也可以去除伪介电层60的位于第二凹槽104中的部分。在一些实施例中，去除伪栅极72，伪介电层60保留，并且伪介电层60由第二凹槽104暴露。在一些实施例中，从管芯的第一区域(例如，核心逻辑区域)中的第二凹槽104去除伪介电层60，并且伪介电层60保留在管芯的第二区域(例如，输入/输出区域)中的第二凹槽104中。在一些实施例中，伪栅极72通过各向异性干蚀刻工艺来去除。例如，蚀刻工艺可以包括使用反应气体的干蚀刻工艺，该干蚀刻工艺以比第一ILD 96、CESL 94、第一间隔件81或第二间隔件83快的速率选择性蚀刻伪栅极72。第二凹槽104的每个暴露和/或位于相应鳍55的沟道区域68上面。每个沟道区域68设置在外延源极/漏极区域92的相邻对之间。在去除期间，当蚀刻伪栅极72时，伪介电层60可以用作蚀刻停止层。在去除伪栅极72之后，可以可选地去除伪介电层60。
在图21A至图21D中，形成栅极介电层106和栅电极108用于替换栅极。栅极介电层106可以通过在第二凹槽104中沉积一个或多个层来形成，诸如在鳍55、第一间隔件81和栅极隔离区域103的顶面和侧壁上，以及在STI区域58、第一ILD 96、CESL 94和第二间隔件83的顶面上。栅极介电层106可以包括氧化硅、氮化硅、金属氧化物、金属硅酸盐等的一个或多个层。例如，在一些实施例中，栅极介电层106包括通过热或化学氧化形成的氧化硅界面层和上面的高k介电材料，诸如铪、铝、锆、镧、锰、钡、钛、铅、它们的组合等的金属氧化物或硅酸盐。栅极介电层106可以包括具有大于约7.0的k值的介电层。栅极介电层106可以通过分子束沉积(MBD)、ALD、PECVD等来沉积。在伪介电层60的部分保留在第二凹槽104中的实施例中，栅极介电层106可以包括伪介电层60的材料(例如，SiO2)。
栅电极108沉积在栅极介电层106上方并且填充第二凹槽104的剩余部分。栅电极108可以包括含金属材料，诸如氮化钛、氧化钛、氮化钽、碳化钽、钴、钌、铝、钨、它们的组合或它们的多层。例如，虽然图21A至图21D中示出了单层栅电极108，但是栅电极108可以包括任何数量的衬垫层、任何数量的功函调整层和填充材料(未单独示出)。在第二凹槽104的填充之后，实施平坦化工艺，诸如CMP，以去除栅极介电层106和栅电极108的过量部分，这些过量部分位于第一ILD 96、CESL 94、第一间隔件81、第二间隔件83和栅极隔离区域103的顶面上方。栅电极108和栅极介电层106的剩余部分形成所得FinFET的替换栅极。栅电极108和栅极介电层106可以统称为“栅极堆叠件”。栅极堆叠件可以沿鳍55的沟道区域68的侧壁延伸。
n型区域和p型区域中的栅极介电层106的形成可以同时发生，从而使得每个区域中的栅极介电层106由相同的材料形成。栅电极108的形成可以同时发生，从而使得每个区域中的栅电极108由相同的材料形成。在一些实施例中，每个区域中的栅极介电层106可以通过不同的工艺来形成，从而使得栅极介电层106可以是不同的材料。每个区域中的栅电极108可以通过不同的工艺来形成，从而使得栅电极108可以是不同的材料。当使用不同的工艺时，各个掩蔽步骤可以用于掩蔽和暴露适当的区域。
在图22A和图22B中，在第一ILD 96、CESL 94、第一间隔件81、第二间隔件83、栅极隔离区域103、栅极介电层106和栅电极108上方沉积第二ILD 112。在一些实施例中，第二ILD 112是通过FCVD形成的可流动膜。在一些实施例中，第二ILD 112由介电材料形成，诸如PSG、BSG、BPSG、USG等，并且可以通过任何合适的方法来沉积，诸如CVD、PECVD等。在一些实施例中，用于第二ILD 112的介电材料可以包括氧化硅、氮化硅、氮氧化硅等。在一些实施例中，在第二ILD 112的形成之前，使栅极堆叠件(包括栅极介电层106和对应的上面的栅电极108)凹进，从而直接在相应栅极堆叠件的每个上方和第一间隔件81的相对部分之间形成凹槽。在凹槽中填充包括一个或多个介电材料(诸如氮化硅、氮氧化硅等)层的栅极掩模110，随后是平坦化工艺，以去除介电材料的在第一ILD 96、CESL 94、栅极隔离区域103、第一间隔件81和第二间隔件83上方延伸的过量部分。随后形成的栅极接触件(诸如栅极接触件114，在下面关于图23A和图23B讨论)穿透栅极掩模110以接触凹进的栅电极108的顶面。
在图23A和图23B中，穿过第二ILD 112和栅极掩模110形成栅极接触件114，并且穿过第二ILD 112、第一ILD 96和CESL 94形成源极/漏极接触件116。穿过第二ILD 112、第一ILD 96和CESL 94形成用于源极/漏极接触件116的开口，并且穿过第二ILD 112和栅极掩模110形成用于栅极接触件114的开口。开口可以使用可接受的光刻和蚀刻技术来形成。在一些实施例中，在穿过第二ILD 112、第一ILD 96和CESL 94形成用于源极/漏极接触件的开口之后，在外延源极/漏极区域92上方形成硅化物区域113。硅化物区域113可以通过首先沉积能够与下面的外延源极/漏极区域92的半导体材料(例如，硅、硅锗、锗)反应的金属(未示出)，以在外延源极/漏极区域92的暴露部分上方形成硅化物或锗化物区域(诸如镍、钴、钛、钽、铂、钨、其它贵金属、其它难熔金属、稀土金属或它们的合金)，然后实施热退火工艺以形成硅化物区域113来形成。
在开口中形成衬垫(诸如扩散阻挡层、粘合层等)和导电材料。衬垫可以包括钛、氮化钛、钽、氮化钽等。导电材料可以是铜、铜合金、银、金、钨、钴、铝、镍等。可以实施平坦化工艺，诸如CMP，以从第二ILD112的表面去除过量材料。剩余的衬垫和导电材料在开口中形成源极/漏极接触件116和栅极接触件114。源极/漏极接触件116通过硅化物区域113电耦接至外延源极/漏极区域92，并且栅极接触件114电耦接至栅电极108。源极/漏极接触件116和栅极接触件114可以在不同的工艺中形成，或者可以在相同的工艺中形成。虽然示出为形成在相同的截面中，但是应该理解，源极/漏极接触件116和栅极接触件114的每个可以形成在不同的截面中，这可以避免接触件的短路。
实施例可以实现各种优势。例如，穿过掩模74形成第一开口98、在第一开口98中共形沉积第一介电层100以及各向异性蚀刻第一介电层100以形成第三间隔件101允许第一开口98的临界尺寸减小并且提供对第一开口98的临界尺寸的更好控制。这减少了器件缺陷并且提高了器件性能。第三间隔件101可以由对伪栅极72具有高蚀刻选择性的材料形成，并且可以蚀刻伪栅极72足够的时间以消除第一开口98中的浮渣，这减少了泄漏电流。随后在第一开口98中形成可以用于将相邻栅极堆叠件彼此隔离的栅极隔离区域103。
图24A至图30B示出了第一介电层100由对伪栅极72具有低蚀刻选择性的材料形成的实施例。在图24A至图24D中，在蚀刻掩模74之后，如上面关于图14A至图14D所讨论，掩模74用作掩模以蚀刻伪栅极72，延伸第一开口98。伪栅极72可以使用各向异性蚀刻工艺来蚀刻，诸如RIE、NBE等。如图24A和图24C中所示，第一开口98在垂直于介电鳍61的纵轴的方向上可以具有宽度W8。宽度W8可以在约30nm至约45nm范围内。第一开口98可以在伪栅极72的顶面下方延伸约20nm至约30nm范围内的深度D2。
在图25A至图25D中，分别在图24A至图24D中所示的结构上方沉积第一介电层100。第一介电层100可以通过共形沉积工艺来沉积，诸如ALD、PEALD、热ALD等。第一介电层100可以包括相对于伪栅极72的材料具有低蚀刻选择性的材料。例如，在一些实施例中，伪栅极72可以由多晶硅等形成，并且第一介电层100可以由多晶硅、非晶硅、其它基于硅的材料等形成。第一介电层100可以形成为在约3nm至约5nm范围内的厚度T2。将第一介电层100形成为大于5nm的厚度可能需要第一开口98具有更大的宽度并且可以使得随后用于蚀刻第一介电层100的工艺中的难度增加(诸如下面关于图26A至图26D描述的工艺)。将第一介电层100形成为小于3nm的厚度可以使得用于沉积第一介电层100的工艺的难度增加。
在图26A至图26D中，蚀刻第一介电层100和伪栅极72以延伸第一开口98穿过伪栅极72。第一介电层100和伪栅极72可以使用合适的蚀刻工艺来蚀刻，诸如各向异性蚀刻工艺(例如，干蚀刻工艺)等。在伪栅极72和第一介电层100包括基于硅的材料的实施例中，伪栅极72和第一介电层100可以通过使用氟的干蚀刻工艺来蚀刻，该干蚀刻工艺相对于掩模74、第一ILD 96、CESL 94、第一间隔件81和第二间隔件83选择性蚀刻伪栅极72和第一介电层100的材料。
在蚀刻之后，第一开口98可以具有与掩模74的顶面齐平的宽度W9、与介电鳍61上的伪介电层60的底面齐平的宽度W10以及伪栅极72的顶面和介电鳍61上的伪介电层60的底面之间的深度D3。宽度W9可以在约12nm至约16nm范围内；宽度W10可以在约10nm至约20nm范围内；并且深度D3可以在约80nm至约120nm范围内。虽然第一开口98的延伸穿过第一介电层100和伪栅极72的部分在图26A至图26D中示出为具有锥形轮廓，但是第一开口98可以具有垂直的侧壁或倒锥形轮廓(在从第一介电层100的顶面朝向介电鳍61的方向上变宽)。形成第一开口98以及然后使用第一介电层100使第一开口98变窄提供了对第一开口98的宽度的更好控制并且减小了第一开口98的临界尺寸，这有助于提高器件性能、减少器件缺陷并且减小部件尺寸。此外，由对伪栅极72的材料具有低蚀刻选择性的材料形成第一介电层100允许同时蚀刻第一介电层100和伪栅极72，减少处理时间和成本。
在图27A至图27D中，分别在图26A至图26D的结构上方形成栅极隔离结构102。栅极隔离结构102可以填充第一开口98，沿介电鳍61的顶面以及沿第一介电层100、伪栅极72和伪介电层60的侧面延伸，以及沿第一ILD 96、CESL 94、第二间隔件83、掩模74和第三间隔件101的顶面延伸。栅极隔离结构102可以用于隔离伪栅极72的随后由栅电极(诸如栅电极108，下面关于图21A至图21D讨论)替换的部分。
应该理解，虽然在所示实施例中在形成替换栅极堆叠件之前切割伪栅极72并且形成栅极隔离结构102，但是在形成替换栅极堆叠件之后，可以切割替换栅极堆叠件并且形成栅极隔离结构102。在一些实施例中，栅极隔离结构102的材料可以使用共形沉积工艺来沉积，诸如ALD、PEALD、热ALD等。栅极隔离结构102可以由介电材料形成，诸如氮化硅、氧化硅、碳氧化硅、碳氮氧化硅、它们的组合或它们的多层等。
此外，在图27A至图27D中，可以实施平坦化工艺，诸如CMP。平坦化工艺可以将所示的栅极隔离结构102分隔成分隔的栅极隔离结构102，并且使栅极隔离结构102和第一ILD96的顶面与伪栅极72的顶面齐平。平坦化工艺也可以去除伪栅极72上的掩模74、第一介电层100的部分、第二间隔件83的部分和CESL 94的部分。在平坦化工艺之后，伪栅极72、第一介电层100、第一间隔件81、第二间隔件83、栅极隔离结构102、CESL94和第一ILD 96的顶面齐平。因此，伪栅极72的顶面通过掩模74暴露。在平坦化工艺之后，栅极隔离结构102的顶面可以具有在约25nm至约30nm范围内的宽度W9，栅极隔离结构102的底面可以具有在约10nm至约20nm范围内的宽度W10，并且栅极隔离结构102可以具有在约60nm至约100nm范围内的高度H2。
在图28A至图28D中，在蚀刻步骤中去除伪栅极72和第一介电层100，从而形成第二凹槽104。因为第一介电层100由对伪栅极72的材料具有低蚀刻选择性的材料形成，所以可以同时去除伪栅极72和第一介电层100。也可以去除伪介电层60的位于第二凹槽104中的部分。在一些实施例中，去除伪栅极72和第一介电层100，伪介电层60保留，并且伪介电层60由第二凹槽104暴露。在一些实施例中，从管芯的第一区域(例如，核心逻辑区域)中的第二凹槽104去除伪介电层60，并且伪介电层60保留在管芯的第二区域(例如，输入/输出区域)中的第二凹槽104中。在一些实施例中，伪栅极72和第一介电层100通过各向异性干蚀刻工艺来去除。例如，蚀刻工艺可以包括使用反应气体的干蚀刻工艺，该干蚀刻工艺以比第一ILD96、CESL 94、第一间隔件81或第二间隔件83快的速率选择性蚀刻伪栅极72和第一介电层100。第二凹槽104的每个暴露和/或位于相应鳍55的沟道区域68上面。每个沟道区域68设置在外延源极/漏极区域92的相邻对之间。在去除期间，当蚀刻伪栅极72和第一介电层100时，伪介电层60可以用作蚀刻停止层。在去除伪栅极72和第一介电层100之后，可以可选地去除伪介电层60。如图28C和图28D中所示，第二凹槽104可以将栅极隔离结构102与第一间隔件81分隔开。
在图29A至图29D中，形成栅极介电层106和栅电极108用于替换栅极。栅极介电层106可以通过在第二凹槽104中沉积一个或多个层来形成，诸如在鳍55、第一间隔件81和栅极隔离结构102的顶面和侧壁上，以及在STI区域58、第一ILD 96、CESL 94和第二间隔件83的顶面上。栅极介电层106可以由与上面关于图21A至图21D讨论的那些相同或类似的材料和工艺形成。如图29C和图29D中所示，栅极介电层106可以填充第二凹槽104的将栅极隔离结构102与第一间隔件81分隔开的部分。
栅电极108沉积在栅极介电层106上方并且填充第二凹槽104的剩余部分。栅电极108可以由与上面关于图21A至图21D讨论的那些相同或类似的材料和工艺形成。在第二凹槽104的填充之后，实施平坦化工艺，诸如CMP，以去除栅极介电层106和栅电极108的过量部分，这些过量部分位于第一ILD 96、CESL 94、第一间隔件81、第二间隔件83和栅极隔离结构102的顶面上方。栅电极108和栅极介电层106的剩余部分形成所得FinFET的替换栅极。栅电极108和栅极介电层106可以统称为“栅极堆叠件”。栅极堆叠件可以沿鳍55的沟道区域68的侧壁延伸。
在图30A和图30B中，在第一ILD 96、CESL 94、第一间隔件81、第二间隔件83、栅极隔离结构102、栅极介电层106和栅电极108上方沉积第二ILD 112。在一些实施例中，第二ILD 112是通过FCVD形成的可流动膜。在一些实施例中，第二ILD 112由介电材料形成，诸如PSG、BSG、BPSG、USG等，并且可以通过任何合适的方法来沉积，诸如CVD、PECVD等。在一些实施例中，用于第二ILD 112的介电材料可以包括氧化硅、氮化硅、氮氧化硅等。在一些实施例中，在第二ILD 112的形成之前，使栅极堆叠件(包括栅极介电层106和对应的上面的栅电极108)凹进，从而直接在相应栅极堆叠件的每个上方和第一间隔件81的相对部分之间形成凹槽。在凹槽中填充包括一个或多个介电材料层(诸如氮化硅、氮氧化硅等)的栅极掩模110，随后是平坦化工艺以去除介电材料的在第一ILD 96、CESL 94、栅极隔离区域103、第一间隔件81和第二间隔件83上方延伸的过量部分。
进一步在图30A和图30B中，穿过第二ILD 112和栅极掩模110形成栅极接触件114，并且穿过第二ILD 112形成源极/漏极接触件116。穿过第二ILD 112形成用于源极/漏极接触件116的开口，穿过第二ILD 112和栅极掩模110形成用于栅极接触件114的开口。开口可以使用可接受的光刻和蚀刻技术来形成。在开口中形成衬垫(诸如扩散阻挡层、粘合层等)和导电材料。衬垫可以包括钛、氮化钛、钽、氮化钽等。导电材料可以是铜、铜合金、银、金、钨、钴、铝、镍等。可以实施平坦化工艺，诸如CMP，以从第二ILD 112的表面去除过量材料。剩余的衬垫和导电材料在开口中形成源极/漏极接触件116和栅极接触件114。源极/漏极接触件116电耦接至外延源极/漏极区域92，并且栅极接触件114电耦接至栅电极108。源极/漏极接触件116和栅极接触件114可以在不同的工艺中形成，或者可以在相同的工艺中形成。虽然示出为形成在相同的截面中，但是应该理解，源极/漏极接触件116和栅极接触件114的每个可以形成在不同的截面中，这可以避免接触件的短路。
实施例可以实现各种优势。例如，穿过掩模74并且部分穿过伪栅极72形成第一开口98、在第一开口98中共形沉积第一介电层100以及各向异性蚀刻第一介电层100允许第一开口98的临界尺寸减小并且提供对第一开口98的临界尺寸的更好控制。这减少了器件缺陷并且提高了器件性能。此外，由对伪栅极72的材料具有低蚀刻选择性的材料形成第一介电层100允许同时蚀刻第一介电层100和伪栅极72，减少处理时间和成本。随后在第一开口98中形成可以用于将相邻栅极堆叠件彼此隔离的栅极隔离结构102。
所公开的FinFET实施例也可以应用于纳米结构器件，诸如纳米线FET、纳米片FET(纳米FET)等。图31示出了根据一些实施例的三维视图中的纳米FET的实例。纳米FET包括衬底350(例如，半导体衬底)上的鳍366上方的纳米结构359(例如，纳米片、纳米线等)。纳米结构359用作纳米FET的沟道区域。纳米结构359可以包括p型纳米结构、n型纳米结构或它们的组合。隔离区域358设置在相邻鳍366之间，鳍366可以突出至相邻隔离区域358之上并且从相邻隔离区域358之间突出。虽然隔离区域358描述/示出为与衬底350分隔开，但是如本文所使用，术语“衬底”可以指单独的半导体衬底或半导体衬底和隔离区域的组合。此外，虽然鳍366的底部示出为具有衬底350的单一、连续的材料，但是鳍366和/或衬底350的底部可以包括单一材料或多种材料。在该上下文中，鳍366指的是在相邻隔离区域358之间延伸的部分。
栅极介电层306沿鳍366的顶面和侧壁，沿纳米结构359的顶面、侧壁和底面以及沿隔离区域358的顶面。栅电极308位于栅极介电层306上方。外延源极/漏极区域392设置在栅极介电层306和栅电极308的相对侧上的鳍366上。
图31还示出了在后面的图中使用的参考截面。截面A-A’沿栅电极306的纵轴并且在例如垂直于纳米FET的外延源极/漏极区域392之间的电流流动的方向的方向上。截面B-B’垂直于截面A-A’并且平行于纳米FET的鳍366的纵轴并且在例如纳米FET的外延源极/漏极区域392之间的电流流动的方向上。为了清楚，随后的图指的是这些参考截面。
图32至图41B是根据一些实施例的纳米FET的制造中的中间阶段的截面图。图32、图33、图34、图35A、图36A、图37A、图38A、图39A、图40A和图41A沿图31中所示的参考截面A-A’示出。图35B、图36B、图37B、图38B、图39B、图40B和图41B沿图31中所示的参考截面B-B’示出。图35C、图36C、图37D、图38C和图39C沿平行于截面B-B’以及图37C中所示的参考截面D-D’示出。图37C是顶视图。
在图32中，提供了衬底350。衬底350可以与上面关于图2讨论的衬底50相同或类似。虽然未单独示出，但是衬底350可以包括用于形成n型器件的n型区域，诸如NMOS晶体管，例如n型纳米FET，以及用于形成p型器件的p型区域，诸如PMOS晶体管，例如p型纳米FET。
在衬底350上方形成多层堆叠件364。多层堆叠件364包括第一半导体层351A-351C(统称为第一半导体层351)和第二半导体层353A-353C(统称为第二半导体层353)的交替层。为了说明的目的并且如下面更详细讨论的，将去除第一半导体层351并且将图案化第二半导体层353以在n型区域和p型区域中形成纳米FET的沟道区域。在这样的实施例中，n型区域和p型区域中的沟道区域可以具有相同的材料成分(例如，硅或另一半导体材料)，并且可以同时形成。
为了说明的目的，多层堆叠件364示出为包括三层第一半导体层351和三层第二半导体层353。在一些实施例中，多层堆叠件364可以包括任何数量的第一半导体层351和第二半导体层353。多层堆叠件364的层的每个可以使用诸如CVD、ALD、VPE、MBE等的工艺外延生长。在一些实施例中，第一半导体层351可以由第一半导体材料形成，诸如硅锗等，并且第二半导体层353可以由第二半导体材料形成，诸如硅、碳化硅等。为了说明的目的，多层堆叠件364示出为具有由第一半导体材料形成的最底部第一半导体层351。在一些实施例中，多层堆叠件364可以形成为具有由第二半导体材料形成的最底部第二半导体层353。
第一半导体材料和第二半导体材料可以是彼此具有高蚀刻选择性的材料。因此，可以去除第一半导体材料的第一半导体层351而不显著去除第二半导体材料的第二半导体层353。这允许图案化第二半导体层353以形成纳米FET的沟道区域。类似地，在去除第二半导体层353并且图案化第一半导体层351以形成沟道区域的实施例中，可以去除第二半导体材料的第二半导体层353而不显著去除第一半导体材料的第一半导体层351。这允许图案化第一半导体层351以形成纳米FET的沟道区域。
在图33中，在衬底350中形成鳍366并且在多层堆叠件364中形成纳米结构359。在一些实施例中，纳米结构359和鳍366可以通过在多层堆叠件364和衬底350中蚀刻沟槽而分别形成在多层堆叠件364和衬底350中。蚀刻可以是任何可接受的蚀刻工艺，诸如反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或它们的组合。蚀刻可以是各向异性的。通过蚀刻多层堆叠件364形成纳米结构359可以进一步从第一半导体层351限定第一纳米结构352A-352C(统称为第一纳米结构352)并且从第二半导体层353限定第二纳米结构354A-354C(统称为第二纳米结构354)。第一纳米结构352和第二纳米结构354可以统称为纳米结构359。鳍366和纳米结构359可以使用与上面关于图3所讨论的用于形成鳍55和伪鳍57的那些相同或类似的工艺来图案化。
可以图案化鳍366和纳米结构359以形成沟道结构355和伪结构357。如下面将关于图34所讨论的，伪结构357可以由随后处理替换。沟道结构355可以具有在约5nm至约15nm范围内的宽度W1，伪结构357可以具有在约10nm至约20nm范围内的宽度W2，并且宽度W2与宽度W1的比率可以在约2至约4范围内。
在图34中，围绕鳍366和纳米结构359形成绝缘材料356，并且伪结构357由介电鳍361(有时称为混合鳍361或鳍隔离结构361)替换。绝缘材料356可以与上面关于图4讨论的绝缘材料56相同或类似。介电鳍361可以通过蚀刻伪结构357(包括纳米结构359和鳍366)以在绝缘材料356中形成凹槽，然后利用介电材料填充凹槽来形成。介电鳍361可以通过化学气相沉积(CVD)、原子层沉积(ALD)等来沉积。介电材料可以包括氮化硅、氧化硅、它们的组合或它们的多层等。在一些实施例中，介电鳍361可以由掺杂的氮化硅(例如，掺杂有碳(C)、氧(O)、它们的组合等的氮化硅)形成。在一些实施例中，介电鳍361可以由相对于绝缘材料356的材料和随后形成的伪栅极(诸如伪栅极372，下面关于图35A至图35C讨论)的材料具有高蚀刻选择性的介电材料形成。介电鳍361的底面可以设置为高于、低于绝缘材料356的底面或与绝缘材料356的底面齐平。在沉积介电鳍361之后，可以实施去除工艺，诸如CMP、回蚀工艺等，以平坦化介电鳍361、绝缘材料356和纳米结构359。介电鳍361可以具有在约10nm至约20nm范围内的宽度W2。
在图35A至图35C中，实施与上面关于图6至图11C讨论的那些相同或类似的工艺以形成邻近鳍366的STI区域358(与STI区域58类似或相同)；伪介电层360(与伪介电层60类似或相同)、伪栅极372(与伪栅极72类似或相同)以及纳米结构359、鳍366和STI区域358上方的掩模374(与掩模74类似或相同)；邻近伪介电层360、伪栅极372和掩模374的第一间隔件381(与第一间隔件81类似或相同)和第二间隔件383(与第二间隔件83类似或相同)；以及邻近第一间隔件381和第二间隔件383的第一凹槽386(与第一凹槽86类似或相同)。第一凹槽386可以延伸穿过第一纳米结构352和第二纳米结构354，并且进入衬底350中。如图35B中所示，STI区域358的顶面可以与第一凹槽386的底面齐平。在一些实施例中，可以蚀刻鳍366，从而使得第一凹槽386的底面设置在STI区域358等的顶面下方。
进一步在图35A至图35C中，蚀刻多层堆叠件364的层的侧壁的由第一半导体材料(例如，第一纳米结构352)形成由第一凹槽386暴露的的部分以形成侧壁凹槽388。虽然第一纳米结构352的邻近侧壁凹槽388的侧壁在图35B中示出为是直的，但是侧壁可以是凹的或凸的。侧壁可以使用各向同性蚀刻工艺来蚀刻，诸如湿蚀刻等。在第一纳米结构352包括例如SiGe并且第二纳米结构354包括例如Si或SiC的实施例中，利用氟化氢、另一基于氟的蚀刻剂等的湿蚀刻或干蚀刻工艺可以用于蚀刻第二纳米结构354的侧壁。
在图36A至图36C中，在侧壁凹槽388中形成第一内部间隔件390。第一内部间隔件390可以通过在图35A至图35C中所示的结构上方沉积内部间隔件层(未单独示出)来形成。第一内部间隔件390用作随后形成的源极/漏极区域和栅极结构之间的隔离部件。如下面将更详细讨论的，源极/漏极区域将形成在第一凹槽386中，而第二纳米结构354将利用对应的栅极结构来代替。
内部间隔件层可以通过共形沉积工艺来沉积，诸如CVD、ALD等。内部间隔件层可以包括诸如氮化硅或氮氧化硅的材料，但是可以利用任何合适的材料，诸如具有小于约3.5的k值的低介电常数(低k)材料。然后可以各向异性蚀刻内部间隔件层以形成第一内部间隔件层390。虽然第一内部间隔件390的外侧壁示出为与第一纳米结构352的侧壁齐平，但是第一内部间隔件390的外侧壁可以延伸超过第一纳米结构352的侧壁或从第一纳米结构352的侧壁凹进。此外，虽然第一内部间隔件390的外侧壁在图36B中示出为是直的，但是第一内部间隔件390的外侧壁可以是凹的或凸的。内部间隔件层可以通过各向异性蚀刻工艺来蚀刻，诸如RIE、NBE等。第一内部间隔件390可以用于防止随后的蚀刻工艺(诸如用于形成栅极结构的蚀刻工艺)对随后形成的源极/漏极区域(诸如外延源极/漏极区域392，下面关于图37A至图37C讨论)的损坏。
在图37A至图37C中，实施与上面关于图12A至图14D所讨论的那些相同或类似的工艺以在第一凹槽386中形成外延源极/漏极区域392(与外延源极/漏极区域92类似或相同)；位于外延源极/漏极区域392上方并且邻近第二间隔件383的CESL 394(与CESL 94类似或相同)和第一ILD396(与第一ILD 96类似或相同)；以及在掩模374中形成第一开口398。可以穿过掩模374蚀刻可以暴露伪栅极372的第一开口398。在一些实施例中，第一间隔件381可以由与掩模374相同的材料形成并且可以与掩模374同时蚀刻。例如，在一些实施例中，第一间隔件381和掩模374可以包括氮化物，诸如氮化硅。掩模374可以使用各向异性蚀刻工艺来蚀刻，诸如RIE、NBE等。如图37A中所示，第一开口398在垂直于介电鳍361的纵轴的方向上可以具有宽度W3。宽度W3可以在约18nm至约40nm范围内。在一些实施例中，宽度W3可以扩大至约30nm至约50nm范围内。
在图38A至图38C中，在第一开口398中形成第三间隔件301，并且第一开口398穿过伪栅极372和伪介电层360延伸至介电鳍361。第三间隔件301可以由与上面关于第三间隔件101的图15A至图16D或关于第一介电层100的图25A至图26D所讨论的那些相同或类似的材料并且通过与上面关于第三间隔件101的图15A至图16D或关于第一介电层100的图25A至图26D所讨论的那些相同或类似的工艺形成。如图38A和图38C中所示，设置在相同第一开口398中的相对的第三间隔件301可以在垂直于介电鳍361的纵轴的方向上彼此分隔开宽度W4。宽度W4可以在约12nm至约30nm范围内。在一些实施例中，宽度W4可以比介电鳍361的宽度W2大约1nm至约2nm范围内的距离，并且宽度W4与宽度W2的比率可以在约0.5至约1.5范围内。
形成第一开口398以及然后使用第三间隔件301使第一开口398变窄提供了对第一开口398的宽度的更好控制并且减小了第一开口398的临界尺寸。这有助于提高器件性能、减少器件缺陷并且减小部件尺寸。因为第三间隔件301由对下面的伪栅极372具有高蚀刻选择性的材料形成，所以伪栅极372可以被蚀刻为具有减少的浮渣。这允许第三间隔件301形成为具有小于16nm的宽度W4。具有减少的浮渣的改进蚀刻工艺可以减少漏电流，这提高了器件性能。
伪栅极372可以使用合适的蚀刻工艺来蚀刻，诸如各向异性蚀刻工艺(例如，干蚀刻工艺)等。在伪栅极372包括多晶硅的实施例中，伪栅极372可以通过使用氟的干蚀刻工艺来蚀刻，该干蚀刻工艺相对于第三间隔件301、掩模374、第一ILD 396、CESL 394、第一间隔件381和第二间隔件383选择性蚀刻伪栅极372的材料。在蚀刻之后，第一开口398可以具有与伪栅极372的顶面齐平的宽度W4、与介电鳍361上的伪介电层360的底面齐平的宽度W5以及伪栅极372的顶面和介电鳍361上的伪介电层360的底面之间的深度D1。宽度W4可以在约12nm至约30nm范围内，如上面所讨论；宽度W5可以在约12nm至约25nm范围内；并且深度D1可以在约80nm至约140nm范围内。虽然第一开口398示出为具有延伸穿过伪栅极372和伪介电层360的锥形轮廓，但是第一开口398可以具有垂直侧壁或倒锥形轮廓(在从伪栅极372的顶面至伪介电层60的底面的方向上变宽)。形成第一开口398以及然后使用第三间隔件301使第一开口398变窄提供了对第一开口398的宽度的更好控制并且减小了第一开口398的临界尺寸。因为第三间隔件301由相对于伪栅极372具有高蚀刻选择性的材料形成，所以可以蚀刻伪栅极372足够的时间以完全蚀刻穿过伪栅极372，减少第一开口398中留下的浮渣，这减少了泄漏电流并且允许实现更小的临界尺寸。因此，所描述的方法有助于提高器件性能、减少器件缺陷并且减小部件尺寸。在一些实施例中，关于图25A至图26D描述的工艺和材料可以用于代替第三间隔件101以形成第一开口398。
在图39A至图39C中，在第一开口398中形成栅极隔离区域303。栅极隔离区域可以由与上面关于栅极隔离区域103的图18A至图19D讨论的那些相同或类似的材料并且通过与上面关于栅极隔离区域103的图18A至图19D讨论的那些相同或类似的工艺形成。栅极隔离区域303可以用于隔离伪栅极72的随后由栅电极(诸如栅电极308，下面关于图41A和图41B讨论)替换的部分。栅极隔离区域303的顶面可以具有在约12nm至约30nm范围内的宽度W4，栅极隔离区域303的底面可以具有在约12nm至约25nm范围内的宽度W5，并且栅极隔离区域303可以具有在约80nm至约120nm范围内的高度H1。
在图40A和图40B中，在一个或多个蚀刻步骤中去除伪栅极372、伪介电层360和第一纳米结构352，形成第二凹槽304。在一些实施例中，伪栅极372和伪介电层360通过各向异性干蚀刻工艺来去除。例如，蚀刻工艺可以包括使用反应气体的干蚀刻工艺，该干蚀刻工艺以比第一ILD 396、CESL 394、第一间隔件381、第二间隔件383或栅极隔离区域303快的速率选择性蚀刻伪栅极372。在去除期间，当蚀刻伪栅极372时，伪介电层360可以用作蚀刻停止层。在伪栅极372的去除之后，然后可以去除伪介电层360。第二凹槽304的每个暴露和/或位于纳米结构359的在随后完成的纳米FET中用作沟道区域的部分上面。纳米结构359的用作沟道区域的部分设置在外延源极/漏极区域392的相邻对之间。
然后去除第一纳米结构352，延伸第二凹槽304。第一纳米结构352可以通过使用对第一纳米结构352的材料具有选择性的蚀刻剂实施各向同性蚀刻工艺来去除，诸如湿蚀刻等，而与第一纳米结构352相比，第二纳米结构354、衬底350、STI区域358、第一ILD 396、CESL 394、第一间隔件381、第二间隔件383、第一内部间隔件390、栅极隔离区域303和介电鳍361保持相对未蚀刻。在第一纳米结构352包括例如SiGe并且第二纳米结构354包括例如Si或SiC的实施例中，四甲基氢氧化铵(TMAH)、氢氧化铵(NH4OH)等可以用于去除第一纳米结构352。
在图41A和图41B中，实施与上面关于图20A至图23B讨论的那些相同或类似的工艺以在第二凹槽304中形成栅极介电层306(与栅极介电层106类似或相同)和栅电极308(与栅电极108类似或相同)；栅电极308上方的栅极掩模310(与栅极掩模110类似或相同)；栅极掩模310、第一ILD 396、CESL 394、栅极隔离区域303、第一间隔件381和第二间隔件383上方的第二ILD 312(与第二ILD 112类似或相同)；延伸穿过第二ILD 312、第一ILD 396和CESL394的源极/漏极接触件316(与源极/漏极接触件116类似或相同)；将源极/漏极接触件316电耦接至外延源极/漏极区域392的硅化物区域313(与硅化物区域113类似或相同)；以及延伸穿过第二ILD 312和栅极掩模310的栅极接触件314(与栅极接触件114类似或相同)。栅极介电层306和栅电极308可以通过共形沉积工艺来形成，诸如CVD、ALD、分子束沉积(MBD)等，栅极介电层306沉积在鳍66的顶面和侧壁上以及第二纳米结构354的顶面、侧壁和底面上。
实施例可以实现各种优势。例如，穿过掩模374形成第一开口398以及在第一开口398中形成第三间隔件301允许第一开口398的临界尺寸减小并且提供对第一开口398的临界尺寸的更好控制。这减少了器件缺陷并且提高了器件性能。第三间隔件301可以由对伪栅极372具有高蚀刻选择性的材料形成，并且可以蚀刻伪栅极372足够的时间以消除第一开口398中的浮渣，这减少了泄漏电流。随后在第一开口398中形成可以用于将相邻栅极堆叠件彼此隔离的栅极隔离区域303。
根据实施例，方法包括：在衬底上方形成沟道结构；形成在平行于沟道结构的方向上延伸的第一隔离结构；在沟道结构和第一隔离结构上方形成伪栅极结构；在伪栅极结构上方沉积硬掩模层；蚀刻硬掩模层以在第一隔离结构上方形成穿过硬掩模层的第一开口；在硬掩模层上方、在第一开口中以及在伪栅极结构上方共形沉积第一介电层；蚀刻第一介电层以延伸第一开口并且暴露伪栅极结构；以及蚀刻伪栅极结构以延伸第一开口并且暴露第一隔离结构。在实施例中，形成第一隔离结构包括：在衬底上方形成第一伪结构；形成邻近沟道结构和第一伪结构的隔离区域；蚀刻第一伪结构以在隔离区域中形成第二开口；以及在第二开口中形成第一隔离结构。在实施例中，伪栅极结构包括多晶硅，并且第一介电层包括氮化硅。在实施例中，方法还包括：在蚀刻伪栅极结构之后，在第一开口中沉积栅极隔离结构。在实施例中，方法还包括：使用平坦化工艺去除硬掩模层和第一介电层。在实施例中，方法还包括：去除伪栅极结构以形成第二开口；以及在第二开口中形成替换栅极结构，替换栅极结构接触第一隔离结构和栅极隔离结构。
根据另一实施例，方法包括：在半导体衬底上方形成栅极结构；在栅极结构上方沉积硬掩模；蚀刻硬掩模以形成暴露栅极结构的第一开口；在第一开口中沉积第一介电层；蚀刻第一介电层以形成第一间隔件并且暴露栅极结构；以及蚀刻栅极结构以暴露设置在栅极结构和半导体衬底之间的介电鳍。在实施例中，栅极结构包括多晶硅，并且第一介电层包括氮化硅。在实施例中，栅极结构包括多晶硅，第一介电层包括硅，并且用于蚀刻第一介电层的蚀刻剂与用于蚀刻栅极结构的蚀刻剂相同。在实施例中，栅极结构包括多晶硅，并且第一介电层包括氧化硅。在实施例中，方法还包括：在第一介电层上方的第一开口中沉积第二介电层，蚀刻第一介电层还包括蚀刻第二介电层以暴露栅极结构。在实施例中，方法还包括：形成从半导体衬底延伸的第一鳍结构、第二鳍结构和第三鳍结构，第二鳍结构位于第一鳍结构和第三鳍结构之间；以及利用介电鳍替换第二鳍结构。在实施例中，介电鳍包括氮化硅。
根据又一实施例，方法包括：在伪栅极结构上方形成硬掩模；蚀刻延伸穿过硬掩模并且部分穿过伪栅极结构的第一开口；在硬掩模和伪栅极结构上方以及第一开口中共形沉积第一介电层；同时蚀刻穿过第一介电层和伪栅极结构以延伸第一开口；以及在第一开口中形成栅极隔离结构。在实施例中，方法还包括：形成从半导体衬底延伸的第一鳍和第二鳍，第一鳍和第二鳍包括半导体材料；利用介电鳍替换第二鳍；以及在第一鳍和介电鳍上方形成伪栅极结构。在实施例中，介电鳍和栅极隔离结构由包括氮化硅的材料形成。在实施例中，伪栅极结构和第一介电层由包括多晶硅的材料形成。在实施例中，同时蚀刻穿过第一介电层和伪栅极结构包括使用包括氟的蚀刻剂的干蚀刻。在实施例中，方法还包括：对硬掩模和第一介电层实施平坦化工艺以去除硬掩模，在实施平坦化工艺后，第一介电层的至少部分保留。在实施例中，方法还包括：同时去除伪栅极结构和第一介电层以形成第二开口；以及在第二开口中形成替换栅极结构。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种形成半导体器件的方法，包括：
在衬底上方形成沟道结构；
形成在平行于所述沟道结构的方向上延伸的第一隔离结构；
在所述沟道结构和所述第一隔离结构上方形成伪栅极结构；
在所述伪栅极结构上方沉积硬掩模层；
蚀刻所述硬掩模层以在所述第一隔离结构上方形成穿过所述硬掩模层的第一开口；
在所述硬掩模层上方、在所述第一开口中以及在所述伪栅极结构上方共形沉积第一介电层；
蚀刻所述第一介电层以延伸所述第一开口并且暴露所述伪栅极结构；以及
蚀刻所述伪栅极结构以延伸所述第一开口并且暴露所述第一隔离结构。
2.根据权利要求1所述的方法，其中，形成所述第一隔离结构包括：
在所述衬底上方形成第一伪结构；
形成邻近所述沟道结构和所述第一伪结构的隔离区域；
蚀刻所述第一伪结构以在所述隔离区域中形成第二开口；以及
在所述第二开口中形成所述第一隔离结构。
3.根据权利要求1所述的方法，其中，所述伪栅极结构包括多晶硅，并且其中，所述第一介电层包括氮化硅。
4.根据权利要求1所述的方法，还包括：在蚀刻所述伪栅极结构之后，在所述第一开口中沉积栅极隔离结构。
5.根据权利要求4所述的方法，还包括：使用平坦化工艺去除所述硬掩模层和所述第一介电层。
6.根据权利要求5所述的方法，还包括：
去除所述伪栅极结构以形成第二开口；以及
在所述第二开口中形成替换栅极结构，所述替换栅极结构接触所述第一隔离结构和所述栅极隔离结构。
7.一种形成半导体器件的方法，包括：
在半导体衬底上方形成栅极结构；
在所述栅极结构上方沉积硬掩模；
蚀刻所述硬掩模以形成暴露所述栅极结构的第一开口；
在所述第一开口中沉积第一介电层；
蚀刻所述第一介电层以形成第一间隔件并且暴露所述栅极结构；以及
蚀刻所述栅极结构以暴露设置在所述栅极结构和所述半导体衬底之间的介电鳍。
8.根据权利要求7所述的方法，其中，所述栅极结构包括多晶硅，并且其中，所述第一介电层包括氮化硅。
9.根据权利要求7所述的方法，其中，所述栅极结构包括多晶硅，其中，所述第一介电层包括硅，并且其中，用于蚀刻所述第一介电层的蚀刻剂与用于蚀刻所述栅极结构的蚀刻剂相同。
10.一种形成半导体器件的方法，包括：
在伪栅极结构上方形成硬掩模；
蚀刻延伸穿过所述硬掩模并且部分穿过所述伪栅极结构的第一开口；
在所述硬掩模和所述伪栅极结构上方以及所述第一开口中共形沉积第一介电层；
同时蚀刻穿过所述第一介电层和所述伪栅极结构以延伸所述第一开口；以及
在所述第一开口中形成栅极隔离结构。
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