CN113539964A - 制造半导体装置的方法 - Google Patents

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semiconductor
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channel
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张罗衡
张荣宏
林志昌
江国诚
王志豪
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

一种制造半导体装置的方法，包括：形成半导体纳米结构以及牺牲层的交替膜层的鳍片；横向蚀刻牺牲层的侧壁部分；以及在半导体纳米结构以及牺牲层的侧壁上沉积额外的半导体材料。在额外的半导体材料上沉积介电材料以及额外的蚀刻之后，半导体结构的剩余部分以及额外的半导体材料在鳍片各自的两侧共同形成锤形(hammer shape)。在鳍片两侧上形成的外延源极/漏极区将接触锤形的头部。

Description

制造半导体装置的方法
技术领域
本发明实施例是有关于一种半导体装置及其制造方法，且特别关于一种 场效晶体管装置及其制造方法。
背景技术
半导体装置被用于各种电子应用中，例如个人电脑、手机、数码相机以 及其他电子设备。一般通过在半导体基板上依序沉积绝缘或介电层、导电层 以及半导体层材料以制造半导体装置，并使用微影对各种材料层进行图案 化，以在其上形成电路组件及元件。
半导体产业通过持续减小最小部件尺寸以持续提高各种电子组件(例如 晶体管、二极管、电阻、电容等)的整合密度，其允许将更多组件整合至给 定区域中。然而，随着最小部件尺寸的减小，出现了应解决的额外问题。
发明内容
本发明一些实施例提供一种制造半导体装置的方法，包括：形成半导体 堆叠，包括：在基板上沉积第一半导体层；以及在第一半导体层上沉积第二 半导体层；蚀刻半导体堆叠以形成鳍片，鳍片包括纳米结构的堆叠；在鳍片 上形成虚设栅极结构；蚀刻鳍片以形成凹口，凹口邻近虚设栅极结构，凹口 露出基板，凹口露出在虚设栅极结构下方的第一半导体层以及第二半导体层 的第一侧部；蚀刻露出的第一侧部以露出第二侧部；在露出的第二侧部上沉 积第三半导体层；在虚设栅极结构上以及第三半导体层上沉积第一介电层；蚀刻第一介电层以露出第三半导体层的部分；在露出的基板上以及邻近第三 半导体层的露出的部分形成第一外延区；去除虚设栅极结构；去除第一半导 体层的剩余部分以在鳍片中形成开口；以及在开口中形成栅极结构。
本发明另一些实施例提供一种半导体装置，包括：栅极结构，沿着第一 平面延伸，栅极结构包括栅极介电层以及导电材料；源极区以及漏极区，在 第二平面中的栅极结构的两侧上，第二平面垂直于第一平面，源极区以及漏 极区均不在第一平面中；以及第一纳米结构，在源极区以及漏极区之间延伸， 在第二个平面中，第一纳米结构具有带有衬线(serifs)的水平I形，栅极介 电层包绕(wrapping around)第一纳米结构的中间部分，导电材料包绕栅极 介电层。
本发明又一些实施例提供一种半导体装置，包括：第一纳米结构，在第 一外延区以及第二外延区之间延伸，第一纳米结构包括：第一半导体层；第 二半导体层，设置在第一半导体层上；以及第三半导体层，设置在第二半导 体层上；第二纳米结构，设置在第一纳米结构上，第二纳米结构从第一外延 区延伸至第二外延区，第二纳米结构包括：第四半导体层；第五半导体层， 设置在第四半导体层上；以及第六半导体层，设置在第五半导体层上；内间 隔物，直接插在(directly interposed)第三半导体层以及第四半导体层之间； 以及栅极堆叠，插在第一纳米结构以及第二纳米结构之间，栅极堆叠包括栅 极介电层以及栅极电极。
附图说明
以下将配合所附图示详述本公开的各面向。应注意的是，依据在业界的 标准做法，各种特征并未按照比例绘制且仅用以说明例示。事实上，可能任 意地放大或缩小单元的尺寸，以清楚地表现出本公开的特征。
图1根据一些实施例，是半导体装置制造期间的中间阶段的示意性透视 图。
图2A-图22A、图2B-图22B、图10C-图14C、图10D、图10E、图14D、 图14E以及图19C根据一些实施例，是半导体装置制造期间的中间阶段的剖 面图。
其中，附图标记说明如下：
50：基板
51：抗击穿(APT)区
52：牺牲层
54：通道层
56：牺牲层
58：通道层
60：牺牲层
62：通道层
64：堆叠
66：鳍片
68：隔离区(STI区)
70：虚设介电层
72：虚设栅极层
74：遮罩层
78：虚设栅极
80：遮罩
82：栅极密封间隔物层
83：栅极间隔物层
84：栅极密封间隔物
85：栅极间隔物
86：凹口
87：虚设栅极结构
88：凹口
90：半导体层
92：内间隔物层
94：半导体区
96：内间隔物
98：源极/漏极区
99：接触蚀刻停止层
100：层间介电
102：凹口
110：半导体部分
120：通道层
154：通道层
158：通道层
162：通道层
176：栅极介电层
180：栅极电极
182：栅极遮罩
187：替换栅极
190：层间介电
192：栅极接触件
194：源极/漏极接触件
DC：深度
DD：深度
DS：深度
LC：耗损
TM：厚度
TO：厚度
TR：厚度
TS：厚度
WR：宽度
WS：宽度
A-A’：剖面
B-B’：剖面
具体实施方式
以下内容提供了许多不同实施例或范例，以实现本公开实施例的不同部 件。以下描述组件和配置方式的具体范例，以简化本公开实施例。当然，这 些仅仅是范例，而非意图限制本公开实施例。举例而言，在以下描述中提及 于第二部件上方或其上形成第一部件，其可以包含第一部件和第二部件以直 接接触的方式形成的实施例，并且也可以包含在第一部件和第二部件之间形 成额外的部件，使得第一部件和第二部件可以不直接接触的实施例。此外， 本公开实施例可在各个范例中重复参考标号及/或字母。此重复是为了简化和清楚之目的，其本身并非用于指定所讨论的各个实施例及/或配置之间的关 系。
再者，其中可能用到与空间相对用词，例如“在……之下”、“下方”、 “较低的”、“上方”、“较高的”等类似用词，是为了便于描述图式中一 个(些)部件或特征与另一个(些)部件或特征之间的关系。空间相对用词 用以包括使用中或操作中的装置之不同方位，以及图式中所描述的方位。当 装置被转向不同方位时(旋转90度或其他方位)，其中所使用的空间相对 形容词也将依转向后的方位来解释。
各种实施例提供半导体装置，其具有更有效的源极区和漏极区成长、源 极区和漏极区具有更少的缺陷、更低的电阻和更高的电流进入通道区以及减 少源极/漏极区和通道区之间界面处的电流拥挤(current crowding)。半导体 装置可以是纳米结构场效晶体管(纳米FETs，也称为纳米片场效晶体管 (nanosheet field-effect transistors,NSFETs)、纳米线场效晶体管(nanowire field-effect transistors,NWFETs)或全绕式栅极场效晶体管(gate-all-around field-effect transistors,GAAFETs)。在用于形成纳米FETs中的通道区的堆叠 半导体层之间的区域中提供内间隔物。在形成内间隔物之前，可以在每个半导体层上形成额外的半导体区。源极区和漏极区将更容易且缺陷更少地与半 导体区和半导体层相邻地形成。此外，源极和漏极区将具有更大的表面积与 半导体区和半导体层实体接触，以改善电流流动并减小电流拥挤效应。
在纳米FET的通道区之间形成内间隔物通常以横向蚀刻开始，以创建最 终将在其中形成内间隔物的凹口。若不具有完美的精准度，则横向蚀刻可能 会去除其他对纳米FET重要的部件，例如在随后形成的源极/漏极区附近的 通道区部分。至少三个益处来自(A)在这些凹口上方形成半导体材料层， (B)在上述半导体材料层上方形成内间隔物层，以及(C)蚀刻上述两层以 形成不同的内间隔物，其大抵(substantially)与半导体材料齐平。首先，半 导体材料沿着两层的水平侧壁包括更大的表面积，其重要因为与内间隔物材 料相比，半导体材料更有助于源极区和漏极区的外延成长。其次，半导体材 料与外延源极和漏极区之间的更大的表面积还允许纳米结构(用作通道区) 彼此更接近，而不会产生不希望的交叉干扰。第三，随后形成的通道区将重 获(regain)半导体材料，以解决横向蚀刻期间任何无意蚀刻的部分，其通 过在每个源极/漏极区和通道区之间提供更大的表面积，从而改善电流流动并 降低源极和漏极区之间以及通过通道区的电阻。
通道区在源极/漏极区附近的每一端上可具有I形(I-shape)(带有“衬 线”(serifs))、或I束(I-beam)形或锤形(hammer shape)。I形的每一 端上或双锤(double-hammer)的每一端上的衬线提供更大的表面积以达成上 述益处。当外延成长源极/漏极区时，它们通常会在半导体基板以及通道区的 半导体材料上最有效地成长。因此，例如，纳米FET中沿着堆叠通道区侧面 的更大表面积有助于更快地起始(initiate)成长制程、更快的成长和更稳健 (robust)的形成，因为不同的成长区开始相互扩展。实际上，具有足够的 表面积得以以多种方式改善外延成长。更稳健的形成大抵意味着所形成的源 极/漏极区将更均一并且包含更少的缺陷。
通道区每一端更大的表面积进一步确保与源极/漏极区的稳健连接。更大 的表面积增加流入和流出通道区的电流，降低跨过材料边界流动的电流电 阻，以及通过为电流跨越材料边界提供大量替代路径，最大限度地减少可能 由这些材料边界附近的缺陷引起的任何负面影响(例如，电流拥挤、短通道 效应)。实际上，所得的纳米FET可以具有饱和电流或约5％至约10％的电 流(Ion)增益。
图1是根据一些实施例，以三维视图绘示纳米FETs的示例。纳米FETs 包括在基板50(例如，半导体基板)上的鳍片66的上方的通道区55。浅沟 槽隔离(shallow trenchisolation,STI)区68设置在基板50中，并且鳍片66 在邻近的STI区68上方以及之间突出。尽管将STI区68描述/绘示为与基板 50分离，但是如本公开中所使用，术语“基板”可以是指单独的半导体基板 或与隔离区结合的半导体基板。此外，尽管鳍片66以及基板50被示为单一 的连续材料，但是鳍片66及/或基板50可以包括单一个材料或多个材料。在 本公开中，鳍片66是指在邻近的STI区68之间延伸的部分。
栅极介电层176沿着鳍片66的侧壁，并在鳍片66的顶表面上方，并且 沿着通道区55的顶表面、侧壁以及底表面。栅极电极180设置在栅极介电 层176上方。外延源极/漏极区98设置在鳍片66的两侧，并被多层栅极堆叠 64的通道区插入(interposed)。图1进一步绘示在后续图中所使用的参考 剖面。剖面A-A’沿着栅极电极180的纵轴，并且，例如，垂直于纳米FET 的外延源极/漏极区98之间电流流动的方向。剖面B-B’垂直于剖面A-A’，并 且沿着纳米FET的鳍片66的纵轴，并且，例如，沿着纳米FET的外延源极 /漏极区98之间电流流动的方向。为了清楚起见，后续附图参考这些参考剖 面。
本公开描述的一些实施例是在使用栅极后制制程(gate-last process)所 形成的纳米FETs讨论。在其他实施例中，可以使用栅极先制制程(gate-first process)。并且，一些实施例参考(contemplate)平面装置，例如平面FETs 的面向或鳍式场效晶体管(FinFETs)的面相。
图2A至图22B根据一些实施例，是在制造纳米FETs的中间阶段的剖 面图。详细而言，图2A、图3A、图4A、图5A、图6A、图7A、图8A、图 9A、图10A、图11A、图12A、图13A、图14A、图15A、图16A、图17A、 图18A、图19A、图20A、图21A以及图21A绘示图1示出的参考剖面A-A’。此外，图2B、图3B、图4B、图5B、图6B、图7B、图8B、图9B、图10B、 图10C、图10D、图10E、图11B、图11C、图12B、图12C、图13B、图 13C、图14B、图14C、图14D、图14E、图15B、图16B、图17B、图18B、 图19B、图19C、图20B、图21B以及图22B绘示图1示出的参考剖面B-B’。
在图2A和图2B中，提供基板50。基板50可以是半导体基板，例如， 块体半导体、绝缘体上半导体(semiconductor-on-insulator,SOI)基板等，基 板可以掺杂(例如，用p型掺质或n型掺质)或不掺杂。基板50可以是晶 圆，例如硅晶圆。一般来说，绝缘体上半导体基板是在绝缘层上形成的半导 体材料层。绝缘层可以是，例如埋入式氧化物(buried oxide,BOX)层、氧 化硅层等。绝缘层通常设置在基板上，例如硅基板或玻璃基板上。也可以使 用其他基板，例如多层基板或梯度基板。在一些实施例中，基板50的半导 体材料可以包括硅、锗；化合物半导体，包括碳化硅(SiC)、砷化镓(GaAs)、 磷化镓(GaP)、磷化铟(InP)、砷化铟(InAs)及/或锑化铟(InSb)；合 金半导体，包括硅锗(SiGe)、磷化砷化镓(GaAsP)、砷化铝铟(AlInAs)、 砷化铝镓(AlGaAs)、砷化镓铟(GaInAs)、磷化镓铟(GaInP)及/或磷化 砷化镓铟(GaInAsP)；或其组合。
基板50可以被轻掺杂有p型或n型杂质。可以对基板50的上部执行抗 击穿(anti-punch-through,APT)布植，以形成APT区51。掺质的导电类型 可以与所得的纳米FETs的源极/漏极区的导电类型相反。APT区51可以在 随后形成的源极/漏极区下方延伸。APT区51可以用于减少从源极/漏极区到 基板50的漏电流。在一些实施例中，APT区51中的掺杂浓度可以为大约 1x1018原子/cm3至大约1x1019原子/cm3。为了简单和清晰起见，在后续附图 中未示出APT区51。
进一步在图2A和图2B中，多层堆叠64形成在基板50上方。多层堆叠 64包括第一半导体层和第二半导体层。第一半导体层可以包括第一通道层 54、第二通道层58以及第三通道层62。第二半导体层可以包括第一牺牲层 52、第二牺牲层56以及第三牺牲层60。然而，在其他实施例中，多层堆叠 64可以包括任意数量的通道层和牺牲层。可以使用例如化学气相沉积 (chemical vapor deposition,CVD)、原子层沉积(atomic layer deposition,ALD)、气相外延(vapor phase epitaxy,VPE)、分子束外延(molecular beam epitaxy,MBE)等的制程外延成长多层堆叠64的每一层。在各种实施例中， 多层堆叠64的交替层可由第一半导体材料(例如，硅(Si)、碳化硅(SiC) 等)或第二半导体材料(例如，硅锗(SiGe)等)形成。例如，第一牺牲层 52、第二牺牲层56和第三牺牲层60可以由第二半导体材料形成，并且第一 通道层54、第二通道层58和第三通道层62可以由第一半导体材料形成。在 其他实施例中，第一牺牲层52、第二牺牲层56和第三牺牲层60可以由第一 半导体材料形成，第一通道层54、第二通道层58和第三通道层62可以由第 二半导体材料形成。第一半导体材料和第二半导体材料可以是彼此具有高蚀 刻选择性的材料。如此，可以去除包括第一半导体材料的多层堆叠64的膜 层，而不去除包括第二半导体材料的膜层，并且可以去除包括第二半导体材 料的多层堆叠64的膜层，而不去除包括第一半导体材料的膜层。
如图2A和图2B所示，通道层(例如，第一通道层54、第二通道层58 和第三通道层62)的厚度可以大于或等于牺牲层(例如，第一牺牲层52、 第二牺牲层56和第三牺牲层60)的厚度。例如，每个牺牲层可以具有约5 纳米至约11纳米的厚度，例如约6纳米。每个通道层可以具有约7纳米至 约12纳米的厚度，例如约9纳米。其中一层牺牲层的厚度与其中一层通道 层的厚度之比例可为约1至约2。如以下将更详细讨论，包括具有上述厚度 的通道层和牺牲层允许高介电常数介电质(例如栅极介电层176，以下关于 图19A-图21B所讨论)填充由于去除牺牲层而留下的间隙，并且允许高介 电常数介电质和栅极电极(例如栅极电极180，以下关于图20A-图21B所讨 论)填充由于去除通道层而留下的间隙。高介电常数介电质用于将后续形成 的源极/漏极区(例如外延源极/漏极区98，以下关于图13A-图13C所讨论) 和通道层与基板50隔离，其减少漏电流、防止闭锁(latch-up)、提高性能 并减少随后完成的纳米FET中的缺陷。此外，每个通道层具有不大于8纳米 的厚度将减少随后完成的纳米FET中的任何短通道效应(例如，漏电流、漏 极偏压致能位障降低(drain-inducedbarrier lowering)、碰撞电离(impact ionization))。
在图3A和图3B中，鳍片66形成在多层堆叠64以及基板50中。鳍片 66可以为半导体条(strips)。在一些实施例中，可以通过在多层堆叠64以 及基板50中蚀刻沟槽以在多层堆叠64以及基板50中形成鳍片66。蚀刻可 以是任何可以接受的蚀刻制程，例如反应离子蚀刻(reactive ion etch,RIE)、 中性束蚀刻(neutral beam etch,NBE)等或其组合。蚀刻可以为非等向性 (anisotropic)蚀刻。
鳍片66可以通过任何合适的方法图案化。例如，可以使用一种或多种 微影制程以图案化鳍片66，包括双重图案化或多重图案化制程。一般来说， 双重图案或多重图案制程将微影制程结合自对准制程，允许创建图案，例如， 其节距(pitch)比使用单一直接微影制程可获得的节距小。例如，在一实施 例中，在基板上方形成牺牲层(未示出)，并使用微影制程对其进行图案化。 使用自对准制程在图案化的牺牲层旁边形成间隔物(未示出)。然后去除牺 牲层，之后可以使用剩余的间隔物以图案化鳍片66。
在图4A和图4B中，浅沟槽隔离(shallow trench isolation,STI)区68 邻近鳍片66形成。STI区68可以通过在基板50和鳍片66上方以及相邻鳍 片66之间沉积绝缘材料形成。绝缘材料可以是氧化物，例如氧化硅、氮化 物等或其组合，可以通过高密度等离子体化学气相沉积(high density plasma chemical vapor deposition,HDP-CVD)、流动式CVD(flowable CVD,FCVD) 等或其组合形成。可以使用通过任何可接受的制程形成的其他绝缘材料。
在一些实施例中，绝缘材料是通过FCVD制程形成的氧化硅。一旦形成 绝缘材料，就可以执行退火制程。绝缘材料可以被形成为过量的绝缘材料以 覆盖鳍片66。尽管绝缘材料被绘示为单层，但是一些实施例可以利用多层的 绝缘材料。例如，在一些实施例中，可以首先沿着基板50和鳍片66的表面 形成衬层(未单独示出)。之后，可以在衬层上方形成填充材料，例如，上 述所讨论的材料。
去除制程被应用于绝缘材料以去除鳍片66上方多余的绝缘材料。在一 些实施例中，可以利用平坦化制程，例如化学机械研磨(chemical mechanical polish,CMP)、回蚀制程、其组合等。平坦化制程露出鳍片66，使得在平坦 化制程完成之后，鳍片66和绝缘材料的顶表面齐平。
之后，绝缘材料被凹蚀以形成STI区68。绝缘材料被凹蚀，使得鳍片 66的上部从邻近的STI区68之间突出。此外，STI区68的顶表面可以具有 如图所示的平坦表面、凸(convex)表面、凹(concave)表面(例如，碟形 (dishing)表面)或其组合。STI区68的顶表面可以通过适当的蚀刻形成为 平坦的顶表面、凸的顶表面及/或凹的顶表面。STI区68可以使用可接受的 蚀刻制程来凹蚀，例如对绝缘材料的材料具有选择性的蚀刻制程(例如，以 比蚀刻鳍片66的材料更快的速率蚀刻绝缘材料的材料的蚀刻制程)。例如， 可以使用例如稀释氢氟酸(dilute hydrofluoric,dHF)的氧化物去除。
以上关于图2A至图4B描述的制程仅仅是可以形成鳍片66的一个示例。 在一些实施例中，鳍片66可以通过利用外延成长制程形成。例如，可以在 基板50的顶表面上方形成介电层，并且可以蚀刻沟槽穿过介电层以露出下 方的基板50。可以在沟槽中外延成长外延结构(例如，多层堆叠64的膜层)， 并且可以凹蚀介电层，使得外延结构从介电层突出以形成鳍片66。外延结构 可以包括以上讨论的半导体材料，例如形成多层堆叠64的膜层的第一半导 体材料以及第二半导体材料。在外延成长外延结构的一些实施例中，外延成 长的材料可以在成长制程中被原位掺杂，其可省去之前和之后的布植，尽管 如此，原位和布植掺杂亦可以一起使用。
此外，在图4A和图4B中，可以在鳍片66及/或基板50中形成适当的 阱(未单独示出)。在一些实施例中，P阱可以形成在可以包含n型装置(例 如，n型纳米FETs)的一些区域中，并且N阱可以形成在可以包含p型装置 (例如，p型纳米FETs)的其他区域中。在具有不同阱类型的一些实施例中， 可以使用光阻或其他遮罩(未单独示出)以实现用于P阱和N阱的不同布植 步骤。例如，可以在将包含N阱的基板50的区域中的鳍片66和STI区68 上方形成光阻。图案化光阻以露出将包含N阱的基板50的区域。可以通过 使用旋转涂布技术形成光阻，并且可以使用可接受的微影技术对光阻进行图 案化。一旦图案化光阻，就可以在基板50及/或鳍片66露出的区域中执行n 型掺质布植，并且光阻可以用作遮罩以大抵上防止n型掺质被布植到将包括 P阱的区域中。n型掺质可以是布植到其区域中的磷、砷、锑等，其浓度等 于或小于1018原子/cm3，例如在约1016原子/cm3和约1018原子/cm3之间。在 布植之后，例如通过可接受的灰化制程去除光阻。
在N阱的布植之后，可以在包含N阱的区域中的鳍片66和STI区68 上方形成光阻(未示出)。图案化光阻以露出将包含P阱的基板50的区域。 可以通过使用旋转涂布技术形成光阻，并且可以使用可接受的微影技术对光 阻进行图案化。一旦图案化光阻，就可以在基板50及/或鳍片66露出的区域 中执行p型掺质布植，并且光阻可以用作遮罩以大抵上防止p型掺质被布植 到N阱中。p型掺质可以是布植到其区域中的硼、氟化硼、铟等。其浓度等于或小于1018原子/cm3，例如在约1016原子/cm3和约1018原子/cm3之间。在 布植之后，例如通过可接受的灰化制程去除光阻。
在n型装置和p型装置的布植之后，可以执行退火以修复布植损伤并活 化布植的p型及/或n型掺质。在一些实施例中，外延鳍片的成长材料可以在 成长期间被原位掺杂，其可以避免布植，尽管原位掺杂及布植掺杂可以一起 使用。
在图5A和图5B中，在鳍片66上形成虚设介电层70。虚设介电层70 可以是例如氧化硅、氮化硅、其组合等，并且可以通过可接受的技术沉积或 热成长。应当理解，仅出于说明的目的，虚设介电层70示出为仅覆盖鳍片 66。例如，热成长的虚设介电层70可以选择性地形成在鳍片66上方，特别 是多层堆叠64的膜层上方。尽管未具体说明，但根据用于牺牲层和通道层 的材料选择，虚设介电层70可以以不同的速率成长，其可能导致波浪形的(wavy)侧壁向内面对鳍片66以及波浪形的侧壁朝外面对鳍片66。
在另一些实施例中，可以沉积虚设介电层70，使得虚设介电层70也覆 盖STI区68，并在虚设栅极层72和STI区68之间延伸。例如，虚设介电层 70可以通过ALD或化学沉积形成，其可以使虚设介电层70沉积在除了鳍片 66上之外，也沉积在STI区68上。在这样的实施例中，虚设介电层70可以(或可以不)被图案化以将其从STI区68的顶表面大抵去除。
继续参照图5A和图5B，在虚设介电层70上方形成虚设栅极层72，并 且在虚设栅极层72上方形成遮罩层74。虚设栅极层72可以沉积在虚设介电 层70上方，之后例如通过CMP平坦化。遮罩层74可以沉积在虚设栅极层 72上方。虚设栅极层72可以是导电材料或非导电材料，并且可以选自包括 非晶硅、多晶硅(polysilicon)、多晶硅锗(poly-SiGe)、金属氮化物、金 属硅化物、金属氧化物及金属的群组。可以通过物理气相沉积(physical vapordeposition,PVD)、CVD、溅射沉积或本领域中已知用于沉积所选材料的其 他技术以沉积虚设栅极层72。虚设栅极层72可以由对隔离区的蚀刻具有高 蚀刻选择性的其他材料形成。遮罩层74可以包括例如氮化硅、氮氧化硅等。
在图6A和图6B中，可以使用可接受的微影和蚀刻技术对遮罩层74(参 照图5A和图5B)进行图案化，以形成遮罩80。之后可以将遮罩80的图案 转移到虚设栅极层72以形成虚设栅极78。在一些实施例中，也可以通过可 接受的蚀刻技术将遮罩80的图案转移至虚设介电层70以形成虚设栅极介电 层76。在其他实施例中，虚设介电层70可以保留在鳍片66的整个顶表面上。 虚设栅极78覆盖鳍片66的各别通道区。遮罩80的图案可以用于将每个虚 设栅极78与邻近的虚设栅极78实体地(physically)分离。虚设栅极78也 可以具有与各别鳍片66的长度方向(lengthwise direction)大抵垂直的长度 方向。
在图7A和图7B中，栅极密封间隔物层82可以形成在虚设栅极78、遮 罩80及/或鳍片66的露出表面上。可以通过热氧化或沉积形成栅极密封间隔 物层82。栅极密封间隔物层82可以由氧化硅、氮化硅、氮氧化硅等形成。 之后可以在栅极密封间隔物层82上方形成栅极间隔物层83。栅极间隔物层 83可以通过在栅极密封间隔物层82、遮罩80、虚设栅极78以及鳍片66上 顺应地沉积绝缘材料来形成。栅极间隔物层83的绝缘材料可为氧化硅、氮 化硅、氮氧化硅、碳氮化硅、其组合等。
在图8A以及图8B中，栅极密封间隔物层82以及栅极间隔物层83可以 被非等向性蚀刻以形成栅极密封间隔物84以及栅极间隔物85。蚀刻可以从 遮罩80和鳍片66的顶表面大抵去除栅极密封间隔物层82和栅极间隔物层 83的部分，形成如第8B图所示的“L形”栅极密封间隔物84。所得的虚设 介电层76、虚设栅极78、遮罩80、栅极密封间隔物84以及栅极间隔物85 一起形成虚设栅极结构87。
在形成栅极密封间隔物84以及栅极间隔物85之后，可以执行用于轻掺 杂的源极/漏极(lightly doped regions,LDD)区(未具体示出)的布植。在具 有不同装置类型的实施例中，相似于上述在图4A以及图4B中讨论的布植， 可以在将包括p型装置的区域上方形成遮罩(未具体示出)，例如光阻，同 时露出将包括n型装置的区域，并且可以将合适类型(例如，n型)的杂质 布植到上述区域中露出的鳍片66之中。之后可以去除遮罩。随后，可以在将包括n型装置的区域上方形成遮罩，例如光阻，同时露出将包括p型装置 的区域，并且可以将合适类型(例如，p型)的杂质布植到上述区域中露出 的鳍片66之中。之后可以去除遮罩。n型杂质可以是先前讨论的任何n型杂 质，并且p型杂质可以是先前讨论的任何p型杂质。轻掺杂的源极/漏极区可 以具有约1015原子/cm3至约1019原子/cm3的杂质浓度。退火制程可用于修复 布植损坏并活化布植的杂质。
应注意的是，上述公开描述形成间隔物以及LDD区域的制程。可以使 用其他制程以及顺序。例如，可以使用更少或额外的间隔物，可以使用不同 的步骤顺序(例如，可以在形成栅极间隔物85之前蚀刻栅极密封间隔物84， 从而形成不具有上述“L形”栅极密封间隔物84)，另外可以形成及去除间 隔物及/或等相似步骤。此外，可以使用不同的结构和步骤来形成n型和p型 装置。例如，可以在形成栅极密封间隔物84之前形成用于n型装置的LDD区域，而可以在形成栅极密封间隔物84之后形成用于p型装置的LDD区域。
在图9A以及图9B中，在鳍片66中形成凹口86。如图8B所示，凹口 86延伸穿过第三通道层62、第三牺牲层60、第二通道层58、第二牺牲层56、 第一通道层54以及第一牺牲层52，并且暴露出基板50。在一些实施例中， 凹口86部分地延伸穿过基板50。
凹口86可以通过使用非等向性蚀刻制程例如反应离子蚀刻(reactive-ionetching,RIE)、中性束蚀刻(neutral beam etching,NBE)等蚀刻鳍片66来 形成。在用于形成凹口86的蚀刻制程期间，栅极间隔物85、栅极密封间隔 物84以及遮罩80遮蔽鳍片66的部分。
在图10A至图10E中，蚀刻由凹口86露出的多层堆叠64的膜层的侧壁 部分以形成侧壁凹口88。可以使用等向性蚀刻制程蚀刻侧壁，例如湿式蚀刻 等。与对第一半导体材料(例如，Si)或形成栅极密封间隔物84和栅极间隔 物85的材料(例如，氮化物(例如SiN)及/或氧化物)的选择性相比，蚀 刻剂可以对第二半导体材料(例如，SiGe)具有高选择性。如图10B-图10E 所示，可以主要蚀刻第三牺牲层60、第二牺牲层56以及第一牺牲层52的侧 壁。如进一步所示，第三通道层62、第二通道层58以及第一通道层54的侧 壁部分也可能由于靠近牺牲层而经常被蚀刻。
蚀刻剂可以基于多层堆叠64中的每一层选择的半导体材料来选择。在 第一牺牲层52，第二牺牲层56和第三牺牲层60包括第二半导体材料(例如， SiGe)以及第一通道层54，第二通道层58和第三通道层62包括第一半导体 材料(例如，Si或SiC)的一些实施例中，可以使用氢氟酸(HF)溶液、臭 氧(O3)溶液、过氧化氢(H2O2)溶液、盐酸(HCl)溶液、四甲基氢氧化 铵(TMAH)、氢氧化铵(NH4OH)等蚀刻多层堆叠64的侧壁，其具有蚀 刻SiGe材料的选择性偏好。在与上述包括相反半导体材料的其他实施例中， 稀释氢氧化铵-过氧化氢混合物(ammonium hydroxide-hydrogen peroxide mixture,APM)、硫酸-过氧化氢混合物(sulfuric acid-hydrogen peroxide mixture, SPM)等可以用于蚀刻多层堆叠64的侧壁，其具有蚀刻Si或SiC材料的选 择性偏好。在进一步的实施例中，可以使用干式蚀刻制程蚀刻这些膜层。含 溴气体(例如，HBr、CHBr3或其组合)、含氟气体(例如，HF、CF4、SF6、 CH2F2、CHF3、C2F6或其组合)、含氧气体(例如，O2)、含氯气体(例如， Cl2)、含氦气体(例如，He)以及含氩气体(例如，Ar)、其他合适的气 体或其组合可以用于蚀刻多层堆叠64的侧壁。
参照图10B和图10C，多层堆叠64的膜层的所得侧壁(包括侧壁凹口 88)可以具有齿状形状(tooth-like shape)。在第一半导体材料(例如，通 道层)和第二半导体材料(例如，牺牲层)之间的蚀刻选择性相似的一些实 施例中，非等向性蚀刻的方向以及精准度在蚀刻第一半导体材料与第二半导 体材料时产生主要差异。虽然在图9B中没有具体绘示，但牺牲层的侧壁可 以具有由非等向性蚀刻的方向和精准度所致的凹形(concave)。
在另一个实施例中，参照图10D和图10E，多层堆叠64的膜层的所得 侧壁(包括侧壁凹口88)可以具有正弦(sinusoidal)或波浪(wavy)形状。 在一些实施例中，无论蚀刻选择性为相似的还是不同的，非等向性蚀刻的方 向和精准度连同不同的蚀刻选择性的组合可以导致正弦形状。所示出的凹形 相似于以上关于图10B以及图10C描述的实施例中所展示(但未具体示出) 的凹形。
参照图10B-图10E，每个牺牲层可以具有从起始的侧壁深度DS，约6 纳米至约9纳米，例如约7纳米。此外，每个牺牲层可以具有凹入的侧壁(如 图10D和图10E所示，同时也适用于图10B和图10C)，凹陷深度DD为约 1纳米至约3纳米，或约2纳米。每个通道层的蚀刻部分可以具有从其起始 的侧壁深度DC，约1纳米至约4纳米，例如约3纳米。此外，每个通道层在 垂直方向上可能经历尖端损耗(tip loss)LC，其为约0.5纳米至约2纳米， 例如约1纳米。
在图11A-图11C中，半导体层90形成在多层堆叠64的膜层的蚀刻侧 壁之上以及侧壁凹口88内。应当注意的是，图11B代表图10A-图10C的实 施例，图11C代表图10A和图10D-图10E的实施例。半导体层90可以部分 地填充侧壁凹口88以及凹口86。应当注意的是，由于半导体层90部分地填 充侧壁凹口88，所以侧壁凹口88的尺寸可能较小。半导体层90可以使用诸 如CVD、ALD、VPE、MBE等制程在多层堆叠64的侧壁上以及基板50上 外延成长或顺应性沉积。例如，半导体层90可以用外延工具在大约400℃至 800℃之间的温度沉积。外延工具的一个益处是它可以单独处理晶圆(或一 次处理很少)，因此在晶圆至晶圆的基础上提供良好的均一性。替代地，半 导体层90可以在大约400℃至800℃之间的温度以炉式(furnace)CVD工具 沉积。炉式CVD工具的一个益处是它可以一次处理几十个晶圆(例如大约 100个晶圆)，因此可以提供更大的产量(throughput)。半导体层90可以 包括硅(Si)、硅碳(SiC)、硅锗(SiGe)等。在一些实施例中，半导体层 90包括与多层堆叠64的通道层相同的材料，例如第一半导体材料。由于顺 应性形成，半导体层90可以具有相似于以上关于图10B-图10E所描述的轮 廓。半导体层90可具有约1纳米至约3纳米的厚度，例如约2纳米。
在图12A至图12C中，内间隔物层92形成在遮罩80、虚设栅极78、多 层堆叠64的侧壁以及基板50之上。此外，内间隔物层92可以完全填充侧 壁凹口88并且部分填充凹口86。可以通过例如CVD、ALD等的顺应沉积制 程沉积内间隔物层92。内间隔物层92可以包括例如氮化硅或氮氧化硅的材 料，尽管可以使用任何合适的材料，例如低介电常数(low-k)材料，其介电 常数小于大约3.5。内间隔物层92可具有约3纳米至约6纳米的厚度，例如 约4纳米。
参照图12B，具有齿状形状的侧壁凹口88足够大以使内间隔物层92完 全地沿着多层堆叠64的侧壁沉积，同时也足够小以使内间隔物层92可以不 需遵循多层堆叠64的侧壁的齿状形状。参照图12C，具有正弦形状的侧壁 凹口88足够大以使内间隔物层92完全地沿着多层堆叠64的侧壁沉积，同 时大抵遵循多层堆叠64的侧壁的正弦形状的轮廓。
在图13A-图13C中，随后可以蚀刻内间隔物层92和半导体层90以形 成内间隔物96和半导体区94。可以通过非等向性蚀刻制程例如RIE、NBE 等蚀刻内间隔物层92。蚀刻制程可以从遮罩80的顶表面和基板50中的凹口 86以及栅极间隔物85和栅极密封间隔物84的顶表面和侧表面去除部分内间 隔物层92。内间隔物96可以用于防止随后的蚀刻制程对随后形成的源极/漏 极区(例如，以下关于图14A-图14B所讨论的外延源极/漏极区98)造成损坏。尽管内间隔物96被示为具有直的侧壁，然而内间隔物96的侧壁可以是 凸的、凹的等。此外，蚀刻制程可以从多层堆叠64的侧壁去除部分的半导 体层90。在一些实施例中，蚀刻制程进一步从凹口86去除部分的半导体层 90。
参照图13B和图13C，非等向性蚀刻可以使多层堆叠64的侧壁表面相 对平坦。如图所示，所得的侧壁可以包括部分的通道层(例如，54、58、62)、 半导体区94和内间隔物96。参照图13B，内间隔物96可以具有矩形形状。 参照第13C图，内间隔物96可以具有近似弯曲的形状和平坦的侧面，相似 于半圆形(semicircular)或圆形的分段形状(circularsegmental shape)。应 注意的是，随后的图式将说明图13B的实施例(即，矩形形状的内间隔物 96)，然而，应当理解的是，随后的制程步骤和图式也可以适用于图13C的 实施例(即，圆形分段形状的内间隔物96)。
在图14A至图14E中，在凹口86中形成外延源极/漏极区98以对多层 堆叠64的通道层施加应力，从而提升性能。图14A以及图14B绘示形成外 延源极/漏极区98后的结果，图14C至图14E绘示形成制程中可能的中间阶 段。外延源极/漏极区98形成在虚设栅极结构87的两侧上。第一牺牲层52、 第二牺牲层56以及第三牺牲层60分别在外延源极/漏极区98之间横向延伸。 第一通道层54、第二通道层58以及第三通道层62也分别在外延源极/漏极 区98之间延伸，同时也分别与外延源极/漏极区98接触。在一些实施例中， 栅极间隔物85以及栅极密封间隔物84用于将外延源极/漏极区98与虚设栅 极结构87分开适当的横向距离，使得外延源极/漏极区98不会与随后形成的 纳米FETs的栅极产生短路。内间隔物96也可以用于将外延源极/漏极区98 与虚设栅极结构87分开适当的横向距离，使得外延源极/漏极区98不会与随 后形成的纳米FETs的栅极产生短路。
可以在凹口86中外延成长外延源极/漏极区98。外延源极/漏极区98可 以包括任何适合于n型纳米FETs或p型纳米FETs的可接受的材料。例如， 如果通道层是硅，则外延源极/漏极区98可以包括对通道层施加拉伸应变 (tensile strain)的材料，例如硅、碳化硅、磷掺杂的碳化硅、磷化硅等。在 替代的示例中，如果通道层是硅锗(SiGe)，则外延源极/漏极区98可以包 括对通道层施加压缩应变(compressive strain)的材料，例如硅锗、硼掺杂的硅锗、锗、锗锡等。在一些实施例中，关于外延源极/漏极区98的成长， 直接从通道层(即，第一通道层54、第二通道层58、第三通道层62)、半 导体区94和基板50的侧壁表面成长比从牺牲层(即，第一牺牲层52、第二 牺牲层56、第三牺牲层60)的侧壁表面成长更有效。换句话说，通道层、 半导体区94和基板50为外延源极/漏极区98的成长提供成核位置(nucleationsites)。尽管未具体示出，外延源极/漏极区98可以具有表面，其表面从多 层堆叠64的相应表面升高，并且可以具有刻面(facets)。
作为用于形成外延源极/漏极区98的外延制程，外延源极/漏极区98的 上表面具有刻面，其刻面横向地向外延伸超过鳍片66的侧壁。在一些实施 例中，这些刻面使相同纳米FETs邻近的外延源极/漏极区98合并(未具体 示出)。在其他实施例中，在外延制程完成之后，邻近的外延源极/漏极区 98保持分离(未具体示出)。
外延源极/漏极区98可以布植掺质以形成源极/漏极区，与先前讨论的用 于形成轻掺杂源极/漏极区并随后进行退火的制程相似。源极/漏极区的杂质 浓度可以在大约1019原子/cm3至大约1021原子/cm3之间。用于源极/漏极区的n型及/或p型杂质可以是先前讨论的任何杂质。在一些实施例中，外延源极 /漏极区98可以在成长期间被原位掺杂。
参照图14C-图14E，半导体区94(如上所讨论的形成和回蚀)改进外延 源极/漏极区98的形成。应注意的是，图10A-图10C中描述的过度蚀刻导致 靠近牺牲层(即，第一牺牲层52、第二牺牲层56、第三牺牲层60)的部分 通道层(即，第一通道层54、第二通道层58、第三通道层62)从非等向性 蚀刻中去除。因此，半导体区94的形成沿着多层堆叠64的侧壁提供额外的 表面积，包括成核位置，外延源极/漏极区98具有外延源极/漏极区98在其 上更有效地成长的材料类型。
如图14C所示，外延源极/漏极区98的部分开始主要在通道层、半导体 区94和基板的露出表面和成核位置上方形成。更大的表面积和成核位置的 数量允许外延源极/漏极区98开始以更快的速率成长。如图14D所示，外延 源极/漏极区98的部分在多层堆叠64的每一侧彼此合并。外延源极/漏极区 98的合并部分也将覆盖内间隔物96，即使外延源极/漏极区98的部分最初可 能没有在内间隔物96上方成长。当外延源极/漏极区98的部分彼此合并时， 更大的表面积和成核位置以及更快的起始使其具有较佳的均一性。如图14E 所示，外延源极/漏极区98的合并部分继续成长为以上关于图14B所描述并 且在图14B中相同地示出的形状和形式。由于上述优点，所得外延源极/漏 极区98将具有更高的均一性和更低的缺陷数量。
在图15A和图15B中，在图12A和图12B所示的结构上沉积第一层间 介电质(interlayer dielectric,ILD)100。第一ILD 100可以由介电材料形成， 并且可以通过例如CVD、等离子体辅助CVD(plasma-enhanced CVD, PECVD)或FCVD(flowable CVD)的任何合适的方法沉积。介电材料可包 括磷硅酸盐玻璃(phosphosilicate glass,PSG)、硼硅酸盐玻璃(borosilicate glass, BSG)、掺硼磷硅酸盐玻璃(boron-doped phosphosilicateglass,BPSG)、未 掺杂硅酸盐玻璃(undoped silicate glass,USG)等。可以使用通过任何可接受 的制程形成的其他绝缘材料。在一些实施例中，接触蚀刻停止层(contact etchstop layer,CESL)99设置在第一ILD 100与外延源极/漏极区98、遮罩80以 及栅极间隔物85之间。CESL 99可以包括介电材料，例如氮化硅、氧化硅、 氮氧化硅等，其蚀刻速率与上覆的第一ILD 100的材料的蚀刻速率不同。
在图16A和图16B中，可以执行例如CMP的平坦化制程以使第一ILD 100的顶表面与虚设栅极78或遮罩80的顶表面齐平。平坦化制程也可以去 除虚设栅极78上的遮罩80，以及沿着遮罩80侧壁的栅极密封间隔物84以 及栅极间隔物85的部分。此外，平坦化制程可以去除遮罩80上方以及沿着 栅极间隔物85的侧壁的CESL 99的部分。在平坦化制程之后，虚设栅极结 构87、栅极密封间隔物84、栅极间隔物85、CESL 99以及第一ILD 100的 顶表面齐平。因此，虚设栅极78的顶表面通过第一ILD 100露出。在一些 实施例中，可以保留遮罩80，在这种情况下，平坦化制程使第一ILD 100的 顶表面与遮罩80、栅极密封间隔物84和栅极间隔物85的顶表面齐平。
在图17A和图17B中，在一个或多个蚀刻步骤中去除虚设栅极78和遮 罩80(若存在)，从而形成凹口102。在凹口102中的部分或全部的虚设介 电层76也可以被去除。在一些实施例中，仅去除虚设栅极78而保留虚设介 电层76并被凹口102露出。在一些实施例中，虚设介电层76从晶粒的第一 区域(例如，核心逻辑区域)中的凹口102中去除，并且保留在晶粒的第二 区域(例如，输入/输出区域)中的凹口102中。在一些实施例中，通过非等 向性干式蚀刻制程去除虚设栅极78。例如，蚀刻制程可以包括使用反应气体 的干式蚀刻制程，其反应气体选择性地蚀刻虚设栅极78，而未蚀刻第一ILD 100、栅极密封间隔物85和栅极间隔物84。凹口102露出及/或覆盖多层堆 叠64。多层堆叠64的部分维持设置在外延源极/漏极区98的相邻对之间。 在去除期间，当蚀刻虚设栅极78时，虚设介电层76可以用作蚀刻停止层。 然后可以在去除虚设栅极78之后去除虚设介电层76。
在图18A和图18B中，从多层堆叠64去除第一牺牲层52、第二牺牲层 56和第三牺牲层60，并延伸凹口102。多层堆叠64的这些膜层可以通过例 如湿式蚀刻等的等向性蚀刻制程去除。用于去除这些膜层的蚀刻剂可以对包 括这些膜层的材料(例如第二半导体材料)具有选择性。在一些实施例中， 第一牺牲层52、第二牺牲层56以及第三牺牲层60包括第二半导体材料(例 如，SiGe)，可以使用氢氟酸(HF)溶液、臭氧(O3)溶液、过氧化氢(H2O2) 溶液、盐酸(HCl)溶液、四甲基氢氧化铵(TMAH)、氢氧化铵(NH4OH) 等以去除多层堆叠64的这些膜层。在一些实施例中，第一牺牲层52、第二 牺牲层56以及第三牺牲层60包括第一半导体材料(例如，Si或SiC)，可 以使用稀释氢氧化铵-过氧化氢混合物(ammonium hydroxide-hydrogen peroxide mixture,APM)、硫酸-过氧化氢混合物(sulfuric acid-hydrogenperoxide mixture,SPM)等以去除多层堆叠64的这些膜层。
在图19A-图19C中，在通过等向性蚀刻制程去除第一牺牲层52、第二 牺牲层56和第三牺牲层60之后，可以延续等向性蚀刻制程以蚀刻部分的第 一通道层54、第二通道层58、第三通道层62和半导体区94。因此，延续的 等向性蚀刻可以延伸凹口102。如图19A所示，每个通道层的部分在周边周 围被蚀刻，导致第一蚀刻的通道层154、第二蚀刻的通道层158和第三蚀刻 的通道层162。作为比较，虚线表示第一通道层54、第二通道层58和第三 通道层62的先前尺寸。如图19B和图19C所示，每个通道层的部分沿着其 顶表面、底表面和侧表面同时被蚀刻，而半导体区94的部分沿着其侧表面 在向外的方向上朝着多层堆叠64的侧壁蚀刻。作为比较，虚线表示通道层 和半导体区94的先前尺寸。应当注意的是，虚线表示的厚度变化可以约为 半导体层90(形成于图11A-图11C中)的厚度，约为1纳米至约3纳米，例如约2纳米，因为这是需要去除以露出内间隔物96的材料量。如进一步 所示，基板50的部分也可以沿着露出的顶侧壁表面以及上侧壁表面被蚀刻。 相似地，虚线表示基板50的先前尺寸。若基板50包括相似材料或至少具有 相似蚀刻选择性的材料，则基板周围的虚线可以表示与通道层和半导体区94 的厚度变化大抵相同的厚度变化。
延续的等向性蚀刻可以持续直至凹口102延伸至内间隔物96的内侧壁。 因此，延续的等向性蚀刻沿着内间隔物96的内侧壁去除半导体区94的所有 部分，留下多个半导体部分110。此结果为每对半导体部分110可以被对应 的内间隔物96插入(interposed)。这样做的一个益处为，所得的纳米FETs 包含不同的通道区，从而提高性能，因为分离的通道区的平行特性将允许电 流(在外延源极/漏极区98之间)更均匀地分布在通道区的路径上，降低大 批电流被集束化(funneled)而通过通道区的少数路径的可能性。此外，多 层堆叠64内的延伸的凹口102的区域可以被蚀刻的通道层(例如，154、158、 162)、半导体部分110和内间隔物96界定(bordered)。
参照图19C，示出图19B的放大图(close-up)。扩大的通道层120被 识别为包括其中一个蚀刻的通道层(例如，第一蚀刻的通道层154、第二蚀 刻的通道层158、第三蚀刻的通道层162)以及多达四个半导体部分110—上 方两个和下方两个。(应当注意的是，最上面扩大的通道层120可以仅包括 两个下方的半导体部分110。)例如，在图19B和图19C中，扩大的通道层 形成水平I形(horizontal I-shape)或I束形(I-beam shape)。蚀刻的通道层 形成I形的主要结构，而每个半导体部分110形成I形的样式(stylistic)衬 线(serif)(“划”(stroke)或“线”(line)或“虚线”(dash))。
作为延续蚀刻的结果，蚀刻的通道层(或扩大的通道层120)的中间部 分可以各自具有约5纳米至约8纳米的厚度TM，例如约6纳米。应当注意 的是，厚度TM可以小于或等于以上图2A和图2B所述最初沉积的通道层各 自的厚度。此外，半导体部分110可各自具有约1纳米至约3纳米的厚度TR， 例如约2纳米。在一些实施例中，厚度TR可以大约与以上图11A-图11C所 述最初沉积的半导体层90的厚度相同，因为这些半导体部分110在以上讨 论的蚀刻制程期间可能经历较少的蚀刻，甚至未被蚀刻。因此，每个蚀刻的 通道层的外部将从上方和下方夹设在半导体部分110之间，提供约8纳米至 约14纳米，例如约10纳米的总外部厚度TO。内间隔物96可以具有约4纳 米至约9纳米的厚度TS，例如约6纳米。应当注意的是，在内间隔物96插 入半导体区94的两个剩余部分的情况下，厚度TS形成为这两个半导体部分 110之间的距离。
半导体部分110还具有从凹口102延伸到外延源极/漏极区98之一的宽 度WR。宽度WR由从内间隔物96的内侧壁去除部分的半导体区94以形成半 导体部分110的蚀刻量决定。宽度WR可以为约4纳米至约8纳米，例如约 6纳米。内间隔物96还具有从凹口102延伸至外延源极/漏极区98之一的宽 度WS。宽度WS可以为约3纳米至约7纳米，例如约5纳米。应当注意的是， 内间隔物96的宽度WS可以小于或等于以上图12A-图12C所述最初沉积的 内间隔物层92的厚度。此外，应当注意的是，半导体部分110的宽度WR可以因轻微的过度蚀刻而小于内间隔物的宽度WS，以确保内间隔物96的内 侧壁充分地不含有半导体部分110的材料。
在图20A-图21B中，栅极介电层176以及栅极电极180形成为替换栅 极187。栅极介电层176顺应性地沉积在凹口102中，例如在在第一蚀刻的 通道层154、第二蚀刻的通道层158以及第三蚀刻的通道层162的顶表面、 侧壁以及底表面上。栅极介电层176也可以形成在在基板50、第一ILD 100、 CESL 99以及STI区68的顶表面上，在栅极密封间隔物84的顶表面、侧壁 以及底表面上，在栅极间隔物85的顶表面以及底表面上，以及在内间隔物 96的侧壁上。根据一些实施例，栅极介电层176包括氧化硅、氮化硅或其多 层。在一些实施例中，栅极介电层176包括高介电常数介电材料，并且在这 些实施例中，栅极介电层176可以具有大于约7.0的介电常数值，并且可以 包括铪、铝、锆、镧、锰、钡、钛、铅及其组合的金属氧化物或硅酸盐。栅 极介电层176的形成方法可以包括分子束沉积(molecular-beamdeposition, MBD)、ALD、PECVD等。栅极介电层176可以具有大约1纳米至大约4 纳米的厚度，例如大约2纳米。
参照图20A和图20B，栅极电极180沉积在栅极介电层176上方，并填 充凹口102的剩余部分。栅极电极180可以包括含金属的材料，例如氮化钛、 氧化钛、氮化钽、碳化钽、钴、钌、铝、钨、其组合或其多层膜。例如，尽 管在图20A-图22B中绘示单层栅极电极180，然而栅极电极180可以包括任 意数量的衬层、任意数量的功函数调整层以及填充材料。构成栅极电极180 的一些或所有膜层可以在凹口102的剩余部分之间延伸，上述剩余部分在基 板50、第一蚀刻的通道层154、第二蚀刻的通道层158和第三蚀刻的通道层 162之间延伸，取决于构成栅极电极180的膜层的厚度以及插入蚀刻的通道 层之间的凹口102的部分的间距。栅极电极180可以通过ALD、CVD、PVD 等或其组合形成。在一些实施例中，栅极电极180可以通过ALD之后通过 PVD形成。
栅极介电层176的形成可以在包含p型和n型纳米FETs的区域中同时 发生，并且栅极电极180的形成可以同时发生，使得每个区域中的栅极电极 180由相同的材料形成。在一些实施例中，每个区域中的栅极介电层176可 以通过不同的制程形成，使得与n型纳米FETs相比，在p型纳米FETs中的 栅极介电层176可以是不同的材料。相似地，每个区域中的栅极电极180可 以通过不同的制程形成，使得与n型纳米FETs相比，在p型纳米FETs中的 栅极电极180可以是不同的材料。在使用不同的制程时，可以使用各种遮罩 步骤以遮蔽和露出适当的区域。
在图21A和图21B中，在填充凹口102之后，可以执行例如CMP的平 坦化制程以去除多余部分的栅极介电层176和栅极电极180材料，其多余部 分在第一ILD 100的顶表面上方。栅极电极180和栅极介电层176材料的其 余部分因此形成所得纳米FET的替换栅极。栅极电极180和栅极介电层176 可以被合称为“栅极堆叠”。栅极和栅极堆叠可以围绕各别第一蚀刻的通道 层154、第二蚀刻的通道层158和第三蚀刻的通道层162。
在图22A和图22B中，在平坦化制程之后，第二ILD 190沉积在第一ILD 100上方。在一些实施例中，第二ILD 190为通过流动式CVD方法形成的可 流动膜。在一些实施例中，第二ILD 190由例如PSG、BSG、BPSG、USG 等的介电材料形成，并且可以通过例如CVD、PECVD等的任何适当方法沉 积。根据一些实施例，在形成第二ILD 190之前，凹蚀栅极堆叠(包括栅极 介电层176和相应的上覆栅极电极180)，从而在栅极堆叠的正上方和栅极 密封间隔物84的两侧部分之间形成一个凹口。包括一层或多层介电材料(例 如氮化硅、氮氧化硅等)的栅极遮罩182被填充在凹口中，随后进行平坦化 制程以去除在第一ILD 100上方延伸的介电材料的多余部分。随后形成的栅 极接触件192穿过第二ILD 190以及栅极遮罩182以接触凹陷的栅极电极180 顶表面。此外，源极/漏极接触件194穿过第二ILD 190、第一ILD 100和CESL 99以接触外延源极/漏极区98的顶表面。
全绕式栅极(gate all around,GAA)晶体管结构可以通过任何合适的方 法图案化。例如，可以使用一种或多种微影制程以图案化结构，包括双重图 案化或多重图案化制程。一般来说，双重图案或多重图案制程将微影制程结 合自对准制程，允许创建图案，例如，其节距(pitch)比使用单一直接微影 制程可获得的节距小。例如，在一实施例中，在基板上方形成牺牲层，并使 用微影制程对其进行图案化。使用自对准制程在图案化的牺牲层旁边形成间 隔物。然后去除牺牲层，之后可以使用剩余的间隔物以图案化GAA结构。
无论牺牲层的横向蚀刻是否包括通道层的某种程度的横向蚀刻且无论 是否有意，本公开实施例改进形成纳米FET的制程。应当注意的是，形成在 侧面上方的半导体层最终提供更大的表面积，以促进外延源极/漏极区的后续 形成。因此，外延源极/漏极区将更快地形成并且缺陷更少。此外，半导体层 (其被蚀刻以形成通道区的外部)和外延源极/漏极区之间增加的表面积通过 降低电流边界的电阻以提高纳米FET的性能和可靠性。
本公开根据一些实施例，提供一种制造半导体装置的方法，包括：形成 半导体堆叠，包括：在基板上沉积第一半导体层；以及在第一半导体层上沉 积第二半导体层；蚀刻半导体堆叠以形成鳍片，鳍片包括纳米结构的堆叠； 在鳍片上形成虚设栅极结构；蚀刻鳍片以形成凹口，凹口邻近虚设栅极结构， 凹口露出基板，凹口露出在虚设栅极结构下方的第一半导体层以及第二半导 体层的第一侧部；蚀刻露出的第一侧部以露出第二侧部；在露出的第二侧部 上沉积第三半导体层；在虚设栅极结构上以及第三半导体层上沉积第一介电层；蚀刻第一介电层以露出第三半导体层的部分；在露出的基板上以及邻近 第三半导体层的露出的部分形成第一外延区；去除虚设栅极结构；去除第一 半导体层的剩余部分以在鳍片中形成开口；以及在开口中形成栅极结构。
在一些实施例中，去除第一半导体层的剩余部分的步骤包括去除第二半 导体层的额外的部分。
在一些实施例中，形成外延区的步骤包括从基板以及从第三半导体层的 露出的部分成长外延区。
在一些实施例中，蚀刻露出的第一侧部的步骤包括非等向性蚀刻。
在一些实施例中，蚀刻露出的第一侧部的步骤还包括蚀刻第二半导体层 的部分。
在一些实施例中，去除第一半导体层的剩余部分使第二半导体层从第一 外延区延伸至第二外延区。
在一些实施例中，沉积第三半导体层的步骤包括顺应地(conformally) 沉积第三半导体层。
在一些实施例中，蚀刻第一介电层的步骤还包括从虚设栅极结构去除第 一介电层。
本公开根据另一些实施例，提供一种半导体装置，包括：栅极结构，沿 着第一平面延伸，栅极结构包括栅极介电层以及导电材料；源极区以及漏极 区，在第二平面中的栅极结构的两侧上，第二平面垂直于第一平面，源极区 以及漏极区均不在第一平面中；以及第一纳米结构，在源极区以及漏极区之 间延伸，在第二个平面中，第一纳米结构具有带有衬线(serifs)的水平I形， 栅极介电层包绕(wrapping around)第一纳米结构的中间部分，导电材料包 绕栅极介电层。
在另一实施例中，还包括第二纳米结构，在第一纳米结构、栅极介电层 以及介于第一纳米结构与第二纳米结构之间的导电材料上方。
在另一实施例中，第二纳米结构也具有带有衬线的水平I形。
在另一实施例中，还包括内间隔物，内间隔物直接插在(directly interposing)第一纳米结构的其中衬线以及第二纳米结构的其中衬线之间。
在另一实施例中，栅极介电层实体地(physically)接触内间隔物。
在另一实施例中，在第二平面中，栅极介电层形成在导电材料周围的环 形(ring)；以及在第一平面中，导电材料形成在栅极介电层周围的环形。
在另一实施例中，栅极介电层包括高介电常数介电材料。
本公开根据又一些实施例，提供一种半导体装置，包括：第一纳米结构， 在第一外延区以及第二外延区之间延伸，第一纳米结构包括：第一半导体层； 第二半导体层，设置在第一半导体层上；以及第三半导体层，设置在第二半 导体层上；第二纳米结构，设置在第一纳米结构上，第二纳米结构从第一外 延区延伸至第二外延区，第二纳米结构包括：第四半导体层；第五半导体层， 设置在第四半导体层上；以及第六半导体层，设置在第五半导体层上；内间 隔物，直接插在(directly interposed)第三半导体层以及第四半导体层之间；以及栅极堆叠，插在第一纳米结构以及第二纳米结构之间，栅极堆叠包括栅 极介电层以及栅极电极。
在又一些实施例中，第一外延区实体接触第一纳米结构、第二纳米结构 以及内间隔物。
在又一些实施例中，第一外延区实体接触第一半导体层、第二半导体层、 第三半导体层、第四半导体层、第五半导体层以及第六半导体层。
在又一些实施例中，内间隔物直接插在(directly interposed)第一外延 区以及栅极介电层之间。
在又一些实施例中，第三半导体层、内间隔物以及第四半导体层位于 (level on)第一侧壁以及第二侧壁上，第一侧壁相对于第二侧壁。
以上概述数个实施例的特征，以使本发明所属技术领域中具有通常知识 者可以更加理解本发明实施例的观点。本发明所属技术领域中具有通常知识 者应理解，可轻易地以本发明实施例为基础，设计或修改其他制程和结构， 以达到与在此介绍的实施例相同的目的及/或优势。在本发明所属技术领域中 具有通常知识者也应理解，此类等效的结构并无悖离本发明的精神与范围， 且可在不违背本发明的精神和范围下，做各式各样的改变、取代和替换。因 此，本发明之保护范围当视后附的权利要求所界定为准。

Claims (1)

1.一种制造半导体装置的方法，包括：
形成一半导体堆叠，包括：
在一基板上沉积一第一半导体层；以及
在该第一半导体层上沉积一第二半导体层；
蚀刻该半导体堆叠以形成一鳍片，该鳍片包括多个纳米结构的一堆叠；
在该鳍片上形成一虚设栅极结构；
蚀刻该鳍片以形成一凹口，该凹口邻近该虚设栅极结构，该凹口露出该基板，该凹口露出在该虚设栅极结构下方的该第一半导体层以及该第二半导体层的多个第一侧部；
蚀刻所述露出的第一侧部以露出多个第二侧部；
在所述露出的第二侧部上沉积一第三半导体层；
在该虚设栅极结构上以及该第三半导体层上沉积一第一介电层；
蚀刻该第一介电层以露出该第三半导体层的多个部分；
在该露出的基板上以及邻近该第三半导体层的所述露出的部分形成一第一外延区；
去除该虚设栅极结构；
去除该第一半导体层的多个剩余部分以在该鳍片中形成一开口；以及
在该开口中形成一栅极结构。
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