KR102464045B1 - 반도체 디바이스 및 방법 - Google Patents

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Abstract

반도체 디바이스들 내의 산화물을 제거하기 위한 사전 세정 프로세스를 수행하기 위한 방법들 및 그에 의해 형성되는 반도체 디바이스들이 개시된다. 실시예에서, 방법은, 반도체 기판 위에 쉘로우 트렌치 격리 영역을 형성하는 단계; 쉘로우 트렌치 격리 영역 위에 게이트 스택을 형성하는 단계; 이방성 에칭 프로세스를 사용하여 게이트 스택에 인접한 쉘로우 트렌치 격리 영역을 에칭하는 단계; 및 이방성 에칭 프로세스로 쉘로우 트렌치 격리 영역을 에칭한 후, 등방성 에칭 프로세스로 쉘로우 트렌치 격리 영역을 에칭하는 단계 ― 등방성 에칭 프로세스를 위한 프로세스 가스들은 플루오르화 수소(HF) 및 암모니아(NH3)를 포함함 ― 를 포함한다.

Description

반도체 디바이스 및 방법{SEMICONDUCTOR DEVICE AND METHOD}
이 출원은 2020년 2월 19일자로 출원된 미국 가출원 제62/978,617호의 우선권을 청구하며, 이 가출원은 참조로서 본 명세서에 통합된다.
반도체 디바이스들은 예를 들어 개인용 컴퓨터들, 휴대 전화들, 디지털 카메라들, 및 다른 전자 장비들과 같은 다양한 전자 애플리케이션들에서 사용된다. 반도체 디바이스들은 통상적으로 반도체 기판 위에서 절연층들 또는 유전체층들, 도전층들, 및 반도체 재료 층들을 순차적으로 성막하고, 리소그래피를 이용하여 다양한 재료 층들을 패터닝하여 기판 상에서 회로 컴포넌트들 및 엘리먼트들을 형성함으로써 제조된다.
반도체 산업은 최소 피처 크기의 계속적인 감소에 의해 계속해서 다양한 전자 컴포넌트들(예컨대, 트랜지스터, 다이오드, 저항기, 캐패시터 등)의 집적 밀도를 향상시켜왔으며, 이것은 주어진 면적 내로 보다 많은 컴포넌트들이 집적되도록 해준다.
본 개시물의 양상들은 첨부 도면들과 함께 판독될 때 아래의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았다는 것을 알아야 한다. 실제로, 다양한 피처들의 치수들은 논의의 명료성을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 몇몇 실시예들에 따른, 3차원 뷰로 핀 전계 효과 트랜지스터(FinFET, fin field-effect transistor)들을 포함하는 반도체 디바이스의 예를 예시한다.
도 2, 도 3, 도 4, 도 5, 도 6a, 도 6b, 도 7a, 도 7b, 도 8a, 도 8b, 도 9a, 도 9b, 도 9c, 도 10a, 도 10b, 도 10c, 도 11a, 도 11b, 도 11c, 도 12a, 도 12b, 도 12c, 도 12d, 도 13a, 도 13b, 도 14a, 도 14b, 도 15a, 도 15b, 도 15c, 도 16a, 도 16b, 도 17a, 도 17b, 도 17c 및 도 17d는 몇몇 실시예들에 따른 반도체 디바이스들의 제조에서의 중간 단계들의 단면도들이다.
아래의 개시내용은 발명의 상이한 피처들을 구현하기 위한 많은 상이한 실시예들 또는 예시들을 제공한다. 본 개시내용을 단순화하기 위해 컴포넌트들 및 배열들의 특정 예시들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 한정하는 것으로 의도된 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처 상의 또는 제2 피처 위의 제1 피처의 형성은 제1 피처 및 제2 피처가 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제1 피처 및 제2 피처가 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 피처와 제2 피처 사이에서 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시물은 상이한 예들에서 도면 번호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 위한 것이지, 그러한 반복 그 자체가 개시된 다양한 실시예들 및/또는 구성 사이의 관계를 설명하는 것은 아니다.
또한, "밑에", "아래에", "하부에", "위에", "상부에" 등과 같은 공간적으로 상대적인 용어들은 도면들에 예시되는 다른 엘리먼트(들) 또는 피처(들)에 대한 하나의 엘리먼트 또는 피처의 관계를 설명하기 위하여 설명의 용이성을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 배향에 부가하여 사용시 또는 동작시 디바이스의 상이한 배향들을 포함하도록 의도된다. 장치는 다른 방식으로 배향될 수 있거나(90도 또는 다른 배향으로 회전될 수 있음), 본 명세서에서 사용된 공간적으로 상대적인 디스크립터는 그에 따라 유사하게 해석될 수 있다.
다양한 실시예들은 반도체 디바이스들 내의 천연 산화물 층을 제거하기 위한 개선된 사전 세정 프로세스를 수행하는 방법들 및 상기 방법에 의해 형성된 반도체 디바이스들을 제공한다. 사전 세정 프로세스는 플라즈마가 없는 건식 에칭 프로세스일 수 있다. 몇몇 실시예들에서, 사전 세정 프로세스는 핀들에 에피택셜 소스/드레인 영역들을 형성하기 전에 핀들에 형성된 리세스들로부터 산화물(예를 들어, 천연 산화물)을 제거하기 위해 플루오르화 수소(HF) 및 암모니아(NH3)와 같은 에천트들을 사용할 수 있다. 플라즈마가 없는 건식 에칭 프로세스를 사용하여 사전 세정 프로세스를 수행하는 것은 쉘로우 트렌치 격리(STI, Shallow Trench Isolation) 영역들로부터 재료의 제거를 감소시키고, 더 나은 STI 영역 프로파일들을 제공할 수 있다. 이것은 증가된 항복 전압, 더 나은 성능, 및 감소된 디바이스 결함들을 갖는 사전 세정 프로세스를 포함하는 방법들에 의해 형성된 반도체 디바이스들을 초래할 수 있다.
도 1은 몇몇 실시예에 따른 FinFET들의 일례를 예시한다. FinFET들은 기판(50)(예를 들어, 반도체 기판) 상에 핀들(55)을 포함한다. STI 영역들(58)은 기판(50)에 배치되고, 핀들(55)은 인접한 STI 영역들(58) 위에서 그들 사이로부터 돌출된다. STI 영역들(58)이 기판(50)과 분리된 것으로 설명/예시되었지만, 본 명세서에서 사용되는 용어 "기판"은 STI 영역들을 포함하는 반도체 기판 또는 단지 반도체 기판만을 지칭하기 위해 사용될 수 있다. 추가적으로, 핀들(55)이 기판(50)과 함께 단일의 연속 재료들로서 예시되었지만, 핀들(55) 및/또는 기판(50)은 단일 재료 또는 복수의 재료들을 포함할 수 있다. 이러한 맥락에서, 핀들(55)은 이웃하는 STI 영역들(58) 사이에서 연장되는 부분들을 지칭한다.
게이트 유전체 층들(100)은 측벽들을 따라 그리고 핀들(55)의 상부면 위에 있고, 게이트 전극들(102)은 게이트 유전체 층(100) 위에 있다. 에피택셜 소스/드레인 영역들(92)은 핀들(55), 게이트 유전체 층들(100), 및 게이트 전극들(102)의 양측 상에 배치된다. 도 1은 추후 도면들에서 사용되는 참조 단면도들을 추가로 예시한다. 단면 A-A'는 게이트 전극(102)의 종축을 따라, 예를 들어 FinFET들의 에피택셜 소스/드레인 영역들(92) 사이의 전류 흐름 방향에 직각인 방향으로 있다. 단면 B-B'는 단면 A-A'에 직각이고, 핀(55)의 종축을 따라, 예를 들어 FinFET들의 에피택셜한 소스/드레인 영역들(92) 사이의 전류 흐름의 방향으로 있다. 단면 C-C'는 단면 A-A'와 평행하고, FinFET들의 에피택셜한 소스/드레인 영역들(92)을 통해 연장된다. 단면 D-D'는 단면 B-B'와 평행하고, FinFET들의 핀들(55)을 통해 연장된다. 후속 도면들은 명확성을 위해 이들 참조 단면들을 참조한다.
본 명세서에서 논의되는 몇몇 실시예들은 게이트-라스트(gate-last) 프로세스를 사용하여 형성된 핀 전계 효과 트랜지스터(FinFET)들의 맥락에서 논의된다. 몇몇 실시예들에서, 게이트-퍼스트(gate-first) 프로세스가 사용될 수 있다. 또한, 몇몇 실시예들은 평면 FET들, 나노구조물(예를 들어, 나노시트, 나노와이어, 게이트-올-어라운드(gate-all-around) 등) 전계 효과 트랜지스터(NSFET, nanostructure field effect transistor)들 등과 같은 평면 디바이스들에서 사용되는 양상들을 고려한다.
도 2 내지 도 17d는 몇몇 실시예들에 따른 FinFET들의 제조에 있어서의 중간 단계들의 단면도들이다. 도 2 내지 도 5는 도 1에 예시된 참조 단면 A-A'를 예시한다. 도 6a, 도 12a, 도 13a, 도 14a, 도 15a, 도 16a 및 도 17a는 도 1에 예시된 참조 단면 A-A'를 따라 예시되어 있다. 도 6b, 도 7b, 도 8b, 도 9b, 도 10b, 도 11b, 도 12b, 도 13b, 도 14b, 도 15b, 도 15c, 도 16b 및 도 17b는 도 1에 예시된 유사한 단면 B-B'를 따라 예시되어 있다. 도 7a, 도 8a, 도 9a, 도 10a, 도 11a, 도 11c 및 도 12c는 도 1에 예시된 참조 단면 C-C'를 따라 예시되어 있다. 도 9c, 도 10c, 도 12d, 도 17c 및 도 17d는 도 1에 예시된 참조 단면 D-D'를 따라 예시되어 있다.
도 2에서, 기판(50)이 제공된다. 기판(50)은 (예를 들어, p-타입 또는 n-타입 도펀트로) 도핑되거나 또는 도핑되지 않을 수 있는, 벌크 반도체, 반도체 온 절연체(SOI, semiconductor-on-insulator) 기판일 수 있다. 기판(50)은 실리콘 웨이퍼와 같은 웨이퍼일 수 있다. 일반적으로, SOI 기판은 절연체 층 상에 형성된 반도체 재료의 층이다. 절연체 층은 예를 들어, 매립 산화물(BOX, buried oxide) 층, 실리콘 산화물 층 등일 수 있다. 절연체 층은 일반적으로 실리콘 또는 유리 기판인 기판 상에 제공된다. 다층 또는 그래디언트 기판과 같은 다른 기판들이 또한 사용될 수 있다. 몇몇 실시예들에서, 기판(50)의 반도체 재료는 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함한 화합물 반도체; 실리콘-게르마늄, 갈륨 비화물 인화물, 알루미늄 인듐 비화물, 알루미늄 갈륨 비화물, 갈륨 인듐 비화물, 갈륨 인듐 인화물 및/또는 갈륨 인듐 비화물 인화물을 포함하는 합금 반도체; 또는 이들의 조합들을 포함할 수 있다.
기판(50)은 영역(50N) 및 영역(50P)을 갖는다. 영역(50N)은 NMOS 트랜지스터들, 예를 들어 n-타입 FinFET들과 같은 n-타입 디바이스들을 형성하기 위한 것일 수 있다. 영역(50P)은 PMOS 트랜지스터들, 예를 들어 p-타입 FinFET들과 같은 p-타입 디바이스들을 형성하기 위한 것일 수 있다. 영역(50N)은 (디바이더(51)에 의해 예시된 바와 같이) 영역(50P)으로부터 물리적으로 분리될 수 있고, 영역(50N)과 영역(50P) 사이에 임의의 수의 디바이스 피처들(예를 들어, 다른 능동 디바이스들, 도핑된 영역들, 격리 구조물들 등)이 배치될 수 있다.
도 3에서, 핀들(55)은 기판(50)에 형성된다. 핀들(55)은 반도체 스트립들이다. 몇몇 실시예들에서, 핀들(55)은 기판(50)에서 트렌치들을 에칭함으로써 기판(50)에 형성될 수 있다. 에칭은 반응성 이온 에칭(RIE, reactive ion etch), 중성 빔 에칭(NBE, neutral beam etch) 등, 또는 이들의 조합과 같은 임의의 허용가능한 에칭 프로세스일 수 있다. 에칭은 이방성일 수 있다.
핀들(55)은 임의의 적합한 방법에 의해 패터닝될 수 있다. 예를 들어, 핀들(55)은 이중 패터닝 또는 다중 패터닝 프로세스들을 포함하는 하나 이상의 포토리소그래피 프로세스를 사용하여 패터닝될 수 있다. 일반적으로, 이중 패터닝 또는 다중 패터닝 프로세스는 포토리소그래피 및 자기 정렬 프로세스를 결합하여, 예를 들어 단일의 직접 포토리소그래피 프로세스를 사용하여 얻을 수 있는 것보다 더 작은 피치들을 갖는 패턴들이 생성되도록 허용한다. 예를 들어, 몇몇 실시예들에서, 희생 층은 기판 위에 형성되고 포토리소그래피 프로세스를 사용하여 패터닝된다. 스페이서들은 자기 정렬 프로세스를 사용하여 패터닝된 희생 층과 함께 형성된다. 희생 층은 그 후 제거되고, 나머지 스페이서들은 그 후 핀들(55)을 패터닝하는데 사용될 수 있다. 몇몇 실시예들에서, 마스크(또는 다른 층)는 핀들(5) 상에 남아있을 수 있다.
도 4에서, 쉘로우 트렌치 격리(STI) 영역들(58)이 핀들(55)에 인접하게 형성된다. STI 영역들(58)은 기판(50) 위에 그리고 이웃 핀들(55) 사이에 절연 재료(개별적으로 예시되지는 않음)를 형성함으로써 형성될 수 있다. 절연 재료는 산화물, 예컨대 실리콘 산화물, 질화물 등, 또는 이들의 조합일 수 있으며, 고밀도 플라즈마 화학 기상 증착(HDP-CVD, high density plasma chemical vapor deposition), 유동성 CVD(FCVD, flowable CVD)(예를 들어, 성막된 재료를 산화물과 같은 다른 재료로 변환시키기 위한 포스트(post) 경화를 통해 원격 플라즈마 시스템에서의 CVD 기반 재료 성막) 등, 또는 이들의 조합에 의해 형성될 수 있다. 임의의 허용가능한 프로세스에 의해 형성된 다른 절연 재료들이 사용될 수 있다. 예시된 실시예에서, 절연 재료는 FCVD 프로세스에 의해 형성된 실리콘 산화물이다. 일단 절연 재료가 형성되면 어닐링 프로세스가 수행될 수 있다. 몇몇 실시예들에서, 절연 재료는 초과 절연 재료가 핀들(55)을 커버하도록 형성된다. 절연 재료는 단일 층을 포함할 수 있거나 또는 다중 층을 이용할 수 있다. 예를 들어, 몇몇 실시예들에서 라이너(별도로 예시되지 않음)가 먼저 기판(50) 및 핀들(55)의 표면들을 따라 형성될 수 있다. 그 후, 위에서 논의된 것들과 같은 충전 재료가 라이너 위에 형성될 수 있다.
그 후, 핀들(55) 위의 초과 절연 재료를 제거하기 위해 제거 프로세스가 절연 재료에 적용된다. 몇몇 실시예들에서, 화학적 기계적 연마(CMP), 에치백 프로세스, 이들의 조합들 등과 같은 평탄화 프로세스가 이용될 수 있다. 평탄화 프로세스는 절연 재료 및 핀들(55)을 평탄화할 수 있다. 평탄화 프로세스는 평탄화 프로세스가 완료된 후, 핀들(55)의 상부면들과 절연 재료가 수평이 되도록 핀들(55)을 노출시킨다.
그 후, 절연 재료는 도 4에 예시된 바와 같이 STI 영역들(58)을 형성하기 위해 리세스된다. 절연 재료는 핀들(55) 및 기판(50)의 상부 부분들이 이웃한 STI 영역들(58) 사이로부터 돌출되도록 리세스된다. 뿐만 아니라, STI 영역들(58)의 상부면들은 예시된 바와 같은 평평한 표면들, 볼록한 표면들, 오목한 표면들(디싱(dishing)과 같은), 또는 이들의 조합을 가질 수 있다. STI 영역들(58)의 상단면들은 적절한 에칭에 의해 평평하게, 볼록하게, 및/또는 오목하게 형성될 수 있다. STI 영역들(58)은 절연 재료의 재료에 대해 선택적인 것과 같은 허용가능한 에칭 프로세스(예를 들어, 핀들(55) 및 기판(50)의 재료보다 빠른 속도로 절연 재료의 재료를 에칭함)를 사용하여 리세스될 수 있다. 예를 들어, 희석된 불화수소(dHF, dilute hydrofluoric) 산을 사용한 산화물 제거가 사용될 수 있다.
도 2 내지 도 4와 관련하여 설명된 프로세스는 단지 핀들(55)이 어떻게 형성될 수 있는지의 일례일 뿐이다. 몇몇 실시예들에서, 핀들(55)은 에피택셜 성장 프로세스에 의해 형성될 수 있다. 예를 들어, 유전체 층은 기판(50)의 상부면 위에 형성될 수 있고, 트렌치들은 유전체 층을 통해 에칭되어 아래 놓인 기판(50)을 노출시킬 수 있다. 호모에피택셜 구조물들은 트렌치들에서 에피택셜하게 성장될 수 있고, 유전체 층은 호모에피택셜 구조물이 핀들을 형성하기 위해 유전체 층으로부터 돌출되도록 리세스될 수 있다. 추가로, 몇몇 실시예들에서, 헤테로에피택셜 구조물들은 핀들(55)에 대해 사용될 수 있다. 예를 들어, 도 4의 핀들(55)은 리세스될 수 있고, 핀들(55)과 상이한 재료가 리세스된 핀들(55) 위에 에피택셜하게 성장될 수 있다. 이러한 실시예들에서, 핀들(55)은 리세스된 재료뿐만 아니라 리세스된 재료 위에 배치된 에피택셜하게 성장된 재료를 포함한다. 몇몇 실시예들에서, 유전체 층은 기판(50)의 상부면 위에 형성될 수 있고, 트렌치들은 유전체 층을 통해 에칭될 수 있다. 그 후, 헤테로에피택셜 구조물들은 기판(50)과 상이한 재료를 사용하여 트렌치들에서 에피택셜하게 성장될 수 있고, 유전체 층은 헤테로에피택셜 구조물들이 핀들(55)을 형성하기 위해 유전체 층으로부터 돌출되도록 리세스될 수 있다. 호모에피택셜 또는 헤테로에피택셜 구조물들이 에피택셜하게 성장되는 몇몇 실시예들에서, 에피택셜하게 성장된 재료들은 성장 동안 인 시츄 도핑될 수 있으며, 이는 이전의 주입 및 후속 주입을 배제시킬 수 있지만, 인 시튜 및 주입 도핑이 함께 사용될 수 있다.
또한, 영역(50P)(예를 들어, PMOS 영역)의 재료와 상이한 영역(50N)(예를 들어, NMOS 영역)의 재료를 에피택셜하게 성장시키는 것이 유리할 수 있다. 몇몇 실시예들에서, 핀들(55)의 상부 부분들은 실리콘 게르마늄(SixGe1-x, 여기서 x는 0 내지 1일 수 있음), 실리콘 탄화물, 순수한 또는 실질적으로 순수한 게르마늄, III-V족 화합물 반도체, II-VI족 화합물 반도체 등으로 형성될 수 있다. 예를 들어, III-V족 화합물 반도체를 형성하기 위해 이용가능한 재료는 인듐 비화물, 알루미늄 비화물, 갈륨 비화물, 인듐 인화물, 갈륨 질화물, 인듐 갈륨 비화물, 인듐 알루미늄 비화물, 갈륨 안티몬화물, 알루미늄 안티몬화물, 알루미늄 인화물, 갈륨 인화물 등을 포함하나, 이에 제한되는 것은 아니다.
추가로 도 4에서, 적절한 웰들(별도로 예시되지 않음)이 핀들(55) 및/또는 기판(50)에 형성될 수 있다. 몇몇 실시예들에서, 영역(50N)에 P 웰이 형성될 수 있고, 영역(50P)에 N 웰이 형성될 수 있다. 몇몇 실시예들에서, 영역(50N) 및 영역(50P) 모두에 P 웰 또는 N 웰이 형성된다.
상이한 웰 타입들을 갖는 실시예들에서, 영역(50N) 및 영역(50P)에 대한 상이한 주입 단계들은 포토레지스트 또는 다른 마스크들(별도로 예시되지 않음)을 사용하여 달성될 수 있다. 예를 들어, 포토레지스트는 영역(50N)에서 핀들(55) 및 STI 영역(58) 위에 형성될 수 있다. 포토레지스트는 PMOS 영역과 같은 기판(50)의 영역(50P)을 노출시키도록 패터닝된다. 포토레지스트는 스핀-온 기법을 사용함으로써 형성될 수 있으며, 허용가능한 포토리소그래피 기법들을 사용하여 패터닝될 수 있다. 포토레지스트가 패터닝되면 영역(50P)에 n-타입 불순물 주입이 수행되고, 포토레지스트는 NMOS 영역과 같은 영역(50N)에 n-타입 불순물이 주입되는 것을 실질적으로 방지하는 마스크로서 작용할 수 있다. n-타입 불순물들은 약 1x1016 atoms/cm3 내지 약 1x1018 atoms/cm3와 같은, 1x1018 atoms/cm3 이하의 농도로 영역에 주입된 인, 비소, 안티몬 등일 수 있다. 주입 후 포토레지스트는 예컨대 허용가능한 애싱 프로세스에 의해 제거된다.
영역(50P)의 주입 후에, 포토레지스트가 영역(50P)의 핀들(55) 및 STI 영역들(58) 위에 형성된다. 포토레지스트는 NMOS 영역과 같은 기판(50)의 영역(50P)을 노출시키도록 패터닝된다. 포토레지스트는 스핀-온 기법을 사용함으로써 형성될 수 있으며, 허용가능한 포토리소그래피 기법들을 사용하여 패터닝될 수 있다. 포토레지스트가 패터닝되면, 영역(50N)에 p-타입 불순물 주입이 수행되고, 포토레지스트는 PMOS 영역과 같은 영역(50P)에 P-타입 불순물들이 주입되는 것을 실질적으로 방지하는 마스크로서 작용할 수 있다. p-타입 불순물들은 약 1x1016 atoms/cm3 내지 약 1x1018 atoms/cm3와 같은, 1x1018 atoms/cm3 이하의 농도로 영역에 주입된 붕소, 붕소 불화물, 인듐 등일 수 있다. 주입 후, 포토레지스트는 예컨대 허용가능한 애싱 프로세스에 의해 제거될 수 있다.
영역(50N) 및 영역(50P)의 주입 후, 주입 손상을 복구하고 주입된 p-타입 및/또는 n-타입 불순물들을 활성화시키기 위해 어닐링이 수행될 수 있다. 몇몇 실시예들에서, 에피택셜 핀들의 성장된 재료들은 성장 동안 인 시츄 도핑될 수 있으며, 이는 주입을 배제시킬 수 있지만, 인 시튜 및 주입 도핑이 함께 사용될 수 있다.
도 5에서, 더미 유전체 층들(60)은 핀들(55) 및 기판(50) 상에 형성된다. 더미 유전체 층들(60)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 이들의 조합 등일 수 있으며, 허용가능한 기법들에 따라 성막되거나 열적으로 성장될 수 있다. 더미 게이트 층(62)은 더미 유전체 층들(60) 위에 형성되며, 마스크 층(64)은 더미 게이트 층(62) 위에 형성된다. 더미 게이트 층(62)은 더미 유전체 층들(60) 위에 성막될 수 있고, 그 후 CMP와 같은 프로세스에 의해 평탄화될 수 있다. 마스크 층(64)은 더미 게이트 층(62) 위에 성막될 수 있다. 더미 게이트 층(62)은 도전성 또는 비 도전성 재료들일 수 있으며, 비정질 실리콘, 다결정-실리콘(폴리실리콘), 다결정 실리콘-게르마늄(폴리-SiGe), 금속성 질화물들, 금속성 실리사이드들, 금속성 산화물들, 및 금속들을 포함하는 그룹으로부터 선택될 수 있다. 더미 게이트 층(62)은 물리 기상 증착(PVD), CVD, 스퍼터 증착, 또는 선택된 재료를 성막하기 위해 본 기술분야에 알려지고 사용되는 다른 기법들에 의해 성막될 수 있다. 더미 게이트 층(62)은 STI 영역들(58)의 재료로부터 높은 에칭 선택도를 갖는 다른 재료들로 제조될 수 있다. 마스크 층(64)은 예를 들어, 실리콘 질화물, 실리콘 산질화물 등을 포함할 수 있다. 이 예에서, 단일 더미 게이트 층(62) 및 단일 마스크 층(64)은 영역(50N) 및 영역(50P)에 걸쳐 형성된다. 더미 유전체 층들(60)은 단지 예시를 목적으로 핀들(55) 및 기판(50)만을 커버하는 것으로 도시되어 있음을 주목한다. 몇몇 실시예들에서, 더미 유전체 층들(60)은 더미 유전체 층들(60)이 더미 게이트 층(62)과 STI 영역들(58) 사이에서 연장하도록 STI 영역(58)을 커버하게끔 성막될 수 있다.
도 6a 내지 도 17d는 실시예 디바이스들의 제조에서 다양한 추가 단계들을 예시한다. 도 6a 내지 도 17d는 영역(50N) 또는 영역(50P)의 피처들을 예시한다. 예를 들어, 도 6a 내지 도 17d에 예시된 구조물들은 영역(50N) 및 영역(50P) 모두에 적용가능할 수 있다. 영역(50N) 및 영역(50P)의 구조물들에서의 차이들(만약 있다면)은 각각의 도면에 첨부된 텍스트에 설명되어 있다.
도 6a 및 도 6b에서, 마스크 층(64)(도 5 참조)은 마스크들(74)을 형성하기 위해 허용가능한 포토리소그래피 및 에칭 기법들을 사용하여 패터닝될 수 있다. 마스크들(74)의 패턴을 더미 게이트 층(62)으로 전사하여 더미 게이트들(72)을 형성하기 위해 허용가능한 에칭 기법이 사용될 수 있다. 몇몇 실시예들에서, 마스크들(74)의 패턴은 또한 더미 유전체 층들(60)로 전사될 수 있다. 더미 게이트들(72)은 핀들(55)의 각각의 채널 영역들(68)을 커버한다. 마스크들(74)의 패턴은 인접한 더미 게이트들로부터 더미 게이트들(72) 각각을 물리적으로 분리하기 위해 사용될 수 있다. 더미 게이트들(72)은 또한 각각의 에피택셜 핀들(55)의 길이 방향에 실질적으로 수직인 길이 방향을 가질 수 있다. 더미 유전체 층들(60), 더미 게이트들(72), 및 마스크들(74)은 집합적으로 "더미 게이트 스택들"로 지칭될 수 있다.
도 7a 및 도 7b에서, 제1 스페이서 층(80) 및 제2 스페이서 층(82)은 도 6a 및 도 6b에 예시된 구조물들 위에 형성된다. 도 7a 및 도 7b에서, 제1 스페이서 층(80)은 STI 영역들(58)의 상부면들, 핀들(55) 및 마스크들(74)의 상부면들 및 측벽들, 및 더미 게이트들(72) 및 더미 유전체 층들(60)의 측벽들 상에 형성된다. 제2 스페이서 층(82)은 제1 스페이서 층(80) 위에 성막된다. 제1 스페이서 층(80)은 열 산화에 의해 형성되거나 또는 CVD, ALD 등에 의해 성막될 수 있다. 제1 스페이서 층(80)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등으로 형성될 수 있다. 제2 스페이서 층(82)은 CVD, ALD 등에 의해 성막될 수 있다. 제2 스페이서 층(82)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등으로 형성될 수 있다.
도 8a 및 도 8b에서, 제1 스페이서 층(80) 및 제2 스페이서 층(82)은 제1 스페이서들(81) 및 제2 스페이서들(83)을 형성하기 위해 에칭된다. 제1 스페이서 층(80) 및 제2 스페이서 층(82)은 이방성 에칭 프로세스(예를 들어, 건식 에칭 프로세스) 등과 같은 적합한 에칭 프로세스를 사용하여 에칭될 수 있다. 제1 스페이서들(81) 및 제2 스페이서들(83)은 핀들(55), 더미 유전체 층들(60), 더미 게이트들(72), 및 마스크들(74)의 측벽들 상에 배치될 수 있다. 제1 스페이서들(81) 및 제2 스페이서들(83)은 제1 스페이서 층(80) 및 제2 스페이서 층(82)을 에칭하는데 사용되는 에칭 프로세스들 뿐만 아니라 핀들(55)과 더미 게이트 스택들 사이의 서로 다른 높이들로 인해, 핀들(55) 및 더미 게이트 스택들에 인접한 상이한 높이들을 가질 수 있다. 구체적으로, 도 8a 및 도 8b에 예시된 바와 같이, 몇몇 실시예들에서, 제1 스페이서들(81) 및 제2 스페이서들(83)은 핀들(55) 및 더미 게이트 스택들의 측벽들을 부분적으로 위로 연장시킬 수 있다. 몇몇 실시예들에서, 제1 스페이서들(81) 및 제2 스페이서들(83)은 더미 게이트 스택들의 상부면들까지 연장될 수 있다.
제1 스페이서들(81) 및 제2 스페이서들(83)이 형성된 후, 저농도 소스/드레인(LDD, lightly doped source/drain) 영역들(별도로 예시되지 않음)에 대한 주입이 수행될 수 있다. 도 4에서 위에서 논의된 주입들과 유사한 상이한 디바이스 타입들을 갖는 실시예들에서, 영역(50P)을 노출시키면서, 영역(50N) 위에 포토레지스트와 같은 마스크가 형성될 수 있고, 영역(50P)에 노출된 핀들(55) 및 기판(50)에 적절한 타입(예를 들어, p-타입) 불순물들이 주입될 수 있다. 그 후 마스크는 제거될 수 있다. 후속하여, 영역(50N)을 노출시키면서, 영역(50P) 위에 포토레지스트와 같은 마스크가 형성될 수 있고, 영역(50N)에 노출된 핀들(55) 및 기판(50)에 적절한 타입의 불순물들(예를 들어, N-타입)이 주입될 수 있다. 그 후 마스크는 제거될 수 있다. n-타입 불순물들은 이전에 논의된 n-타입 불순물들 중 임의의 것일 수 있고, p-타입 불순물들은 이전에 논의된 p-타입 불순물들 중 임의의 것일 수 있다. 저농도로 도핑된 소스/드레인 영역들은 약 1x1015 atoms/cm3 내지 약 1x1019 atoms/cm3의 불순물들의 농도를 가질 수 있다. 어닐링은 주입 손상을 복구하고 주입된 불순물들을 활성화시키는데 사용될 수 있다.
상기 개시내용은 일반적으로 스페이서들 및 LDD 영역들을 형성하는 프로세스를 설명한다는 점에 유의한다. 다른 프로세스들 및 시퀀스들이 사용될 수 있다. 예를 들어, 더 적은 또는 추가의 스페이서들이 이용될 수 있고, 상이한 순서의 단계들이 이용될 수 있다(예를 들어, 제1 스페이서들(81)은 제2 스페이서들(83)을 형성하기 전에 형성될 수 있는 것, 추가 스페이서들이 형성 및 제거될 수 있는 것 등). 더욱이, n-타입 및 p-타입 디바이스들은 상이한 구조물들 및 단계들을 사용하여 형성될 수 있다.
도 9a 내지 도 9c에서, 제1 리세스들(86)은 핀들(55)에 형성되고, 기판(50) 및 제2 리세스들(88)은 STI 영역들(58)에 형성된다. 도 9a에 예시된 바와 같이, STI 영역들(58)의 상부면들은 기판(50)의 상부면들과 수평일 수 있다. 기판(50)은 제1 리세스들(86)의 하부면들이 STI 영역들(58)의 상부면들 위에 또는 아래에 배치되도록 에칭될 수 있다. 핀들(55)은 에피택셜 소스/드레인 영역들(예컨대, 에피택셜 소스/드레인 영역들(92), 도 11a 내지 도 11c와 관련하여 아래에서 논의됨)이 제1 리세스들(86)에 후속하여 형성될 수 있도록, 제1 리세스들(86)을 형성하기 위해 에칭될 수 있다. 제1 리세스들(86)을 형성하는데 사용되는 에칭 프로세스들은 핀들(55) 및 기판(50)의 재료에 대해 선택적일 수 있다(예를 들어, 핀들(55) 및 기판(50)의 재료를 STI 영역들(58)의 재료보다 빠른 속도로 에칭하는 에칭 프로세스들). 그러나, STI 영역들(58)으로부터의 일부 재료는 제1 리세스들(86)을 형성하는데 사용되는 에칭 프로세스들에 의해 제거되어 제2 리세스들(88)을 형성할 수 있다.
제1 리세스들(86) 및 제2 리세스들(88)은 RIE, NBE 등과 같은 이방성 에칭 프로세스를 사용하여 핀들(55), 기판(50) 및 STI 영역들(58)을 에칭함으로써 형성될 수 있다. 몇몇 실시예들에서, 핀들(55), 기판(50), 및 STI 영역들(58)을 에칭하는데 사용되는 프로세스 가스들은 수소 브롬화물(HBr), 메탄(CH4) 및 헬륨(He)을 포함할 수 있지만, 임의의 적합한 프로세스 가스들이 핀들(55), 기판(50) 및 STI 영역들(58)을 에칭하는데 사용될 수도 있다. 제1 스페이서들(81), 제2 스페이서들(83) 및 마스크들(74)은 제1 리세스들(86) 및 제2 리세스들(88)을 형성하는데 사용되는 에칭 프로세스들 동안 핀들(55), 기판(50) 및 STI 영역들(58)의 부분들을 마스킹한다. 단일 에칭 프로세스 또는 다중 에칭 프로세스들이 제1 리세스들(86) 및 제2 리세스들(88)을 형성하기 위해 사용될 수 있다. 제1 리세스들(86)이 원하는 깊이에 도달한 후에 제1 리세스들(86) 및 제2 리세스들(88)의 에칭을 중지하기 위해 시간 설정된(timed) 에칭 프로세스들이 사용될 수 있다.
도 9a에 예시된 바와 같이, 인접한 핀들(55) 사이에 형성된 제2 리세스들(88)은 약 3nm 내지 약 5nm 또는 약 3nm 내지 약 10nm의 폭(W1) 및 약 3nm 내지 약 8nm 또는 약 3nm 내지 약 20nm의 깊이(D1)를 가질 수 있다. 인접한 핀들(55) 외부에 배치된 제2 리세스들(88)은 약 5nm 내지 약 25nm 또는 약 10nm 내지 약 20nm의 깊이(D2)를 가질 수 있다. 도 9b에 예시된 바와 같이, 핀들(55) 및 기판(50)에 형성된 제1 리세스들(86)은 약 40nm 내지 약 60nm 또는 약 45nm 내지 약 55nm의 깊이(D3)를 가질 수 있다. 도 9c에 예시된 바와 같이, 인접한 더미 게이트 스택들 사이에 형성된 제2 리세스들은 약 20nm 내지 약 28nm 또는 약 22nm 내지 약 26nm의 폭(W2) 및 약 5nm 내지 약 25nm 또는 약 10nm 내지 약 20nm의 깊이(D4)를 가질 수 있다.
도 10a 내지 도 10c에서, 제1 리세스들(86)에 인접한 기판(50) 및 핀들(55)의 표면들로부터 산화물(예를 들어, 천연 산화물)을 제거하기 위해 사전 세정 프로세스가 수행된다. 사전 세정 프로세스는 또한 STI 영역들(58)로부터 재료를 제거하여 제2 리세스들(88)을 연장시킬 수 있다. 사전 세정 프로세스는 등방성 건식 에칭 프로세스 등으로 수행될 수 있다. 몇몇 실시예들에서, 사전 세정 프로세스는 플라즈마가 없는 기체 에칭 프로세스를 사용할 수 있다. 사전 세정 프로세스는 수소 불화물(HF)과 같은 제1 프로세스 가스와, 암모니아(NH3), 아르곤(Ar), 헬륨(He), 수소(H2), 그 조합 등과 같은 제2 프로세스 가스를 사용할 수 있다. 사전 세정 프로세스 동안의 제1 프로세스 가스의 유량은 약 2sccm 내지 약 7sccm 또는 약 3sccm 내지 약 5sccm일 수 있고, 제2 프로세스 가스의 유량은 약 6 sccm 내지 약 20 sccm 또는 약 10 sccm 내지 약 16 sccm일 수 있다. 제1 프로세스 가스 대 제2 프로세스 가스의 유량의 비율은 약 1 : 10 내지 약 1 : 1 또는 약 1 : 5 내지 약 1 : 2일 수 있다. 사전 세정 프로세스는 약 5 °C 내지 약 15 °C의 온도, 약 1 Torr 내지 약 3 Torr의 압력, 및 약 70 초 내지 약 80 초 범위의 기간 동안 수행될 수 있다. 사전 세정 프로세스는 핀들(55) 및 제1 리세스들(86)에 인접한 기판(50)의 표면들로부터 약 4nm 미만 또는 약 3nm 내지 약 5nm의 두께를 갖는 산화물 층을 제거할 수 있다.
종래의 사전 세정 프로세스들은 불소(F) 라디칼들과 같은 라디칼들을 포함하는 플라즈마 기반 건식 에칭 프로세스들을 사용할 수 있다. 플라즈마가 없는 가스 세정 프로세스와 비교하여, 종래의 사전 세정 프로세스들은 더 짧은 기간 동안 더 높은 온도와 더 높은 압력에서 수행될 수 있다. 플라즈마 기반 프로세스들 또는 습식 에칭 프로세스들을 사용할 수 있는 종래의 사전 세정 프로세스들과 대조적으로, 플라즈마가 없는 가스 세정 프로세스를 사용하는 것은 제1 스페이서들(81) 및 제2 스페이서들(83) 아래의 STI 영역들(58)의 언더 컷팅을 감소시킨다. 이것은 항복 전압을 증가시키고, 더 나은 성능을 갖고 디바이스 결함들이 감소된 디바이스들을 초래한다.
도 10a에 예시된 바와 같이, 핀들(55) 외부의 제2 리세스들(88)은 약 5 nm 내지 약 25 nm 또는 약 10 nm 내지 약 20 nm의 깊이(D5)로 연장되는 제1 둥근 프로파일, 및 제1 둥근 프로파일의 바닥으로부터 약 10 nm 내지 약 30 nm 또는 약 15 nm 내지 약 25 nm의 깊이(D6)로 연장되는 제2 둥근 프로파일을 갖는 프로파일을 가질 수 있다. 깊이(D5) 대 깊이(D6)의 비율은 약 5 : 6 내지 약 2 : 3 또는 약 4 : 5 내지 약 7:10 일 수 있다. 제2 리세스들(88)은 제1 스페이서들(81) 및 제2 스페이서들(83)을 약 3nm 미만 또는 약 3nm 내지 약 5nm의 측방향 거리(LD1)만큼 언더컷할 수 있다. 인접한 핀들(55) 사이의 제2 리세스들(88)은 약 3 nm 내지 약 5 nm, 약 5 nm 내지 약 7 nm, 또는 약 5 nm 내지 약 12 nm의 최대 폭들(W3) 및
약 5 nm 내지 약 10 nm 또는 약 5 nm 내지 약 22 nm의 깊이들(D7)을 가질 수 있다.
도 10c에 예시된 바와 같이, 더미게이트 스택들에 인접한 제2 리세스들(88)은 약 5 nm 내지 약 25 nm, 약 7 nm 내지 약 27 nm, 또는 약 10 nm 내지 약 20 nm의 깊이(D8)로 연장되는 제1 둥근 프로파일, 및 제1 둥근 프로파일의 바닥으로부터 약 10 nm 내지 약 30 nm 또는 약 15 nm 내지 약 25 nm의 깊이(D6)로 제2 둥근 프로파일을 갖는 프로파일을 가질 수 있다. 깊이(D8) 대 깊이(D9)의 비율은 약 5 : 6 내지 약 2 : 3 또는 약 4 : 5 내지 약 7:10 일 수 있다. 제2 리세스들(88)은 제1 스페이서들(81) 및 제2 스페이서들(83)을 약 3nm 미만 또는 약 3nm 내지 약 5nm의 측방향 거리(LD2)만큼 언더컷할 수 있다. 제1 둥근 프로파일은 약 25nm 내지 약 30nm 또는 약 26nm 내지 약 29nm의 최대 폭(W4)을 가질 수 있고, 제2 둥근 프로파일은 약 5 nm 내지 약 10 nm 또는 약 6 nm 내지 약 9 nm의 최대 폭(W5)을 가질 수 있다. 폭(W4) 대 폭(W5)의 비율은 약 6 : 1 내지 약 5 : 1 일 수 있다. 인접한 제2 리세스들(88)을 분리하는 STI 영역들(58)의 폭(W6)은 약 24nm보다 크거나 약 20nm 내지 약 28nm 일 수 있다. 제1 리세스들(86) 및 제2 리세스들(88)을 형성한 후, 제1 스페이서들(81) 및 제2 스페이서들(83)은 더미 게이트 스택들의 상단부에 인접한 두께(T1) 및 더미 게이트 스택들의 하단부에 인접한 두께(T2)를 가질 수 있다. 두께(T2) 대 두께(T1)의 비율은 약 1 내지 약 1.2 또는 약 1.05 내지 약 1.15 일 수 있다.
제1 프로세스 가스 및 제2 프로세스 가스를 사용하여 사전 세정 프로세스를 수행하는 것은 STI 영역들(58)로부터 제거되는 재료의 양을 최소화하면서, 핀들(55) 및 제1 리세스들(86)에 인접한 기판(50)의 표면들로부터 산화물 층이 제거되도록 허용한다. 몇몇 실시예들에서, 사전 세정 프로세스는 산화물 층을 제거하는 다른 방법들보다 측방향 에칭이 더 적을 수 있고, 더 나은 프로파일을 갖는 STI 영역들(58) 및 제2 리세스들(88)을 생성할 수 있다. 예를 들어, 더미 게이트 스택들의 인터페이스들과 STI 영역들(58)의 상단부에 인접하게 더 적은 꼬임(kink)이 형성될 수 있다. 사전 세정 프로세스를 사용하는 것은 증가된 항복 전압, 더 나은 성능, 및 감소된 디바이스 결함들을 갖는 사전 세정 프로세스를 포함하는 방법들에 의해 형성된 디바이스들을 초래한다.
사전 세정 프로세스가 수행된 후, 주입이 STI 영역들(58)에 수행될 수 있다. 주입들은 STI 영역들(58)의 저항을 증가시키는데 사용될 수 있으며, 이는 추가로 항복 전압을 증가시키고, 성능을 개선하고, 디바이스 결함들을 감소시킬 수 있다. 인 이온들, 붕소 이온들, 이들의 조합들 등과 같은 불순물들은 STI 영역들(58)에 주입될 수 있다. STI 영역들(58)은 약 1x1015 atoms/cm3 초과 또는 약 1x1015 atoms/cm3 내지 약 1x1016 atoms/cm3의 불순물들의 농도를 가질 수 있다. 불순물들은 약 50 ℃ 내지 약 70 ℃ 또는 약 55 ℃ 내지 약 65 ℃의 온도에서 주입될 수 있다. 어닐링은 주입 손상을 복구하고 주입된 불순물들을 활성화시키는데 사용될 수 있다.
도 11a 내지 도 11c에서, 에피택셜 소스/드레인 영역들(92)은 핀들(55)의 채널 영역들(68)에 응력을 가하도록 제1 리세스들(86)에 형성되어 성능을 향상시킨다. 도 10b에 예시된 바와 같이, 에피택셜 소스/드레인 영역들(92)은 각각의 더미 게이트(72)가 에피택셜 소스/드레인 영역들(92)의 각각의 인접한 쌍들 사이에 배치되도록, 제1 리세스들(86)에 형성된다. 몇몇 실시예들에서, 제1 스페이서들(81)은 에피택셜 소스/드레인 영역들(92)을 더미 게이트들(72)로부터 적절한 측방향 거리만큼 분리시키는데 사용되어, 에피택셜 소스/드레인 영역들(92)은 결과적인 FinFET들의 후속하여 형성된 게이트들을 단락시키지 않는다.
영역(50N), 예를 들어 NMOS 영역의 에피택셜 소스/드레인 영역들(92)은 영역(50P), 예를 들어 PMOS 영역을 마스킹함으로써 형성될 수 있다. 그 후, 에피택셜 소스/드레인 영역들(92)은 제1 리세스(86)에서 에피택셜하게 성장된다. 에피택셜 소스/드레인 영역들(92)은 n-타입 FinFET들에 적합한 것과 같은 임의의 허용가능한 재료를 포함할 수 있다. 예를 들어, 핀들(55)이 실리콘인 경우, 에피택셜 소스/드레인 영역들(92)은 실리콘, 실리콘 탄화물, 인 도핑된 실리콘 탄화물, 실리콘 인화물 등과 같이 핀들(55)에 인장 변형을 가하는 재료들을 포함할 수 있다. 에피택셜 소스/드레인 영역들(92)은 핀들(55)의 각각의 표면들로부터 상승된 표면들을 가질 수 있고, 패싯(facet)들을 가질 수 있다.
영역(50P), 예를 들어 PMOS 영역의 에피택셜 소스/드레인 영역들(92)은 영역(50N), 예를 들어 NMOS 영역을 마스킹함으로써 형성될 수 있다. 그 후, 에피택셜 소스/드레인 영역들(92)은 제1 리세스(86)에서 에피택셜하게 성장된다. 에피택셜 소스/드레인 영역들(92)은 p-타입 NSFET들에 적합한 것과 같은 임의의 허용가능한 재료를 포함할 수 있다. 예를 들어, 핀들(55)이 실리콘인 경우, 에피택셜 소스/드레인 영역들(92)은 실리콘-게르마늄, 붕소 도핑된 실리콘-게르마늄, 게르마늄, 게르마늄 주석 등과 같이 핀들(55)에 압축 변형을 가하는 재료들을 포함할 수 있다. 에피택셜 소스/드레인 영역들(92)은 또한 핀들(55)의 각각의 표면들로부터 상승된 표면들을 가질 수 있고, 패싯(facet)들을 가질 수 있다.
에피택셜 소스/드레인 영역들(92), 핀들(55) 및/또는 기판(50)은 도펀트들이 주입되어 소스/드레인 영역을 형성할 수 있는데, 이는 저농도로 도핑된 소스/드레인 영역들을 형성하기 위해 앞서 논의된 프로세스와 유사하게 어닐링이 이어진다. 소스/드레인 영역들은 약 1x1019 atoms/cm3 내지 약 1x1021 atoms/cm3의 불순물 농도를 가질 수 있다. 소스/드레인 영역들에 대한 n-타입 및/또는 p-타입 불순물들은 이전에 논의된 불순물들 중 임의 것일 수 있다. 몇몇 실시예들에서, 에피택셜 소스/드레인 영역들(92)은 성장 동안에 인 시츄 도핑될 수 있다.
영역(50N) 및 영역(50P)에서 에피택셜 소스/드레인 영역들(92)을 형성하는데 사용된 에피택시 프로세스들의 결과로, 에피택셜 소스/드레인 영역들(92)의 상부면들은 핀들(55)의 측벽들 너머 측방향으로 외측으로 확장되는 패싯들을 갖는다. 몇몇 실시예들에서, 이러한 패싯들은 도 11a에 예시된 바와 같이 동일한 FinFET의 인접한 에피택셜 소스/드레인 영역들(92)이 병합되도록 한다. 몇몇 실시예들에서, 인접한 에피택셜 소스/드레인 영역들(92)은 도 10c에 예시된 바와 같이 에피택시 프로세스가 완료된 후에도 분리된 상태로 유지된다. 도 11a 및 도 11c에 예시된 실시예들에서, 제1 스페이서들(81)은 STI 영역들(58) 위로 연장되는 핀들(55)의 측벽들의 부분들을 커버하도록 형성되어 에피택셜 성장을 차단할 수 있다. 몇몇 실시예들에서, 제1 스페이서들(81)을 형성하는데 사용되는 스페이서 에칭은 스페이서 재료를 제거하도록 조정되어 에피택셜하게 성장된 영역이 STI 영역(58)의 표면으로 연장되도록 허용할 수 있다.
제1 층간 유전체(ILD, interlayer dielectric)(96)가 도 6a, 도 11a, 도 11b 및 도 10c에 예시된 구조물들 위에 성막된다(도 7a 내지 도 10c의 프로세스들은 더미 게이트들(72) 및 더미 게이트들(72)에 의해 보호되는 다층 스택(56)을 예시하는 도 6a에 예시된 단면을 변경하지 않으며, 도 11a 내지 도 11c의 프로세스들은 STI 영역들(58)에 형성된 제2 리세스들(88)을 예씨하는 도 10c에 예시된 단면을 변경하지 않는다). 제1 ILD(96)는 유전체 재료로 형성될 수 있고, CVD, 플라즈마 강화 CVD(PECVD) 또는 FCVD와 같은 임의의 적합한 방법에 의해 성막될 수 있다. 유전체 재료들은 포스포-실리케이트 유리(PSG, phospho-silicate glass), 보로-실리케이트 유리(BSG, boro-silicate glass), 붕소 도핑된 포스포-실리케이트 유리(BPSG, boron-doped phospho-silicate glass), 비 도핑된 실리케이트 유리(USG, undoped silicate glass) 등을 포함할 수 있다. 임의의 허용가능한 프로세스에 의해 형성된 다른 절연 재료들이 사용될 수 있다. 몇몇 실시예들에서, 콘택 에칭 스탭 층(CESL)(94)은 제1 ILD(96)와 에피택셜 소스/드레인 영역들(92), 마스크들(74), 제1 스페이서들(81), 제2 스페이서들(83), 및 STI 영역들(58) 사이에 배치된다. CESL(94)은 위에 놓인 제1 ILD(96)의 재료와 상이한 에칭 속도를 갖는 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 등과 같은 유전체 재료를 포함할 수 있다.
도 13a 및 도 13b에서, CMP와 같은 평탄화 프로세스가 제1 ILD(96)의 상부면을 더미 게이트들(72) 또는 마스크들(74)의 상부면들과 수평하게 하기 위해 수행될 수 있다. 평탄화 프로세스는 또한 더미 게이트들(72) 상의 마스크들(74) 및 마스크들(74)의 측벽들을 따른 제1 스페이서들(81)의 부분들을 제거할 수 있다. 평탄화 프로세스 후, 더미 게이트들(72), 제1 스페이서들(81), 및 제1 ILD (96)의 상부면들은 같은 높이이다. 따라서, 더미 게이트들(72)의 상부면들은 제1 ILD(96)를 통해 노출된다. 몇몇 실시예들에서, 마스크들(74)은 남아있을 수 있으며, 이 경우 평탄화 프로세스는 마스크들(74) 및 제1 스페이서들(81)의 상부면들과 제1 ILD(96)의 상부면을 같은 높이가 되게 한다.
도 14a 및 도 14b에서, 더미 게이트들(72) 및 존재한다면 마스크들(74)은 에칭 단계(들)에서 제거되어, 제2 리세스들(98)이 형성된다. 제2 리세스들(98) 내의 더미 유전체 층들(60)의 부분들은 또한 제거될 수 있다. 몇몇 실시예들에서, 더미 게이트들(72)만이 제거되며, 더미 유전체 층들(60)은 남아 있고 제2 리세스들(98)에 의해 노출된다. 몇몇 실시예들에서, 더미 유전체 층들(60)은 다이의 제1 영역(예를 들어, 코어 로직 영역)의 제2 리세스들(98)로부터 제거되고, 다이의 제2 영역예를 들어, 입력/출력 영역)의 제2 리세스들(98)에 남아있다. 몇몇 실시예들에서, 더미 게이트들(72)은 이방성 건식 에칭 프로세스에 의해 제거된다. 예를 들어, 에칭 프로세스는 제1 ILD(96) 또는 제1 스페이서들(81)보다 빠른 속도로 더미 게이트들(72)을 선택적으로 에칭하는 반응 가스(들)를 사용하는 건식 에칭 프로세스를 포함할 수 있다. 각각의 제2 리세스(98)는 각각의 핀(55)의 채널 영역(68)을 노출시키고 그리고/또는 그 위에 놓인다. 각각의 채널 영역(68)은 에피택셜 소스/드레인 영역(92)의 이웃한 쌍들 사이에 배치된다. 제거 동안, 더미 게이트들(72)이 에칭될 때 더미 유전체 층(60)은 에칭 스탑 층으로서 사용될 수 있다. 그 후, 더미 유전체 층(60)은 더미 게이트들(72)의 제거 후에 옵션적으로 제거될 수 있다.
도 15a 및 도 15b에서, 게이트 유전체 층들(100) 및 게이트 전극들(102)은 대체 게이트들을 위해 형성된다. 도 15c는 도 15b의 영역(101)의 상세도를 예시한다. 게이트 유전체 층들(100)은 제2 리세스들(98)에, 예컨대 핀들(55) 및 제1 스페이서들(81)의 상부면들 및 측벽들 상에, 그리고 STI 영역들(58), 제1 ILD(96), 제2 스페이서들(83) 및 CESL(94)의 상부면들 상에 컨포멀하게 성막된다. 몇몇 실시예들에 따르면, 게이트 유전체 층들(100)은 실리콘 산화물, 실리콘 질화물, 또는 이들의 다중층들을 포함한다. 몇몇 실시예들에서, 게이트 유전체 층들(100)은 하이-k 유전체 재료를 포함하고, 이들 실시예들에서, 게이트 유전체 층들(100)은 약 7.0보다 큰 k 값을 가질 수 있고,하프늄, 알루미늄, 지르코늄, 란탄, 망간, 바륨, 티타늄, 납, 및 이들의 조합들의 금속 산화물 또는 실리케이트를 포함할 수 있다. 게이트 유전체 층들(100)의 형성 방법들은 분자 빔 증착(MBD, molecular beam deposition), ALD, PECVD 등을 포함할 수 있다. 더미 유전체 층들(60)의 부분들이 제2 리세스들(98)에 남아있는 실시예들에서, 게이트 유전체 층들(100)은 더미 유전체 층들(60)의 재료(예를 들어, SiO2)를 포함한다.
게이트 전극들(102)은 게이트 유전체 층(100) 위에 각각 성막되고, 제2 리세스들(98)의 나머지 부분들을 충전한다. 게이트 전극들(102)은 티타늄 질화물, 티타늄 산화물, 탄탈 질화물, 탄탈 탄화물, 코발트, 루테늄, 알루미늄, 텅스텐, 이들의 조합들, 또는 이들의 다층들과 같은 금속 함유 재료를 포함할 수 있다. 예를 들어, 단일 층 게이트 전극(102)이 도 15b에 예시되어 있지만, 게이트 전극들(102)은 도 15c에 의해 예시된 바와 같이 임의의 수의 라이너 층들(102A), 임의의 수의 일함수 튜닝 층들(102B), 및 충전 재료(102C)를 포함할 수 있다. 제2 리세스들(98)를 충전한 후, CMP와 같은 평탄화 프로세스가 수행되어 게이트 유전체 층(100)의 초과 부분들 및 게이트 전극들(102)의 재료를 제거할 수 있으며, 초과 부분들은 제1 ILD(96)의 상부면 위에 있다. 따라서 게이트 전극들(102) 및 게이트 유전체 층들(100)의 재료의 나머지 부분들은 결과적인 FinFET들의 대체 게이트들을 형성한다. 게이트 전극들(102) 및 게이트 유전체 층들(100)은 총칭하여 "게이트 스택들"로 지칭될 수 있다. 게이트 및 게이트 스택들은 핀들(55)의 채널 영역들(68)의 측벽들을 따라 연장될 수 있다.
영역(50N) 및 영역(50P)에서 게이트 유전체 층(100)의 형성은 각각의 영역의 게이트 유전체 층들(100)이 동일한 재료들로 형성되도록 동시에 발생할 수 있고, 게이트 전극들(102)의 형성은 각각의 영역의 게이트 전극들(102)이 동일한 재료들로 형성되도록 동시에 발생할 수 있다. 몇몇 실시예들에서, 각각의 영역의 게이트 유전체 층들(100)은 게이트 유전체 층들(100)이 상이한 재료들일 수 있도록 별개의 프로세스들에 의해 형성될 수 있고, 그리고/또는 각각의 영역의 게이트 전극들(102)은 게이트 전극들(102)이 상이한 재료들일 수 있도록 별개의 프로세스들에 의해 형성될 수 있다. 다양한 마스킹 단계들이 사용되어 별개의 프로세스를 사용할 때 적절한 영역들을 마스킹하고 노출시킬 수 있다.
도 16a 및 도 16b에서, 제2 ILD(106)는 제1 ILD(96) 위에 성막된다. 몇몇 실시예들에서, 제2 ILD(106)는 FCVD에 의해 형성된 유동성 막이다. 몇몇 실시예들에서, 제2 ILD(106)는 PSG, BSG, BPSG, USG 등과 같은 유전체 재료로 형성되고, CVD, PECVD 등과 같은 임의의 적합한 방법에 의해 성막될 수 있다. 몇몇 실시예들에서, 제2 ILD(106)의 형성 전에, 게이트 스택(게이트 유전체 층들(100) 및 대응하는 위에 놓인 게이트 전극들(102)을 포함함)이 리세스되어, 리세스가 게이트 스택 바로 위에 그리고 제1 스페이서들(81)의 대향 부분들 사이에 형성된다. 실리콘 질화물, 실리콘 산질화물 등과 같은 유전체 재료의 하나 이상의 층을 포함하는 게이트 마스크(104)가 리세스에 충전된 다음, 평탄화 프로세스가 수행되어 제1 ILD(96) 위로 연장되는 유전체 재료의 초과 부분들을 제거한다. 후속하여 형성된 게이트 콘택들(예컨대, 도 17a 및 도 17b와 관련하여 아래에서 논의되는 게이트 콘택들(112))은 게이트 마스크(104)를 관통하여 리세스된 게이트 전극들(102)의 상부면과 접촉한다.
도 17a 내지 도 17d에서, 게이트 콘택들(112) 및 소스/드레인 콘택들(114)은 제2 ILD(106) 및 제1 ILD(96)를 통해 형성된다. 소스/드레인 콘택들(114)용 개구들은 제1 ILD(96) 및 제2 ILD(106)를 통해 형성되고, 게이트 콘택들(112)용 개구들은 제2 ILD(106) 및 게이트 마스크(104)를 통해 형성된다. 개구들은 허용가능한 포토리소그래피 및 에칭 기법들을 사용하여 형성될 수 있다. 확산 배리어 층, 접착 층 등과 같은 라이너 및 도전성 재료가 개구들에 형성된다. 라이너는 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 포함할 수 있다. 도전성 재료는 구리, 구리 합금, 은, 금, 텅스텐, 코발트, 알루미늄, 니켈 등일 수 있다. 제2 ILD(106)의 표면으로부터 초과 재료를 제거하기 위해 CMP와 같은 평탄화 프로세스가 수행될 수 있다. 나머지 라이너 및 도전성 재료는 개구들에 소스/드레인 콘택들(114) 및 게이트 콘택들(112)을 형성한다. 어닐링 프로세스가 수행되어 에피택셜 소스/드레인 영역들(92)과 소스/드레인 콘택들(114) 사이의 계면에서 실리사이드를 형성할 수 있다. 소스/드레인 콘택들(114)은 에피택셜 소스/드레인 영역들(92)에 물리적 및 전기적으로 커플링되고, 게이트 콘택들(112)은 게이트 전극들(102)에 물리적 및 전기적으로 커플링된다. 소스/드레인 콘택들(114) 및 게이트 콘택들(112)은 상이한 프로세스들에서 형성될 수 있거나 또는 동일한 프로세스에서 형성될 수 있다. 동일한 단면으로 형성되는 것으로 도시되어 있지만, 소스/드레인 콘택들(114) 및 게이트 콘택들(112) 각각은 콘택들의 단락을 방지할 수 있는 상이한 단면들로 형성될 수 있음을 이해해야 한다.
도 17c에 예시된 바와 같이, 소스/드레인 콘택들(114)은 STI 영역들(58)의 상부면들 아래로 약 5 nm 내지 약 10 nm 또는 약 6 nm 내지 약 9 nm의 거리(D10)로 연장될 수 있다. CESL(94)의 측벽으로부터 소스/드레인 콘택들(114)의 측벽으로 연장되는 제1 ILD(96)의 폭(W7)은 약 5nm 내지 약 10nm 일 수 있고, 소스/드레인 콘택들(114)의 폭(W8)은 약 15 nm 내지 약 20 nm 일 수 있다. 폭(W8) 대 폭(W7)의 비율은 약 3 : 1 내지 약 4 : 1 일 수 있다. 도 17d에 예시된 바와 같이, 몇몇 실시예들에서, 소스/드레인 콘택들(114)의 하부면들은 STI 영역들(58)의 상부면들 위에 배치될 수 있다. 예를 들어, 소스/드레인 콘택들(114)의 하부면들은 약 2 nm 내지 약 8 nm 또는 약 3 nm 내지 약 6 nm의 거리(D11)만큼 STI 영역들(58)의 상부면들 위에 배치될 수 있다. 소스/드레인 콘택들(114)은 에피택셜 소스/드레인 영역들(92) 중 2 개 이상에 연결될 수 있으며, 도 17c 및 도 17d는 에피택셜 소스/드레인 영역들(92) 사이의 소스/드레인 콘택들(114)을 예시한다. 소스/드레인 콘택들(114)은 적어도 6nm 또는 약 4 내지 약 10nm의 측방향 거리만큼 게이트 스택들로부터 분리될 수 있다. 소스/드레인 콘택들(114)을 게이트 스택들로부터 적어도 측방향 거리만큼 분리하는 것은 항복 전압을 증가시키고, 디바이스 성능을 개선하며, 디바이스 결함들을 줄이는데 도움이 된다.
도 17c 및 도 17d에 예시된 바와 같이, 제2 ILD(96)는 게이트 마스크(104), 제1 스페이서들(81) 및 제2 스페이서들(83)의 상부면들을과 수평한 지점으로부터 게이트 유전체 층들(100), 제1 스페이서들(81) 및 제2 스페이서들(83)의 하부면들과 수평한 지점까지 연장되는 실질적으로 직선의 수직한 측벽을 가질 수 있다. 제2 ILD(96)의 측벽들은 게이트 유전체 층들(100), 제1 스페이서들(81) 및 제2 스페이서들(83)의 하부면들과 수평한 포인트로부터 STI 영역들(58)의 상부면들 아래의 제1 깊이까지 연장되는 제1 둥근 프로파일을 가질 수 있다. 제1 둥근 프로파일은 제1 직경을 가질 수 있다. 제2 ILD(96)의 측벽들은 제1 깊이로부터 STI 영역들(58)의 상부면들 아래의 제2 깊이까지 연장되는 제2 둥근 프로파일을 가질 수 있다. 제2 둥근 프로파일은 제1 직경보다 작은 제2 직경을 가질 수 있다. 제2 직경 대 제1 직경의 비율은 약 5 : 6 내지 약 2 : 3 또는 약 4 : 5 내지 약 7:10 일 수 있고, 제1 깊이 대 제2 깊이의 비율은 약 4 : 1 내지 약 7 : 1 또는 약 5 : 1 내지 약 6 : 1 일 수 있다. 도 17c 및 도 17d에 추가로 예시된 바와 같이, 소스/드레인 콘택들(114)의 상부 부분의 측벽들은 실질적으로 직선이고 수직일 수 있고, 소스/드레인 콘택들(114)의 하부 부분들의 측벽들은 둥근 프로파일을 가질 수 있다.
전술한 바와 같이, STI 영역(58)에 대해 전술한 사전 세정 프로세스 및 전술한 주입 프로세스를 사용하면 각각 STI 영역들(58)으로부터의 재료 손실이 감소하고 STI 영역들(58)의 저항이 향상된다. 이는 전술한 프로세스들에 따라 형성된 반도체 디바이스들에서 항복 전압을 증가시키고, 디바이스 성능을 개선하며, 디바이스 결함들을 감소시키는데 도움이 된다.
개시된 FinFET 실시예들은 또한 나노구조물들(예를 들어, 나노시트, 나노와이어, 게이트-올-어라운드 등) 전계 효과 트랜지스터(NSFET)들과 같은 나노구조물 디바이스들에 적용될 수 있다. NSFET 실시예들에서, 핀들은 채널 층들과 희생 층들의 교대 층 스택을 패터닝함으로써 형성된 나노구조물에 의해 대체된다. 더미 게이트 스택들 및 소스/드레인 영역들은 전술한 실시예들과 유사한 방식으로 형성된다. 더미 게이트 스택들이 제거된 후, 희생 층들은 채널 영역들에서 부분적으로 또는 완전히 제거될 수 있다. 대체 게이트 구조물들은 전술 한 실시예들과 유사한 방식으로 형성되며, 대체 게이트 구조물들은 희생 층들을 제거함으로써 남은 개구들을 부분적으로 또는 완전히 충전할 수 있으며, 대체 게이트 구조물들은 NSFET 디바이스들의 채널 영역들의 채널 층들을 부분적으로 또는 완전히 둘러쌀 수 있다. 교체 게이트 구조물들 및 소스/드레인 영역들에 대한 ILD들 및 콘택들은 전술한 실시예들과와 유사한 방식으로 형성될 수 있다. 나노구조물 디바이스는 미국 특허 출원 공개 번호 2016/0365414에 개시된 바와 같이 형성될 수 있으며, 이는 그 전체가 본원에 참조로 포함된다.
실시예에 따르면, 방법은, 반도체 기판 위에 쉘로우 트렌치 격리 영역을 형성하는 단계; 쉘로우 트렌치 격리 영역 위에 게이트 스택을 형성하는 단계; 이방성 에칭 프로세스를 사용하여 게이트 스택에 인접한 쉘로우 트렌치 격리 영역을 에칭하는 단계; 및 이방성 에칭 프로세스로 쉘로우 트렌치 격리 영역을 에칭한 후, 등방성 에칭 프로세스로 쉘로우 트렌치 격리 영역을 에칭하는 단계 ― 등방성 에칭 프로세스를 위한 프로세스 가스들은 플루오르화 수소(HF) 및 암모니아(NH3)를 포함함 ― 를 포함한다. 실시예에서, 등방성 에칭 프로세스 동안의 플루오르화 수소의 유량은 2 sccm 내지 7 sccm이고, 등방성 에칭 프로세스 동안의 암모니아의 유량은 6 sccm 내지 20 sccm이다. 실시예에서, 등방성 에칭 프로세스 동안의 암모니아의 유량 대 플루오르화 수소의 유량은 3:1이다. 실시예에서, 이방성 에칭 프로세스는 쉘로우 트렌치 격리 영역을 쉘로우 트렌치 격리 영역의 상부면 아래에 5 nm 내지 25 nm의 깊이로 에칭하고, 등방성 에칭 프로세스는 쉘로우 트렌치 격리 영역을 쉘로우 트렌치 격리 영역의 상부면 아래에 10 nm 내지 30 nm의 깊이로 에칭한다. 실시예에서, 방법은 등방성 에칭 프로세스로 쉘로우 트렌치 격리 영역을 에칭한 후, 쉘로우 트렌치 격리 영역으로 불순물을 주입하는 단계를 더 포함한다. 실시예에서, 불순물은 인을 포함하고, 쉘로우 트렌치 격리 영역은 적어도 1x1015 atoms/cm3의 인 농도로 도핑된다. 실시예에서, 쉘로우 트렌치 격리 영역은 70초 내지 80초 동안 등방성 에칭 프로세스로 에칭된다. 실시예에서, 이방성 에칭 프로세스를 사용하여 쉘로우 트렌치 격리 영역을 에칭하는 단계는, 쉘로우 트렌치 격리 영역의 상부면 아래에 5 nm 내지 25 nm의 깊이로 쉘로우 트렌치 격리 영역 내에 제1 둥근 프로파일을 형성하고, 등방성 에칭 프로세스로 쉘로우 트렌치 격리 영역을 에칭하는 단계는, 쉘로우 트렌치 격리 영역의 상부면 아래에 5 nm 내지 25 nm의 깊이로 쉘로우 트렌치 격리 영역 내에 제2 둥근 프로파일을, 그리고 쉘로우 트렌치 격리 영역의 상부면 아래에 10 nm 내지 30 nm의 깊이로 쉘로우 트렌치 격리 영역 내에 제2 둥근 프로파일로부터 연장되는 제3 둥근 프로파일을 형성한다.
다른 실시예에 따르면, 방법은 반도체 기판으로부터 연장되는 반도체 핀 위에 게이트 스택을 형성하는 단계; 제1 리세스를 형성하기 위하여 반도체 핀을 이방성으로 에칭하는 단계; 및 플라즈마 없는 건식 에칭 프로세스를 사용하여 반도체 핀으로부터 산화물을 제거하기 위해 반도체 핀을 등방성으로 에칭하는 단계를 포함한다. 실시예에서, 반도체 핀을 등방성으로 에칭하는 단계는, 반도체 핀을 플루오르화 수소(HF) 및 암모니아(NH3)를 포함하는 프로세스 가스에 노출시키는 단계를 포함한다. 실시예에서, 프로세스 가스 내의 암모니아의 유량 대 프로세스 가스 내의 플루오르화 수소의 유량의 비율은 3:1이다. 실시예에서, 프로세스 가스 내의 암모니아의 유량은 6 sccm 내지 20 sccm이고, 프로세스 가스 내의 플루오르화 수소의 유량은 2 sccm 내지 7 sccm이다. 실시예에서, 방법은 반도체 핀을 등방성으로 에칭한 후, 제1 리세스 내에 소스/드레인 영역을 에피택셜하게 성장시키는 단계를 더 포함한다.
또 다른 실시예에 따르면, 반도체 디바이스는 반도체 기판 위의 쉘로우 트렌치 격리(STI, shallow trench isolation) 영역; STI 영역 위의 게이트 전극; 및 STI 영역 위에 있고 게이트 전극을 둘러싸는 제1 유전체 ― 제1 유전체는 STI 영역의 상부면 아래로 5 nm 내지 25 nm의 제1 거리만큼 연장되는 제1 둥근 프로파일을 갖고, 제1 유전체는 STI 영역의 상부면 아래로 10 nm 내지 30 nm의 제2 거리만큼 제1 둥근 프로파일로부터 연장되는 제2 둥근 프로파일을 가짐 ― 를 포함한다. 실시예에서, 반도체 디바이스는 게이트 전극에 인접한 게이트 스페이서를 더 포함하고, 제1 유전체는 게이트 스페이서 아래에서 3 nm 내지 5 nm의 측방향 거리만큼 연장된다. 실시예에서, STI 영역은 인으로 도핑된다. 실시예에서, STI 영역은 적어도 1x1015 atoms/cm3의 도펀트 농도로 인으로 도핑된다. 실시예에서, 제1 둥근 프로파일은 25 nm 내지 30 nm의 최대 폭을 갖고, 제2 둥근 프로파일은 5 nm 내지10 nm의 최대 폭을 갖는다. 실시예에서, 제1 유전체는 콘택 에칭 스탑 층(CESL, contact etch stop layer) 및 CESL 위의 층간 유전체(ILD, interlayer dielectric)를 포함한다. 실시예에서, 반도체 디바이스는 적어도 부분적으로 제1 유전체를 통해 연장되는 소스/드레인 콘택을 더 포함하고, 소스/드레인 콘택의 하부면은 STI 영역의 상부면 아래에 배치된다.
전술한 내용은 본 기술분야의 당업자들이 본 개시물의 양상들을 더 잘 이해할 수 있도록 몇몇 실시예들의 피처들을 약술하였다. 본 기술분야의 당업자들은 본 명세서에서 소개한 실시예들의 동일한 목적들을 수행하고 그리고/또는 동일한 장점들을 달성하기 위한 다른 프로세스들 및 구조들을 설계하거나 또는 수정하기 위한 기초로서 본 개시내용을 자신들이 손쉽게 이용할 수 있다는 것을 인식해야 한다. 본 기술분야의 당업자들은 또한 이와 같은 등가적 구성들은 본 개시물의 사상과 범위를 벗어나지 않으며, 본 개시물의 사상과 범위를 벗어나지 않고 당업자들이 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있음을 알아야 한다.
실시예들
실시예 1. 방법에 있어서,
반도체 기판 위에 쉘로우 트렌치 격리(shallow trench isolation) 영역을 형성하는 단계;
상기 쉘로우 트렌치 격리 영역 위에 게이트 스택을 형성하는 단계;
이방성 에칭 프로세스를 사용하여 상기 게이트 스택에 인접한 상기 쉘로우 트렌치 격리 영역을 에칭하는 단계; 및
상기 이방성 에칭 프로세스로 상기 쉘로우 트렌치 격리 영역을 에칭한 후, 등방성 에칭 프로세스로 상기 쉘로우 트렌치 격리 영역을 에칭하는 단계 ― 상기 등방성 에칭 프로세스를 위한 프로세스 가스들은 플루오르화 수소(HF) 및 암모니아(NH3)를 포함함 ―
를 포함하는, 방법.
실시예 2. 실시예 1에 있어서,
상기 등방성 에칭 프로세스 동안의 플루오르화 수소의 유량은 2 sccm 내지 7 sccm이고, 상기 등방성 에칭 프로세스 동안의 암모니아의 유량은 6 sccm 내지 20 sccm인 것인, 방법.
실시예 3. 실시예 1에 있어서,
상기 등방성 에칭 프로세스 동안의 상기 암모니아의 유량 대 상기 플루오르화 수소의 유량은 3:1인 것인, 방법.
실시예 4. 실시예 1에 있어서,
상기 이방성 에칭 프로세스는 상기 쉘로우 트렌치 격리 영역을 상기 쉘로우 트렌치 격리 영역의 상부면 아래에 5 nm 내지 25 nm의 깊이로 에칭하고, 상기 등방성 에칭 프로세스는 상기 쉘로우 트렌치 격리 영역을 상기 쉘로우 트렌치 격리 영역의 상부면 아래에 10 nm 내지 30 nm의 깊이로 에칭하는 것인, 방법.
실시예 5. 실시예 1에 있어서,
상기 등방성 에칭 프로세스로 상기 쉘로우 트렌치 격리 영역을 에칭한 후, 상기 쉘로우 트렌치 격리 영역으로 불순물을 주입하는 단계를 더 포함하는, 방법.
실시예 6. 실시예 5에 있어서,
상기 불순물은 인을 포함하고, 상기 쉘로우 트렌치 격리 영역은 적어도 1x1015 atoms/cm3의 인 농도로 도핑되는 것인, 방법.
실시예 7. 실시예 1에 있어서,
상기 쉘로우 트렌치 격리 영역은 70초 내지 80초 동안 상기 등방성 에칭 프로세스로 에칭되는 것인, 방법.
실시예 8. 실시예 1에 있어서,
상기 이방성 에칭 프로세스를 사용하여 상기 쉘로우 트렌치 격리 영역을 에칭하는 단계는, 상기 쉘로우 트렌치 격리 영역의 상부면 아래에 5 nm 내지 25 nm의 깊이로 상기 쉘로우 트렌치 격리 영역 내에 제1 둥근 프로파일을 형성하고,
상기 등방성 에칭 프로세스로 상기 쉘로우 트렌치 격리 영역을 에칭하는 단계는, 상기 쉘로우 트렌치 격리 영역의 상부면 아래에 5 nm 내지 25 nm의 깊이로 상기 쉘로우 트렌치 격리 영역 내에 제2 둥근 프로파일을, 그리고 상기 쉘로우 트렌치 격리 영역의 상부면 아래에 10 nm 내지 30 nm의 깊이로 상기 쉘로우 트렌치 격리 영역 내에 상기 제2 둥근 프로파일로부터 연장되는 제3 둥근 프로파일을 형성하는 것인, 방법.
실시예 9. 방법에 있어서,
반도체 기판으로부터 연장되는 반도체 핀 위에 게이트 스택을 형성하는 단계;
제1 리세스를 형성하기 위하여 상기 반도체 핀을 이방성으로 에칭하는 단계; 및
플라즈마 없는 건식 에칭 프로세스를 사용하여 상기 반도체 핀으로부터 산화물을 제거하기 위해 상기 반도체 핀을 등방성으로 에칭하는 단계
를 포함하는, 방법.
실시예 10. 실시예 9에 있어서,
상기 반도체 핀을 등방성으로 에칭하는 단계는, 상기 반도체 핀을 플루오르화 수소(HF) 및 암모니아(NH3)를 포함하는 프로세스 가스에 노출시키는 단계를 포함하는 것인, 방법.
실시예 11. 실시예 10에 있어서,
상기 프로세스 가스 내의 암모니아의 유량 대 상기 프로세스 가스 내의 플루오르화 수소의 유량의 비율은 3:1인 것인, 방법.
실시예 12. 실시예 10에 있어서,
상기 프로세스 가스 내의 암모니아의 유량은 6 sccm 내지 20 sccm이고, 상기 프로세스 가스 내의 플루오르화 수소의 유량은 2 sccm 내지 7 sccm인 것인, 방법.
실시예 13. 실시예 9에 있어서,
상기 반도체 핀을 등방성으로 에칭한 후, 상기 제1 리세스 내에 소스/드레인 영역을 에피택셜하게 성장시키는 단계를 더 포함하는, 방법.
실시예 14. 반도체 디바이스에 있어서,
반도체 기판 위의 쉘로우 트렌치 격리(STI, shallow trench isolation) 영역;
상기 STI 영역 위의 게이트 전극; 및
상기 STI 영역 위에 있고 상기 게이트 전극을 둘러싸는 제1 유전체 ― 상기 제1 유전체는 상기 STI 영역의 상부면 아래로 5 nm 내지 25 nm의 제1 거리만큼 연장되는 제1 둥근 프로파일을 갖고, 상기 제1 유전체는 상기 STI 영역의 상부면 아래로 10 nm 내지 30 nm의 제2 거리만큼 상기 제1 둥근 프로파일로부터 연장되는 제2 둥근 프로파일을 가짐 ―
를 포함하는, 반도체 디바이스.
실시예 15. 실시예 14에 있어서,
상기 게이트 전극에 인접한 게이트 스페이서를 더 포함하고,
상기 제1 유전체는 상기 게이트 스페이서 아래에서 3 nm 내지 5 nm의 측방향 거리만큼 연장되는 것인, 반도체 디바이스.
실시예 16. 실시예 14에 있어서,
상기 STI 영역은 인으로 도핑되는 것인, 반도체 디바이스.
실시예 17. 실시예 16에 있어서,
상기 STI 영역은 적어도 1x1015 atoms/cm3의 도펀트 농도로 인으로 도핑되는 것인, 반도체 디바이스.
실시예 18. 실시예 14에 있어서,
상기 제1 둥근 프로파일은 25 nm 내지 30 nm의 최대 폭을 갖고, 상기 제2 둥근 프로파일은 5 nm 내지10 nm의 최대 폭을 갖는 것인, 반도체 디바이스.
실시예 19. 실시예 14에 있어서,
상기 제1 유전체는 콘택 에칭 스탑 층(CESL, contact etch stop layer) 및 상기 CESL 위의 층간 유전체(ILD, interlayer dielectric)를 포함하는 것인, 반도체 디바이스.
실시예 20. 실시예 14에 있어서,
적어도 부분적으로 상기 제1 유전체를 통해 연장되는 소스/드레인 콘택을 더 포함하고,
상기 소스/드레인 콘택의 하부면은 상기 STI 영역의 상부면 아래에 배치되는 것인, 반도체 디바이스.

Claims (10)

  1. 방법에 있어서,
    반도체 기판 위에 쉘로우 트렌치 격리 영역을 형성하는 단계;
    상기 쉘로우 트렌치 격리 영역 위에 게이트 스택을 형성하는 단계;
    이방성 에칭 프로세스를 사용하여 상기 게이트 스택에 인접한 상기 쉘로우 트렌치 격리 영역을 에칭하는 단계 ― 상기 이방성 에칭 프로세스를 사용하여 상기 쉘로우 트렌치 격리 영역을 에칭하는 단계는 상기 쉘로우 트렌치 격리 영역에 상기 쉘로우 트렌치 격리 영역의 상부면 아래의 제1 깊이까지 제1 둥근 프로파일을 형성함 ―; 및
    상기 이방성 에칭 프로세스로 상기 쉘로우 트렌치 격리 영역을 에칭한 후, 등방성 에칭 프로세스로 상기 쉘로우 트렌치 격리 영역을 에칭하는 단계 ― 상기 등방성 에칭 프로세스를 위한 프로세스 가스들은 플루오르화 수소(HF) 및 암모니아(NH3)를 포함하고, 상기 등방성 에칭 프로세스로 상기 쉘로우 트렌치 격리 영역을 에칭하는 단계는 상기 쉘로우 트렌치 격리 영역에 상기 쉘로우 트렌치 격리 영역의 상기 상부면 아래의 상기 제1 깊이까지 제2 둥근 프로파일을 형성하고, 상기 쉘로우 트렌치 격리 영역에 상기 제2 둥근 프로파일로부터 상기 쉘로우 트렌치 격리 영역의 상기 상부면 아래의 제2 깊이까지 연장하는 제3 둥근 프로파일을 형성함 ―
    를 포함하는, 방법.
  2. 방법에 있어서,
    반도체 기판으로부터 연장되는 반도체 핀 위에 게이트 스택을 형성하는 단계;
    상기 반도체 핀의 재료를 제거하고 상기 반도체 핀에 제1 리세스를 형성하기 위하여 상기 반도체 핀을 이방성으로 에칭하는 단계;
    상기 제1 리세스에 의해 노출된 상기 반도체 핀의 표면을 따라 산화물을 형성하는 단계; 및
    플라즈마 없는 건식 에칭 프로세스를 사용하여 상기 반도체 핀으로부터 상기 산화물을 제거하기 위해 상기 반도체 핀을 등방성으로 에칭하는 단계
    를 포함하는, 방법.
  3. 제2항에 있어서,
    상기 반도체 핀을 등방성으로 에칭한 후, 상기 제1 리세스 내에 소스/드레인 영역을 에피택셜하게 성장시키는 단계를 더 포함하는, 방법.
  4. 반도체 디바이스에 있어서,
    반도체 기판 위의 쉘로우 트렌치 격리(STI, shallow trench isolation) 영역;
    상기 STI 영역 위의 게이트 전극; 및
    상기 STI 영역 위에 있고 상기 게이트 전극을 둘러싸는 제1 유전체 ― 상기 제1 유전체는 상기 STI 영역의 상부면 아래로 5 nm 내지 25 nm의 제1 거리만큼 연장되는 제1 둥근 프로파일을 갖고, 상기 제1 유전체는 상기 STI 영역의 상부면 아래로 10 nm 내지 30 nm의 제2 거리만큼 상기 제1 둥근 프로파일로부터 연장되는 제2 둥근 프로파일을 가짐 ―
    를 포함하는, 반도체 디바이스.
  5. 제4항에 있어서,
    상기 게이트 전극에 인접한 게이트 스페이서를 더 포함하고,
    상기 제1 유전체는 상기 게이트 스페이서 아래에서 3 nm 내지 5 nm의 측방향 거리만큼 연장되는 것인, 반도체 디바이스.
  6. 제4항에 있어서,
    상기 STI 영역은 인으로 도핑되는 것인, 반도체 디바이스.
  7. 제6항에 있어서,
    상기 STI 영역은 적어도 1x1015 atoms/cm3의 도펀트 농도로 인으로 도핑되는 것인, 반도체 디바이스.
  8. 제4항에 있어서,
    상기 제1 둥근 프로파일은 25 nm 내지 30 nm의 최대 폭을 갖고, 상기 제2 둥근 프로파일은 5 nm 내지 10 nm의 최대 폭을 갖는 것인, 반도체 디바이스.
  9. 제4항에 있어서,
    상기 제1 유전체는 콘택 에칭 스탑 층(CESL, contact etch stop layer) 및 상기 CESL 위의 층간 유전체(ILD, interlayer dielectric)를 포함하는 것인, 반도체 디바이스.
  10. 제4항에 있어서,
    적어도 부분적으로 상기 제1 유전체를 통해 연장되는 소스/드레인 콘택을 더 포함하고,
    상기 소스/드레인 콘택의 하부면은 상기 STI 영역의 상부면 아래에 배치되는 것인, 반도체 디바이스.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11854688B2 (en) * 2020-02-19 2023-12-26 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
CN114285683B (zh) * 2020-09-18 2023-03-24 华为技术有限公司 一种批量配置家居设备的方法及设备
DE102021213695A1 (de) 2021-12-02 2023-06-07 Sphinx Electronics Gmbh & Co Kg Verfahren und System zum Bereitstellen eines vermietbaren Raums für eine über den Tag verteilte Nutzung durch jeweils verschiedene Nutzer

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080171438A1 (en) * 2007-01-11 2008-07-17 Micron Technology, Inc. Methods of uniformly removing silicon oxide, a method of removing a sacrifical oxide, and an intermediate semiconductor device structure
US20140061794A1 (en) * 2012-08-29 2014-03-06 International Business Machines Corporation Finfet with self-aligned punchthrough stopper

Family Cites Families (55)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5908313A (en) * 1996-12-31 1999-06-01 Intel Corporation Method of forming a transistor
NO314530B1 (no) * 2000-02-25 2003-03-31 Ericsson Telefon Ab L M Trådlös reservering, innsjekking, tilgangskontroll, utsjekking og betaling
CN1437765A (zh) * 2000-05-25 2003-08-20 先进微装置公司 用于不同深度的沟槽隔离的控制井泄漏的方法
US6812140B2 (en) * 2002-03-26 2004-11-02 Winbond Electronics Corporation Method for contact profile improvement
KR100443087B1 (ko) * 2002-09-24 2004-08-04 삼성전자주식회사 반도체 소자의 실리사이드막 형성방법
WO2005062530A1 (en) * 2003-12-22 2005-07-07 Daniel Mcneill Meikleham System and method for providing services across a network
US20050144642A1 (en) * 2003-12-24 2005-06-30 Craig Ratterman Systems and methods for communicating with customers in the hospitality industry
US7361563B2 (en) * 2004-06-17 2008-04-22 Samsung Electronics Co., Ltd. Methods of fabricating a semiconductor device using a selective epitaxial growth technique
KR100593736B1 (ko) * 2004-06-17 2006-06-28 삼성전자주식회사 단결정 반도체 상에 선택적으로 에피택시얼 반도체층을형성하는 방법들 및 이를 사용하여 제조된 반도체 소자들
US20100216296A1 (en) 2005-10-27 2010-08-26 Yusuke Muraki Processing Method and Recording Medium
US20070235763A1 (en) * 2006-03-29 2007-10-11 Doyle Brian S Substrate band gap engineered multi-gate pMOS devices
US7592231B2 (en) * 2006-08-01 2009-09-22 United Microelectronics Corp. MOS transistor and fabrication thereof
US7923767B2 (en) * 2007-12-26 2011-04-12 Sandisk Corporation Non-volatile storage with substrate cut-out and process of fabricating
US8106466B2 (en) * 2008-08-10 2012-01-31 United Microelectronics Corp. MOS transistor and method for fabricating the same
KR20100028435A (ko) 2008-09-04 2010-03-12 주식회사 하이닉스반도체 새들 핀 트랜지스터를 구비하는 반도체 소자의 제조방법
US20100109045A1 (en) 2008-10-30 2010-05-06 Chartered Semiconductor Manufacturing Ltd. Integrated circuit system employing stress-engineered layers
JP5158068B2 (ja) * 2009-02-20 2013-03-06 東京エレクトロン株式会社 縦型熱処理装置及び熱処理方法
US8299453B2 (en) * 2009-03-03 2012-10-30 International Business Machines Corporation CMOS transistors with silicon germanium channel and dual embedded stressors
JP4968861B2 (ja) * 2009-03-19 2012-07-04 東京エレクトロン株式会社 基板のエッチング方法及びシステム
US20110207323A1 (en) * 2010-02-25 2011-08-25 Robert Ditizio Method of forming and patterning conformal insulation layer in vias and etched structures
CA2709651C (en) * 2010-06-07 2011-11-29 Guest Tek Interactive Entertainment Ltd. Hospitality media system operated by mobile device
TWI433241B (zh) * 2010-06-24 2014-04-01 Inotera Memories Inc 具有浮置體之鰭式場效電晶體的製造方法
KR101852342B1 (ko) * 2011-03-23 2018-04-27 삼성전자주식회사 반도체 소자 및 그의 제조방법
US8754448B2 (en) * 2011-11-01 2014-06-17 United Microelectronics Corp. Semiconductor device having epitaxial layer
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US20130336238A1 (en) * 2012-06-19 2013-12-19 Jeffrey A. Converse Hospitality-based telecommunication system and method
US9006829B2 (en) 2012-08-24 2015-04-14 Taiwan Semiconductor Manufacturing Company, Ltd. Aligned gate-all-around structure
US9041125B2 (en) 2013-03-11 2015-05-26 Taiwan Semiconductor Manufacturing Company, Ltd. Fin shape for fin field-effect transistors and method of forming
US9209247B2 (en) 2013-05-10 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned wrapped-around structure
US8987827B2 (en) * 2013-05-31 2015-03-24 Stmicroelectronics, Inc. Prevention of faceting in epitaxial source drain transistors
US20160227408A1 (en) * 2013-09-12 2016-08-04 Fingi Inc. Systems, methods and devices that allow the hospitality industry and guests to confirm identity and perform identity secure tasks
US9136332B2 (en) 2013-12-10 2015-09-15 Taiwan Semiconductor Manufacturing Company Limited Method for forming a nanowire field effect transistor device having a replacement gate
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
KR20150105866A (ko) 2014-03-10 2015-09-18 삼성전자주식회사 스트레서를 갖는 반도체 소자 및 그 형성 방법
CN103871850B (zh) * 2014-03-31 2017-07-25 上海华力微电子有限公司 PMOS制造工艺中减少e‑SiGe晶格缺陷的方法
US9608116B2 (en) 2014-06-27 2017-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. FINFETs with wrap-around silicide and method forming the same
US9343370B1 (en) 2014-11-28 2016-05-17 Samsung Electronics Co., Ltd. Method for fabricating semiconductor device
US9412817B2 (en) 2014-12-19 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Silicide regions in vertical gate all around (VGAA) devices and methods of forming same
US9536738B2 (en) 2015-02-13 2017-01-03 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate all around (VGAA) devices and methods of manufacturing the same
KR102312346B1 (ko) 2015-02-23 2021-10-14 삼성전자주식회사 반도체 소자 형성 방법
US9502265B1 (en) 2015-11-04 2016-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate all around (VGAA) transistors and methods of forming the same
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US10157918B2 (en) * 2016-08-03 2018-12-18 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
CN108615731B (zh) * 2016-12-09 2022-02-08 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法
US10510762B2 (en) * 2016-12-15 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Source and drain formation technique for fin-like field effect transistor
WO2018232550A1 (zh) * 2017-06-19 2018-12-27 绿仕科技控股有限公司 酒店管理系统
US10490458B2 (en) * 2017-09-29 2019-11-26 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of cutting metal gates and structures formed thereof
US10217815B1 (en) 2017-10-30 2019-02-26 Taiwan Semiconductor Manufacturing Co., Ltd Integrated circuit device with source/drain barrier
US10515809B2 (en) * 2017-11-15 2019-12-24 Taiwan Semiconductor Manufacturing Company, Ltd. Selective high-K formation in gate-last process
US10546937B2 (en) 2017-11-21 2020-01-28 Taiwan Semiconductor Manufacturing Co., Ltd. Structures and methods for noise isolation in semiconductor devices
KR102550651B1 (ko) 2018-06-22 2023-07-05 삼성전자주식회사 반도체 소자 및 그의 제조 방법
US10679995B2 (en) 2018-07-31 2020-06-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US11489062B2 (en) * 2019-05-31 2022-11-01 Taiwan Semiconductor Manufacturing Co., Ltd Optimized proximity profile for strained source/drain feature and method of fabricating thereof
AU2020233687A1 (en) * 2019-09-17 2021-04-01 Building Management Systems Australia Pty Ltd Systems And Methods For Monitoring And Managing Facilities In Real-Time
US11854688B2 (en) * 2020-02-19 2023-12-26 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080171438A1 (en) * 2007-01-11 2008-07-17 Micron Technology, Inc. Methods of uniformly removing silicon oxide, a method of removing a sacrifical oxide, and an intermediate semiconductor device structure
US20140061794A1 (en) * 2012-08-29 2014-03-06 International Business Machines Corporation Finfet with self-aligned punchthrough stopper

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