KR102442812B1 - 반도체 디바이스 및 방법 - Google Patents

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Abstract

방법은: 반도체 기판으로부터 돌출되는 핀들 위에 게이트 구조물을 형성하는 단계; 핀들을 둘러싸는 격리 영역을 형성하는 단계; 게이트 구조물 위에 그리고 복수의 핀들 위에 스페이서 층을 성막하는 단계 ― 스페이서 층은 복수의 핀들 중의 인접한 핀들의 쌍들 사이에서 연장되는 영역들을 충전(fill)함 ― ; 스페이서 층에 제1 에칭을 수행하는 단계 ― 제1 에칭을 수행한 후, 복수의 핀들 중의 인접한 핀들의 쌍들 사이에서 연장되는 내부 영역들 내에 있는 스페이서 층의 제1 나머지 부분들은 제1 두께를 갖고, 내부 영역들 내에 있지 않은 스페이서 층의 제2 나머지 부분들은 제1 두께보다 작은 제2 두께를 가짐 ― ; 및 게이트 구조물에 인접하고 복수의 핀들 위에서 연장되는 에피택셜 소스/드레인 영역을 형성하는 단계 ― 내부 영역들 내의 에피택셜 소스/드레인 영역의 부분들은 스페이서 층의 제1 나머지 부분들로부터 분리됨 ― 을 포함한다.

Description

반도체 디바이스 및 방법{SEMICONDUCTOR DEVICE AND METHOD}
이 출원은 "Higher Inner Initial Growth Height Epitaxial Source Drain"라는 제목으로 2019년 10월 30일자로 출원된 미국 가출원 제 62/927,864호의 우선권을 청구하며, 이 가출원은 전체가 참조로서 본 명세서에 통합된다.
반도체 디바이스들은 예를 들어 개인용 컴퓨터들, 휴대 전화들, 디지털 카메라들, 및 다른 전자 장비들과 같은 다양한 전자 애플리케이션들에서 사용된다. 반도체 디바이스들은 통상적으로 반도체 기판 위에서 절연층들 또는 유전체층들, 도전층들, 및 반도체 재료 층들을 순차적으로 성막하고, 리소그래피를 이용하여 다양한 재료 층들을 패터닝하여 기판 상에서 회로 컴포넌트들 및 엘리먼트들을 형성함으로써 제조된다.
반도체 산업은 최소 피처 크기의 계속적인 감소에 의해 계속해서 다양한 전자 컴포넌트들(예컨대, 트랜지스터, 다이오드, 저항기, 캐패시터 등)의 집적 밀도를 향상시켜왔으며, 이것은 주어진 면적 내로 보다 많은 컴포넌트들이 집적되도록 해준다. 그러나, 최소 피처 사이즈들이 감소함에 따라, 처리되어야하는 부가적인 문제들이 발생한다.
본 개시물의 양상들은 첨부 도면들과 함께 판독될 때 아래의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았다는 것을 알아야 한다. 실제로, 다양한 피처들의 치수들은 논의의 명료성을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 몇몇 실시예에 따른 FinFET들의 일례를 3차원 도면으로 예시한다.
도 2, 도 3, 도 4, 도 5, 도 6, 도 7, 도 8a, 도 8b, 도 8c, 도 9a, 도 9b, 도 9c, 도 10a, 도 10b, 도 10c, 도 11a, 도 11b, 도 11c, 도 12, 도 13a, 도 13b, 도 14a, 도 14b, 도 15a, 도 15b, 도 16a, 도 16b, 도 16c, 도 17a, 도 17b, 도 18a 및 도 18b는 몇몇 실시예들에 따른 FinFET들의 제조에서의 중간 단계들의 단면도들이다.
아래의 개시내용은 발명의 상이한 피처들을 구현하기 위한 많은 상이한 실시예들 또는 예시들을 제공한다. 본 개시내용을 단순화하기 위해 컴포넌트들 및 배열들의 특정 예시들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 한정하는 것으로 의도된 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처 상의 또는 제2 피처 위의 제1 피처의 형성은 제1 피처 및 제2 피처가 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제1 피처 및 제2 피처가 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 피처와 제2 피처 사이에서 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시물은 상이한 예들에서 도면 번호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 위한 것이지, 그러한 반복 그 자체가 개시된 다양한 실시예들 및/또는 구성 사이의 관계를 설명하는 것은 아니다.
또한, "밑에", "아래에", "하부에", "위에", "상부에" 등과 같은 공간적으로 상대적인 용어들은 도면들에 예시되는 다른 엘리먼트(들) 또는 피처(들)에 대한 하나의 엘리먼트 또는 피처의 관계를 설명하기 위하여 설명의 용이성을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 배향에 부가하여 사용시 또는 동작시 디바이스의 상이한 배향들을 포함하도록 의도된다. 장치는 다른 방식으로 배향될 수 있거나(90도 또는 다른 배향으로 회전될 수 있음), 본 명세서에서 사용된 공간적으로 상대적인 디스크립터는 그에 따라 유사하게 해석될 수 있다.
다양한 실시예들은 감소된 체적 및 감소된 단면적을 갖는 소스/드레인 영역들을 형성하기 위한 프로세스들을 제공한다. 소스/드레인 영역들은 핀들 위에 스페이서 재료를 성막하는 단계 및 스페이서 재료로 인접한 핀들 사이의 영역들을 충전(fill)하는 단계에 의해 형성될 수 있다. 에칭 프로세스는 인접한 핀들 사이의 스페이서 재료의 나머지 부분들이 인접한 핀들 외부의 스페이서 재료의 나머지 부분들보다 높게끔, 스페이서 재료를 에칭하도록 수행된다. 이것은 에피택셜 소스/드레인 영역들이 핀들의 외부 측벽들 상의 측방향 성장의 가장 낮은 지점보다 높은 가장 낮은 지점으로부터 핀들 사이에서 측방향으로 성장하게 할 수 있다. 본 명세서에 설명된 기법들을 사용하여, 기판 위의 더 높은 거리에서 병합되는 인접한 소스/드레인 영역들이 형성될 수 있으며, 이는 병합된 소스/드레인 영역의 단면적을 감소시킨다. 본 출원의 실시예들에 따라 제조되고 소스/드레인 영역들을 포함하는 반도체 디바이스들은 감소된 게이트-드레인 커패시턴스(Cgd), 감소된 RC 지연, 더 빠른 온/오프 스위칭, 및 증가된 디바이스 속도를 경험할 수 있다.
도 1은 몇몇 실시예에 따른 FinFET들의 일례를 3차원 도면으로 예시한다. FinFET은 기판(50)(예를 들어, 반도체 기판) 상에 핀(52)을 포함한다. 격리 영역들(56)은 기판(50)에 배치되고, 핀(52)은 인접한 격리 영역들(56) 위에서 그들 사이로부터 돌출된다. 격리 영역들(56)이 기판(50)과 분리된 것으로 설명/예시되었지만, 본 명세서에서 사용되는 용어 "기판"은 격리 영역들을 포함하는 반도체 기판 또는 단지 반도체 기판만을 지칭하기 위해 사용될 수 있다. 추가적으로, 핀(52)이 기판(50)과 같은 단일의 연속 재료들로서 예시되었지만, 핀(52) 및/또는 기판(50)은 단일 재료 또는 복수의 재료들을 포함할 수 있다. 이러한 맥락에서, 핀(52)은 이웃하는 격리 영역들(56) 사이에서 연장되는 부분을 지칭한다.
게이트 유전체 층(92)은 측벽들을 따라 그리고 핀(52)의 상부면 위에 있고, 게이트 전극(94)은 게이트 유전체 층(92) 위에 있다. 소스/드레인 영역들(82)은 게이트 유전체 층(92) 및 게이트 전극(94)에 대하여 핀(52)의 양측에 배치된다. 도 1은 추후 도면들에서 사용되는 참조 단면도들을 추가로 예시한다. 단면 A-A는 게이트 전극(94)의 종축을 따라, 예를 들어 FinFET의 소스/드레인 영역들(82) 사이의 전류 흐름 방향에 직각인 방향으로 있다. 단면 B-B는 단면 A-A에 직각이고, 핀(52)의 종축을 따라, 예를 들어 FinFET의 소스/드레인 영역들(82) 사이의 전류 흐름의 방향으로 있다. 단면 C-C는 단면 A-A와 평행하고, FinFET의 소스/드레인 영역(92)을 통해 연장된다. 후속 도면들은 명확성을 위해 이들 참조 단면들을 참조한다.
본 명세서에서 논의되는 몇몇 실시예들은 게이트-라스트(gate-last) 프로세스를 사용하여 형성된 FinFET들의 맥락에서 논의된다. 다른 실시예들에서, 게이트-퍼스트(gate-first) 프로세스가 사용될 수 있다. 또한, 몇몇 실시예들은 평면 FET들과 같은 평면 디바이스들에서 사용되는 양상들을 고려한다.
도 2 내지 도 18b는 몇몇 실시예들에 따른 FinFET들의 제조에 있어서의 중간 단계들의 단면도들이다. 도 2 내지 도 7은 다중 핀들/FinFET들을 제외한, 도 1에 예시된 참조 단면 A-A'를 예시한다. 도 8a, 도 9a, 도 10a, 도 11a, 도 13a, 도 14a, 도 15a, 도 16a, 도 17a, 및 18a는 도 1에 예시된 참조 단면 A-A를 따라 예시되어 있다. 도 8b, 도 9b, 도 10b, 도 11b, 도 13b, 도 14b, 도 15b, 도 16b, 도 16c, 도 17b, 및 도 18b는 도 1에 예시된 유사한 단면 B-B를 따라 예시되어 있다. 도 8c, 도 9c, 도 10c, 도 11c, 및 도 12는 도 1에 예시된 참조 단면 C-C를 따라 예시되어 있다.
도 2에서, 기판(50)이 제공된다. 기판(50)은 (예를 들어, p-타입 또는 n-타입 도펀트로) 도핑되거나 또는 도핑되지 않을 수 있는, 벌크 반도체, 반도체 온 절연체(SOI, semiconductor-on-insulator) 기판일 수 있다. 기판(50)은 실리콘 웨이퍼와 같은 웨이퍼일 수 있다. 일반적으로, SOI 기판은 절연체 층 상에 형성된 반도체 재료의 층이다. 절연체 층은 예를 들어, 매립 산화물(BOX, buried oxide) 층, 실리콘 산화물 층 등일 수 있다. 절연체 층은 일반적으로 실리콘 또는 유리 기판인 기판 상에 제공된다. 다층 또는 그래디언트 기판과 같은 다른 기판들이 또한 사용될 수 있다. 몇몇 실시예들에서, 기판(50)의 반도체 재료는 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함한 화합물 반도체; 실리콘-게르마늄, 갈륨 비화물 인화물, 알루미늄 인듐 비화물, 알루미늄 갈륨 비화물, 갈륨 인듐 비화물, 갈륨 인듐 인화물 및/또는 갈륨 인듐 비화물 인화물을 포함하는 합금 반도체; 또는 이들의 조합들을 포함할 수 있다.
기판(50)은 영역(50N) 및 영역(50P)을 갖는다. 영역(50N)은 NMOS 트랜지스터들, 예를 들어 n-타입 FinFET들과 같은 n-타입 디바이스들을 형성하기 위한 것일 수 있다. 영역(50P)은 PMOS 트랜지스터들, 예를 들어 p-타입 FinFET들과 같은 p-타입 디바이스들을 형성하기 위한 것일 수 있다. 영역(50N)은 (디바이더(51)에 의해 예시된 바와 같이) 영역(50P)으로부터 물리적으로 분리될 수 있고, 영역(50N)과 영역(50P) 사이에 임의의 수의 디바이스 피처들(예를 들어, 다른 능동 디바이스들, 도핑된 영역들, 격리 구조물들 등)이 배치될 수 있다.
도 3에서, 핀들(52)은 기판(50)에 형성된다. 핀들(52)은 반도체 스트립들이다. 몇몇 실시예들에서, 핀들(52)은 기판(50)에서 트렌치들을 에칭함으로써 기판(50)에 형성될 수 있다. 에칭은 반응성 이온 에칭(RIE, reactive ion etch), 중성 빔 에칭(NBE, neutral beam etch) 등, 또는 이들의 조합과 같은 임의의 허용가능한 에칭 프로세스일 수 있다. 에칭은 이방성일 수 있다. 몇몇 실시예들에서, 핀들(52)은 인접한 핀들(52)이 약 10 nm 내지 약 40 nm의 거리(W2)만큼 분리되도록 형성될 수 있다. 몇몇 실시예들에서, 핀들(52)은 약 5 nm 내지 약 30 nm의 폭(W2)을 갖도록 형성될 수 있다. 몇몇 실시예들에서, 핀들(52)은 약 15 nm 내지 약 50 nm의 피치(W3)를 갖도록 형성될 수 있다.
핀들(52)은 임의의 적합한 방법에 의해 패터닝될 수 있다. 예를 들어, 핀들(52)은 이중 패터닝 또는 다중 패터닝 프로세스들을 포함하는 하나 이상의 포토리소그래피 프로세스를 사용하여 패터닝될 수 있다. 일반적으로, 이중 패터닝 또는 다중 패터닝 프로세스는 포토리소그래피 및 자기 정렬 프로세스를 결합하여, 예를 들어 단일의 직접 포토리소그래피 프로세스를 사용하여 얻을 수 있는 것보다 더 작은 피치들을 갖는 패턴들이 생성되도록 허용한다. 예를 들어, 일 실시예에서, 희생 층이 기판 위에 형성되고 포토리소그래피 프로세스를 사용하여 패터닝된다. 스페이서들은 자기 정렬 프로세스를 사용하여 패터닝된 희생 층과 함께 형성된다. 희생 층은 그 후 제거되고, 나머지 스페이서들은 그 후 핀들을 패터닝하는데 사용될 수 있다. 몇몇 실시예들에서, 마스크(또는 다른 층)는 핀들(52) 상에 남아있을 수 있다.
도 4에서, 절연 재료(54)가 기판(50) 위에 그리고 이웃하는 핀들(52) 사이에 형성된다. 절연 재료(54)는 산화물, 예컨대 실리콘 산화물, 질화물 등, 또는 이들의 조합일 수 있으며, 고밀도 플라즈마 화학 기상 증착(HDP-CVD, high density plasma chemical vapor deposition), 유동성 CVD(FCVD, flowable CVD)(예를 들어, 원격 플라즈마 시스템에서의 CVD 기반 재료 증착, 및 산화물과 같은 다른 재료로 변환시키는 포스트(post) 경화) 등, 또는 이들의 조합에 의해 형성될 수 있다. 임의의 허용가능한 프로세스에 의해 형성된 다른 절연 재료들이 사용될 수 있다. 예시된 실시예에서, 절연 재료(54)는 FCVD 프로세스에 의해 형성된 실리콘 산화물이다. 일단 절연 재료가 형성되면 어닐링 프로세스가 수행될 수 있다. 몇몇 실시예들에서, 절연 재료(54)는 초과 절연 재료(54)가 핀들(52)을 커버하도록 형성된다. 절연 재료(54)는 단일 층으로서 예시되나, 몇몇 실시예들은 다중 층들을 이용할 수 있다. 예를 들어, 몇몇 실시예들에서 라이너(미도시)가 먼저 기판(50) 및 핀들(52)의 표면을 따라 형성될 수 있다. 그 후, 위에서 논의된 것들과 같은 충전 재료가 라이너 위에 형성될 수 있다.
도 5에서, 핀들(52) 위의 초과 절연 재료(54)를 제거하기 위해 제거 프로세스가 절연 재료(54)에 적용된다. 몇몇 실시예들에서, 화학적 기계적 연마(CMP), 에치백 프로세스, 이들의 조합들 등과 같은 평탄화 프로세스가 이용될 수 있다. 평탄화 프로세스는 평탄화 프로세스가 완료된 후, 핀들(52)의 상부면들과 절연 재료(54)가 수평이 되도록 핀들(52)을 노출시킨다. 마스크가 핀들(52)에 남아있는 실시예들에서, 평탄화 프로세스는 평탄화 프로세스가 완료된 후 마스크 또는 핀들(52)의 상부면들 각각 및 절연 재료(54)가 수평이 되도록, 마스크를 노출시키거나 마스크를 제거할 수 있다.
도 6에서, 절연 재료(54)는 리세스되어 쉘로우 트렌치 격리(STI, shallow trench isolation) 영역들(56)을 형성한다. 절연 재료(54)는 영역(50N) 및 영역(50P)의 핀들(52)의 상부 부분들이 이웃한 STI 영역들(56) 사이로부터 돌출되도록 리세스된다. 또한, STI 영역들(56)의 상단면들은 예씨된 바와 같은 평평한 표면, 볼록한 표면, 오목한 표면(디싱(dishing)과 같은), 또는 이들의 조합을 가질 수 있다. STI 영역들(56)의 상단면들은 적절한 에칭에 의해 평평하게, 볼록하게, 및/또는 오목하게 형성될 수 있다. STI 영역들(56)은 절연 재료(54)의 재료에 대해 선택적인 것과 같은 허용가능한 에칭 프로세스(예를 들어, 핀들(52)의 재료보다 빠른 속도로 절연 재료(54)의 재료를 에칭함)를 사용하여 리세스될 수 있다. 예를 들어, 희석된 불화수소(dHF, dilute hydrofluoric) 산을 사용한 산화물 제거가 사용될 수 있다.
도 2 내지 도 6과 관련하여 설명된 프로세스는 단지 핀들(52)이 어떻게 형성될 수 있는지의 일례일 뿐이다. 몇몇 실시예들에서, 핀들은 에피택셜 성장 프로세스에 의해 형성될 수 있다. 예를 들어, 유전체 층은 기판(50)의 상부면 위에 형성될 수 있고, 트렌치들은 유전체 층을 통해 에칭되어 아래 놓인 기판(50)을 노출시킬 수 있다. 호모에피택셜 구조물들은 트렌치들에서 에피택셜하게 성장될 수 있고, 유전체 층은 호모에피택셜 구조물이 핀들을 형성하기 위해 유전체 층으로부터 돌출되도록 리세스될 수 있다. 추가로, 몇몇 실시예들에서, 헤테로에피택셜 구조물들은 핀들(52)에 대해 사용될 수 있다. 예를 들어, 도 5의 핀들(52)은 리세스될 수 있고, 핀들(52)과 상이한 재료가 리세스된 핀들(52) 위에 에피택셜하게 성장될 수 있다. 이러한 실시예들에서, 핀들(52)은 리세스된 재료뿐만 아니라 리세스된 재료 위에 배치된 에피택셜하게 성장된 재료를 포함한다. 또 다른 추가 실시예들에서, 유전체 층은 기판(50)의 상부면 위에 형성될 수 있고, 트렌치들은 유전체 층을 통해 에칭될 수 있다. 그 후, 헤테로에피택셜 구조물들은 기판(50)과 상이한 재료를 사용하여 트렌치들에서 에피택셜하게 성장될 수 있고, 유전체 층은 헤테로에피택셜 구조물들이 핀들(52)을 형성하기 위해 유전체 층으로부터 돌출되도록 리세스될 수 있다. 호모에피택셜 또는 헤테로에피택셜 구조물들이 에피택셜하게 성장되는 몇몇 실시예들에서, 에피택셜하게 성장된 재료들은 성장 동안 인 시츄 도핑될 수 있으며, 이는 이전의 주입 및 후속 주입을 배제시킬 수 있지만, 인 시튜 및 주입 도핑이 함께 사용될 수 있다.
또한, 영역(50P)(예를 들어, PMOS 영역)의 재료와 상이한 영역(50N)(예를 들어, NMOS 영역)의 재료를 에피택셜하게 성장시키는 것이 유리할 수 있다. 다양한 실시예들에서, 핀들(52)의 상부 부분들은 실리콘 게르마늄(SixGe1-x, 여기서 x는 0 내지 1일 수 있음), 실리콘 탄화물, 순수한 또는 실질적으로 순수한 게르마늄, III-V족 화합물 반도체, II-VI족 화합물 반도체 등으로 형성될 수 있다. 예를 들어, III-V족 화합물 반도체를 형성하기 위해 이용가능한 재료는 인듐 비화물, 알루미늄 비화물, 갈륨 비화물, 인듐 인화물, 갈륨 질화물, 인듐 갈륨 비화물, 인듐 알루미늄 비화물, 갈륨 안티몬화물, 알루미늄 안티몬화물, 알루미늄 인화물, 갈륨 인화물 등을 포함하나, 이에 제한되는 것은 아니다.
추가로 도 6에서, 적절한 웰들(미도시)이 핀들(52) 및/또는 기판(50)에 형성될 수 있다. 몇몇 실시예들에서, 영역(50N)에 P 웰이 형성될 수 있고, 영역(50P)에 N 웰이 형성될 수 있다. 몇몇 실시예들에서, 영역(50N) 및 영역(50P) 모두에 P 웰 또는 N 웰이 형성된다.
상이한 웰 타입들을 갖는 실시예들에서, 영역(50N) 및 영역(50P)에 대한 상이한 주입 단계들은 포토레지스트 또는 다른 마스크들(미도시)을 사용하여 달성될 수 있다. 예를 들어, 포토레지스트는 영역(50N)에서 핀들(52) 및 STI 영역(56) 위에 형성될 수 있다. 포토레지스트는 PMOS 영역과 같은 기판(50)의 영역(50P)을 노출시키도록 패터닝된다. 포토레지스트는 스핀-온 기법을 사용함으로써 형성될 수 있으며, 허용가능한 포토리소그래피 기법들을 사용하여 패터닝될 수 있다. 포토레지스트가 패터닝되면 영역(50P)에 n-타입 불순물 주입이 수행되고, 포토레지스트는 NMOS 영역과 같은 영역(50N)에 n-타입 불순물이 주입되는 것을 실질적으로 방지하는 마스크로서 작용할 수 있다. n-타입 불순물들은 약 1016 cm-3 내지 약 1018 cm-3와 같은, 1018 cm-3 이하의 농도로 영역에 주입된 인, 비소, 안티몬 등일 수 있다. 주입 후 포토레지스트는 예컨대 허용가능한 애싱 프로세스에 의해 제거된다.
영역(50P)의 주입 후에, 포토레지스트가 영역(50P)의 핀들(52) 및 STI 영역들(56) 위에 형성된다. 포토레지스트는 NMOS 영역과 같은 기판(50)의 영역(50P)을 노출시키도록 패터닝된다. 포토레지스트는 스핀-온 기법을 사용함으로써 형성될 수 있으며, 허용가능한 포토리소그래피 기법들을 사용하여 패터닝될 수 있다. 포토레지스트가 패터닝되면, 영역(50N)에 p-타입 불순물 주입이 수행되고, 포토레지스트는 PMOS 영역과 같은 영역(50P)에 P-타입 불순물들이 주입되는 것을 실질적으로 방지하는 마스크로서 작용할 수 있다. p-타입 불순물들은 약 1016 cm-3 내지 약 1018 cm-3와 같은, 1018 cm-3 이하의 농도로 영역에 주입된 붕소, 붕소 불화물, 인듐 등일 수 있다. 주입 후, 포토레지스트는 예컨대 허용가능한 애싱 프로세스에 의해 제거될 수 있다.
영역(50N) 및 영역(50P)의 주입 후, 주입 손상을 복구하고 주입된 p-타입 및/또는 n-타입 불순물들을 활성화시키기 위해 어닐링이 수행될 수 있다. 몇몇 실시예들에서, 에피택셜 핀들의 성장된 재료들은 성장 동안 인 시츄 도핑될 수 있으며, 이는 주입을 배제시킬 수 있지만, 인 시튜 및 주입 도핑이 함께 사용될 수 있다.
도 7에서, 더미 유전체 층(60)이 핀들(52) 상에 형성된다. 더미 유전체 층(60)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 이들의 조합 등일 수 있으며, 허용가능한 기법들에 따라 성막되거나 열적으로 성장될 수 있다. 더미 게이트 층(62)은 더미 유전체 층(60) 위에 형성되며, 마스크 층(64)은 더미 게이트 층(62) 위에 형성된다. 더미 게이트 층(62)은 더미 유전체 층(60) 위에 성막되고, 그 후 예컨대 CMP에 의해 평탄화될 수 있다. 마스크 층(64)은 더미 게이트 층(62) 위에 성막될 수 있다. 더미 게이트 층(62)은 도전성 또는 비 도전성 재료일 수 있으며, 비정질 실리콘, 다결정-실리콘(폴리실리콘), 다결정 실리콘-게르마늄(폴리-SiGe), 금속성 질화물들, 금속성 실리사이드들, 금속성 산화물들, 및 금속들을 포함하는 그룹으로부터 선택될 수 있다. 더미 게이트 층(62)은 물리 기상 증착(PVD), CVD, 스퍼터 증착, 또는 선택된 재료를 성막하기 위해 본 기술분야에 알려지고 사용되는 다른 기법들에 의해 성막될 수 있다. 더미 게이트 층(62)은 격리 영역들의 에칭으로부터 높은 에칭 선택도를 갖는 다른 재료들로 제조될 수 있다. 마스크 층(64)은 예를 들어, 실리콘 질화물, 실리콘 산질화물 등을 포함할 수 있다. 이 예에서, 단일 더미 게이트 층(62) 및 단일 마스크 층(64)은 영역(50N) 및 영역(50P)에 걸쳐 형성된다. 더미 유전체 층(60)은 단지 예시를 목적으로 핀들(52)만을 커버하는 것으로 도시되어 있음을 주목한다. 몇몇 실시예들에서, 더미 유전체 층(60)은 더미 유전체 층(60)이 더미 게이트 층(62)과 STI 영역들(56) 사이에서 연장하도록 STI 영역(56)을 커버하게끔 성막될 수 있다.
도 8a 내지 도 18b는 실시예 디바이스들의 제조에서 다양한 추가 단계들을 예시한다. 도 8a 내지 도 18b는 영역(50N) 또는 영역(50P)의 피처들을 예시한다. 예를 들어, 도 8a 내지 도 18b에 예시된 구조물들은 영역(50N) 및 영역(50P) 모두에 적용가능할 수 있다. 영역(50N) 및 영역(50P)의 구조물들에서의 차이들(만약 있다면)은 각각의 도면에 첨부된 텍스트에 설명되어 있다. 도 8a, 도 9a, 도 10a, 도 11a, 도 13a, 도 14a, 도 15a, 도 16a, 도 17a, 및 18a는 도 1에 예시된 참조 단면 A-A를 따라 예시되어 있다. 도 8b, 도 9b, 도 10b, 도 11b, 도 13b, 도 14b, 도 15b, 도 16b, 도 17b, 및 도 18b는 도 1에 예시된 참조 단면 B-B를 따라 예시되어 있다. 도 8c, 도 9c, 도 10c, 도 11c, 및 도 12는 도 1에 예시된 참조 단면 C-C를 따라 예시되어 있다. 명확성을 위해, 도 8c 내지 도 12에 도시된 피처들의 일부 치수들 또는 비율들은 다른 도면들에 도시된 것과 다를 수 있다.
도 8a, 도 8b 및 도 8c에서, 마스크 층(64)(도 7 참조)은 마스크들(74)을 형성하기 위해 허용가능한 포토리소그래피 및 에칭 기법들을 사용하여 패터닝될 수 있다. 마스크들(74)의 패턴은 그 후 더미 게이트 층(62)에 전사될 수 있다. 몇몇 실시예들(예시되지 않음)에서, 마스크들(74)의 패턴은 또한 더미 게이트들(72)을 형성하기 위하여 허용가능한 에칭 기법에 의해 더미 유전체 층(60)에 전사될 수 있다. 더미 게이트들(72)은 핀들(52)의 각각의 채널 영역들(58)을 커버한다. 마스크들(74)의 패턴은 인접한 더미 게이트들로부터 더미 게이트들(72) 각각을 물리적으로 분리하기 위해 사용될 수 있다. 더미 게이트들(72)은 또한 각각의 에피택셜 핀들(52)의 길이 방향에 실질적으로 수직인 길이 방향을 가질 수 있다.
또한 도 8a 내지 도 8c에서, 더미 게이트들(72), 마스크들(74) 및/또는 핀들(52)의 노출된 표면들 상에 제1 스페이서 재료(78)가 형성된다. 제1 스페이서 재료(78)는 제1 스페이서들(80)을 형성하기 위해 사용된다(도 10b 내지 도 10c 참조). 몇몇 실시예들에서, 제1 스페이서 재료(78)는 산화물, 질화물, 실리콘 산질화물, 실리콘 산탄화질화물, 실리콘 산탄화물 등, 또는 이들의 조합과 같은 재료일 수 있다. 몇몇 실시예들에서, 제1 스페이서 재료(78)는 열 산화, CVD, PE-CVD, ALD, PVD, 스퍼터링 등과 같은 프로세스를 사용하여 형성될 수 있다. 도 8b에서, 제1 스페이서 재료(78)는 더미 게이트(72) 및 마스크(74) 위로 수직으로 그리고 핀(52) 위로 측방향으로 연장되는 것으로 도시되어 있다. 몇몇 실시예들에서, 제1 스페이서 재료(78)는 하나 이상의 재료의 다중 층들을 포함할 수 있다. 몇몇 실시예들에서, 제1 스페이서 층(78)은 약 2 nm 내지 약 6 nm의 두께를 갖도록 형성될 수 있다.
제1 스페이서 재료(78)의 형성 후, 저농도 소스/드레인(LDD, lightly doped source/drain) 영역들(명확히 예시되지 않음)에 대한 주입이 수행될 수 있다. 도 6에서 위에서 논의된 주입들과 유사한, 상이한 디바이스 타입들을 갖는 실시예들에서, 영역(50P)을 노출시키면서, 영역(50N) 위에 포토레지스트와 같은 마스크가 형성될 수 있고, 영역(50P)에 노출된 핀들(52)에 적절한 타입(예를 들어, p-타입) 불순물들이 주입될 수 있다. 그 후 마스크는 제거될 수 있다. 후속하여, 영역(50N)을 노출시키면서, 영역(50P) 위에 포토레지스트와 같은 마스크가 형성될 수 있고, 영역(50N)에 노출된 핀들(52)에 적절한 타입의 불순물들(예를 들어, N-타입)이 주입될 수 있다. 그 후 마스크는 제거될 수 있다. n-타입 불순물들은 이전에 논의된 n-타입 불순물들 중 임의의 것일 수 있고, p-타입 불순물들은 이전에 논의된 p-타입 불순물들 중 임의의 것일 수 있다. 저농도로 도핑된 소스/드레인 영역들은 약 1015 cm-3 내지 약 1019 cm-3의 불순물들의 농도를 가질 수 있다. 어닐링은 주입 손상을 복구하고 주입된 불순물들을 활성화시키는데 사용될 수 있다.
도 9a, 도 9b, 및 도 9c에서, 제2 스페이서 재료(79)가 제1 스페이서 재료(78) 상에 형성된다. 제2 스페이서 재료(79)는 제2 스페이서들(86)을 형성하기 위해 사용된다(도 10a 내지 도 10c 참조). 몇몇 실시예들에서, 제2 스페이서 재료(79)는 산화물, 질화물, 실리콘 산질화물, 실리콘 산탄화질화물, 실리콘 산탄화물 등, 또는 이들의 조합과 같은 재료일 수 있다. 제2 스페이서 재료(79)는 CVD, PE-CVD, ALD, PVD, 스퍼터링 등과 같은 프로세스를 사용하여 컨포멀하게 성막될 수 있다. 몇몇 실시예들에서, 제2 스페이서 재료(79)는 하나 이상의 재료의 다중 층들을 포함할 수 있다.
몇몇 실시예들에서, 제2 스페이서 재료(79)는 인접한 핀들(52) 사이의 영역들(예를 들어, "내부” 영역들)이 제2 스페이서 재료(79)로 적어도 부분적으로 채워지도록 핀들(52) 위에 형성된다. 내부 영역들은 도 9c에 도시된 바와 같이 제2 스페이서 재료(79)로 완전히 채워질 수 있다. 이와 같이, 제2 스페이서 재료(79)는 인접한 핀들(52) 상의 제1 스페이서 재료(78) 사이의 분리 거리(W1')의 약 절반과 동일하거나 또는 분리 거리(W1')의 절반보다 큰 두께(T1)로 성막될 수 있다. 다른 실시예들에서, 제2 스페이서 재료(79)는 분리 거리(W1')의 절반 미만인 핀들(52) 상의 두께(T1)로 성막될 수 있다. 몇몇 실시예들에서, 제2 스페이서 층(79)은 약 3 nm 내지 약 20 nm의 성막 두께(T1)를 갖도록 형성될 수 있다. 몇몇 경우에, 내부 영역들을 채우는 제2 스페이서 재료(79)는 시임(seam)을 가질 수 있다.
핀들(52) 사이의 제2 스페이서 재료(79)의 상부면은 평평하거나, 볼록하거나, 오목할 수 있으며, 이는 성막된 제2 스페이서 재료(79)의 분리 거리(W1') 및/또는 성막 두께(T1)에 의존할 수 있다. 예를 들어, 더 큰 핀 분리 거리(W1) 또는 더 작은 성막 두께(T1)는 핀들(52) 내의 제2 스페이서 재료(79)의 높이(H1)를 감소시킬 수 있다. 높이(H1)는 성막 두께(T1)보다 클 수 있다. 핀들(52) 사이의 제2 스페이서 재료(79)의 높이(H1)는 STI 영역들(56) 위에 돌출된 핀들(52)의 높이(H0)보다 크거나, 거의 동일하거나, 작을 수 있다. 핀들(52) 사이의 제2 스페이서 재료(79)의 높이(H1)는 약 3 nm 내지 약 60 nm일 수 있다. 제2 스페이서 재료(79)의 성막 두께(T1) 및/또는 높이(H1)를 제어함으로써, 에피택셜 소스/드레인 영역(82)(도 11C 참조)의 최소 내부 높이(IO) 및 높이 차이(DH)가 제어될 수 있다.
도 10a, 도 10b 및 도 10c로 돌아가, 몇몇 실시예들에 따라, 리세스들(84)이 핀들(52)에 형성된다. 도 10c에서, 더미 게이트 구조물 아래의 핀들(52)의 채널 영역들(58)(예를 들어, 리세스들(84)를 형성하기 위해 에칭되지 않는 채널 영역들(58))의 위치는 참조를 위해 도시된다. 리세스들(84)은 에칭 프로세스(85)를 사용하여 형성될 수 있으며, 이는 또한 제1 스페이서 재료(78)를 에칭하여 제1 스페이서들(80)을 형성하고 제2 스페이서 재료(79)를 에칭하여 제2 스페이서들(86)을 형성한다. 제1 스페이서들(80) 및 제2 스페이서들(86)은 본 명세서에서 집합적으로 "게이트 스페이서들"로 지칭될 수 있다. 제1 스페이서들(80) 및 제2 스페이서들(86), 더미 게이트들(72) 및 마스크들(74)은 본 명세서에서 집합적으로 "더미 게이트 구조물들"로 지칭될 수 있다. 몇몇 실시예들에서, 에칭 프로세스(85)는 하나 이상의 이방성 건식 에칭 단계들과 같은 하나 이상의 에칭 단계를 포함한다. 다른 실시예들에서, 에칭 프로세스(85)는 제1 스페이서 재료(78) 및 제2 스페이서 재료(79)를 에칭하는 제1 에칭 프로세스 및 리세스들(84)을 형성하는 제2 에칭 프로세스를 포함한다. 도 10b 내지 도 10c에 도시된 제1 스페이서 재료(78), 제2 스페이서 재료(79) 및 리세스들(84)의 예시적인 에칭은 예시를 위한 것이며, 에칭 프로세스(85)는 다른 실시예들에서 제1 스페이서 재료(78), 제2 스페이서 재료(79) 또는 리세스들(84)을 다르게 에칭할 수 있다. 예를 들어, 게이트 스페이서들의 표면들은 도 10c에서 편평한 것으로 도시되어 있지만, 다른 실시예들에서는 볼록하거나 오목할 수 있다.
몇몇 실시예들에서, 에칭 프로세스(85)는 게이트 스페이서들(예를 들어, 제1 스페이서들(80) 및/또는 제2 스페이서들(86))의 상이한 영역들이 게이트 스페이서들의 다른 영역들보다 STI 영역들(56) 위로 더 높게 연장되도록, 제1 스페이서 재료(78) 또는 제2 스페이서 재료(79)의 부분들을 상이한 양으로 에칭할 수 있다. 예를 들어, 에칭 프로세스(85) 후, 인접한 핀들(52) 사이에서 연장되는 게이트 스페이서들의 영역들은 인접한 핀들(52) 사이에 있지 않은 영역들보다 STI 영역들(56) 위에 더 큰 높이를 가질 수 있다. 이것은 도 10c에 도시되어 있는데, 여기서 게이트 스페이서들의 "내부 영역들"(예를 들어, 핀들(52) 사이의 영역들)이 핀들(52)에 인접한 높이(H2)를 갖고, 게이트 스페이서들의 "외부 영역"(예를 들어, 핀들(52) 사이에 있지 않은 영역들)은 높이(H2)보다 작은, 핀들(52)에 인접한 높이(H3)를 갖는다. 일부 경우에, 핀들(52)으로부터 더 멀리 있는 게이트 스페이서들의 부분들은 높이(H3)보다 작은 높이(H3')를 가질 수 있다. 이러한 방식으로, 게이트 스페이서들은 외부 영역들 내에서보다 내부 영역들 내에서 더 큰 수직 두께(예를 들어, 게이트 스페이서들의 하부면과 상부면 사이의 수직 거리)를 갖는다. 몇몇 실시예들에서, 내부 영역들 내의 게이트 스페이서들의 STI 영역들(56) 위의 높이(H2)는 약 5nm 내지 약 40nm 일 수 있고, 외부 영역들 내의 게이트 스페이서들의 STI 영역들(56) 위의 높이(H3)(또는 H3')는 약 0 nm 내지 약 30 nm 일 수 있다. 높이들(H2 및 H3) 간의 높이차(H4)는 약 0 nm 내지 약 40 nm일 수 있다. 높이(H3)는 STI 영역들(56)으로부터 돌출된 에칭된 핀들(52)의 높이(H0')보다 크거나, 작거나, 거의 동일할 수 있고, 높이(H2)는 높이(H0')보다 크거나, 거의 동일할 수 있다.
게이트 스페이서들의 내부 영역들의 높이(H2)는 도 9c에 도시된 바와 같이, 인접한 핀들(52) 사이의 내부 영역들을 충전하는(fill)(또는 부분적으로 충전하는) 제2 스페이서 재료(79)로 인해 게이트 스페이서들의 외부 영역들의 높이(H3)보다 클 수 있다. 내부 영역들 내에 성막된 제2 스페이서 재료(79)는 노출된 상부면들을 갖고, 핀들(52)의 외부 측벽들은 노출된 상부면들 및 노출된 측면들을 모두 갖는다. 따라서, 에칭 프로세스(85)는 내부 영역들보다 더 큰 전체 속도로 외부 영역들에서 제1 스페이서 재료(78) 및 제2 스페이서 재료(79)를 에칭한다. 이는 에칭 프로세스 후 내부 영역들이 외부 영역들보다 더 많은 게이트 스페이서 재료를 남게 할 수 있다. 추가적으로, 인접한 핀들(52)의 존재를 가두는 것은 내부 영역들에서 에천트 이동성을 감소시켜, 내부 영역들의 에칭 속도를 더욱 감소시킬 수 있다.
이러한 방식으로, 게이트 스페이서들의 높이(H2), 높이(H3), 및/또는 높이 차이(H4)는 구조물의 기하학적 구조 또는 토폴로지를 제어함으로써, 예컨대 인접한 핀들(52) 사이의 분리 거리(W1')를 제어함으로써, 제1 스페이서 재료(78) 또는 제2 스페이서 재료(79)의 두께, 내부 영역들에서의 제2 스페이서 재료(79)의 높이(H1) 등을 제어함으로써 제어될 수 있다. 높이들은 또한 에칭 프로세스(85)의 프로세스 파라미터들을 제어함으로써 제어될 수 있다. 프로세스 파라미터들은 예를 들어 프로세스 가스 혼합물, 전압 바이어스, RF 전력, 프로세스 온도, 프로세스 압력, 기타 파라미터들, 또는 이들의 조합을 포함할 수 있다. 몇몇 실시예들에서, 리세스들(84)에 형성된 에피택셜 소스/드레인 영역들(82)(도 11b 내지 도 11c 참조)의 형상, 체적, 면적, 사이즈, 병합 높이, 또는 기타 특징들은 이러한 방식으로 에칭 프로세스(85)를 제어함으로써 제어될 수 있다.
도 11a, 도 11b 및 도 11c는 몇몇 실시예들에 따라 핀들(52)에 에피택셜 소스/드레인 영역들(82)을 형성하는 것을 예시한다. 명확성을 위해, 도 11a 내지 도 11c에 도시된 피처들의 일부 치수들 또는 비율들은 다른 도면들에 도시된 것과 다를 수 있다. 영역(50N)의 에피택셜 소스/드레인 영역들(82), 예를 들어 NMOS 영역은 영역(50P), 예를 들어, PMOS 영역을 마스킹하고 영역(50N)의 핀들(52)의 소스/드레인 영역들을 에칭하여 핀들(52)에 리세스들을 형성함으로써 형성될 수 있다. 그 후, 영역(50N)의 에피택셜 소스/드레인 영역들(82)은 핀들(52)의 노출된 부분들로부터 리세스들(84)에서 에피택셜 성장된다. 영역(50P)의 에피택셜 소스/드레인 영역들(82), 예를 들어 PMOS 영역은 영역(50N), 예를 들어, NMOS 영역을 마스킹하고 영역(50P)의 핀들(52)의 소스/드레인 영역들을 에칭하여 핀들(52)에 리세스들을 형성함으로써 형성될 수 있다. 그 후, 영역(50P)의 에피택셜 소스/드레인 영역들(82)은 핀들(52)의 노출된 부분들로부터 리세스들(84)에서 에피택셜 성장된다. 에피택셜 소스/드레인 영역들(82)은 CVD, 금속 유기 CVD(MOCVD, metal-organic CVD), 분자 빔 에피택시(MBE, molecular beam epitaxy), 액상 에피택시(LPE, liquid phase epitaxy), 기상 에피택시(VPE, vapor phase epitaxy), 선택적 에피택셜 성장(SEG, selective epitaxial growth) 등, 또는 이들의 조합과 같은 적합한 프로세스를 사용하여 에피택셜하게 성장될 수 있다.
에피택셜 소스/드레인 영역들(82)은 n-타입 FinFET들 또는 p-타입 FinFET들에 적합한 것과 같은 임의의 허용가능한 재료를 포함할 수 있다. 예를 들어, 핀(52)이 실리콘인 경우, 영역(50N)내의 에피택셜 소스/드레인 영역들(82)은 실리콘, 실리콘 탄화물, 인 도핑된 실리콘 탄화물, 실리콘 인화물 등과 같이 채널 영역(58)에 인장 변형을 가하는 재료들을 포함할 수 있다. 핀(52)이 실리콘인 경우, 영역(50P)내의 에피택셜 소스/드레인 영역들(82)은 실리콘-게르마늄, 붕소 도핑된 실리콘-게르마늄, 게르마늄, 게르마늄 주석 등과 같은 채널 영역(58)에 압축 변형을 가하는 재료들을 포함할 수 있다.
에피택셜 소스/드레인 영역들(82)은 핀들(52)의 각각의 표면들로부터 상승된 표면들을 가질 수 있고, 패싯(facet)들을 가질 수 있다. 예를 들어, 에피택셜 소스/드레인 영역들(82)의 표면들은 (111) 결정 배향을 갖는 패싯들, 다른 결정 배향들의 패싯들, 또는 다르게 배향된 패싯들의 조합들을 가질 수 있다. 도 11c에 예시된 바와 같이, 인접한 핀들(52)에 형성된 에피택셜 재료는 결정 평면들을 따라 핀들(52)의 측벽들 너머 측방향으로 외측으로 확장될 수 있고, 내부 영역들에서 병합되어 다수의 인접한 핀들(52) 위로 연장되는 연속적인 에피택셜 소스/드레인 영역(82)을 형성할 수 있다. 예를 들어, 인접한 핀들(52)로부터 성장된 에피택셜 재료는 STI 영역(56) 위의 병합 높이(MH)에서 내부 영역에 병합될 수 있다. 이러한 방식으로, 에피택셜 소스/드레인 영역들(82)은 내부 영역들 내의 인접한 핀들(52) 사이에서 연장되는 하부 내부 표면(83A)과 핀들(52)으로부터 외부 영역들로 연장되는 하부 외부 표면(83B)을 가질 수 있다. 일부 경우에, 표면들(83A 및 83B)은 예컨대 {111} 패싯들 또는 다른 패싯들을 갖도록 패싯 처리될 수 있다.
몇몇 실시예들에서, 에피택셜 재료의 측방향 성장은 게이트 스페이서들의 재료에 의해 차단된다. 예를 들어, 내부 영역들의 측방향 성장은 내부 영역들의 게이트 스페이서들의 높이(H2) 아래에서 차단될 수 있고, 외부 영역들의 측방향 성장은 외부 영역들의 게이트 스페이서들의 높이(H3) 아래에서 차단될 수 있다. 이러한 방식으로, 내부 영역들로 연장되는 에피택셜 소스/드레인 영역들(82)의 하부 내부 표면(83A)은 내부 영역들의 게이트 스페이서들의 높이(H2)와 거의 동일한 STI 영역들(56) 위의 최소 내부 높이(IH)를 가질 수 있다. 또한, 외부 영역들로 연장되는 에피택셜 소스/드레인 영역들(82)의 하부 외부 표면(83B)은 외부 영역들의 게이트 스페이서들의 높이(H3)와 거의 동일한 STI 영역들(56) 위의 최소 내부 높이(OH)를 가질 수 있다. 상기 설명된 게이트 스페이서들의 높이 차이(H4)로 인해, 높이(IH)는 높이(OH)보다 클 수 있다. 몇몇 실시예들에서, 최소 내부 높이(IH)는 약 5 nm 내지 약 40 nm 일 수 있고, 최소 외부 높이(OH)는 약 0 nm 내지 약 30 nm 일 수 있다. 높이들(IH 및 OH) 간의 높이차(DH)는 약 5 nm 내지 약 40 nm일 수 있다.
몇몇 실시예들에서, 에피택셜 소스/드레인 영역(82)의 병합 높이(MH)는 에피택셜 소스/드레인 영역(82)의 최소 내부 높이(IH)를 제어함으로써 제어될 수 있으며, 이는 내부 영역들의 게이트 스페이서들의 높이(H2)를 제어함으로써 제어될 수 있다. 게이트 스페이서들의 높이(H2)는 전술한 바와 같이 제어될 수 있다. 몇몇 실시예들에서, 병합 높이(HM)는 약 5 nm 내지 약 70 nm일 수 있다. 병합 높이(MH)는 에피택셜 소스/드레인 영역들(82)의 측방향 높이(LH)보다 위, 아래 또는 대략 같은 높이이도록 제어될 수 있으며, 이는 외부 영역으로 측방향으로 가장 멀리 연장되는 에피택셜 소스/드레인 영역들(82)의 부분의 STI 영역들(56) 위의 높이를 지정한다. 몇몇 실시예들에서, 병합 높이(LH)는 약 30 nm 내지 약 50 nm일 수 있다. 몇몇 실시예들에서, 병합 높이(MH)는 에피택셜 소스/드레인 영역(82)의 중간 높이(예를 들어, 전체 수직 두께의 절반에서의 높이)보다 위, 아래 또는 대략 같은 높이이도록 제어될 수 있으며, 이는 일부 경우에 측방향 높이(LH)와 대략 동일할 수 있다.
병합 높이(MH)를 제어함으로써, 에피택셜 소스/드레인 영역들(82)의 단면적은 제어될 수 있다. 예를 들어, 더 큰 MH는 에피택셜 소스/드레인 영역들(82)의 더 작은 단면적에 대응할 수 있다. 추가로, 에피택셜 소스/드레인 영역들(82)의 단면적은 높이 차이(DH)를 제어함으로써 제어될 수 있다. 예를 들어, 더 큰 DH는 에피택셜 소스/드레인 영역들(82)의 더 작은 단면적에 대응할 수 있다. 에피택셜 소스/드레인 영역들(82)의 단면적을 감소시킴으로써, FinFET 디바이스의 기생 게이트-드레인 커패시턴스(Cgd)가 감소될 수 있으며, 이는 FinFET 디바이스의 성능을 향상시킬 수 있다. 예를 들어, FinFET 디바이스의 RC 지연은 감소될 수 있고, FinFET 디바이스의 응답 속도는 향상될 수 있다. 이러한 방식으로, 높이 차이(DH)를 증가시키는 것은 기생 커패시턴스(Cgd)를 감소시킬 수 있다. 몇몇 실시예들에서, 0이 아닌 DH를 갖는 에피택셜 소스/드레인 영역들(82)의 단면적은 DH = 0인 기준 에피택셜 소스/드레인 영역의 단면적의 약 0 % 내지 약 28 %로 감소될 수 있다.
몇몇 실시예들에서, 에피택셜 소스/드레인 영역(82)은 2 개 이상의 핀들(52)에서 성장된 병합된 에피택셜 재료로 형성될 수 있다. 예시적인 다중 핀 실시예가 도 12에 도시되어 있지만, 에피택셜 소스/드레인 영역(82)은 도시된 것보다 더 많거나 더 적은 핀들(52) 위에 형성될 수 있다. 도 12에 도시된 바와 같이, 각각의 인접한 핀들(52)의 쌍 사이의 영역은 "내부” 영역이다. 본 명세서에 설명된 기법들은 이 실시예 및 다른 다중 핀 실시예들에서 에피택셜 소스/드레인 영역들(82)의 단면적을 감소시키는 데 사용될 수 있다.
에피택셜 소스/드레인 영역들(82) 및/또는 핀들(52)은 도펀트들이 주입되어 소스/드레인 영역을 형성할 수 있는데, 이는 저농도로 도핑된 소스/드레인 영역들을 형성하기 위해 앞서 논의된 프로세스와 유사하게 어닐링이 이어진다. 소스/드레인 영역들은 약 1019 cm-3 내지 약 1021 cm-3의 불순물 농도를 가질 수 있다. 소스/드레인 영역들에 대한 n-타입 및/또는 p-타입 불순물들은 이전에 논의된 불순물들 중 임의 것일 수 있다. 몇몇 실시예들에서, 에피택셜 소스/드레인 영역들(82)은 성장 동안에 인 시츄 도핑될 수 있다. 몇몇 실시예들에서, 에피택셜 소스/드레인 영역들(82)의 프로파일은 더 높은 프리즘들 사이에 샌드위칭된 더 짧은 프리즘들을 포함할 수 있는, 기판(50)을 향하는 프리즘 어레이이다.
도 13a 및 도 13b에서, 제1 층간 유전체(ILD, interlayer dielectric)(88)가 구조물 위에 성막된다. 제1 ILD(88)는 유전체 재료로 형성될 수 있고, CVD, 플라즈마 강화 CVD(PECVD) 또는 FCVD와 같은 임의의 적합한 방법에 의해 성막될 수 있다. 유전체 재료들은 포스포-실리케이트 유리(PSG, phospho-silicate glass), 보로-실리케이트 유리(BSG, boro-silicate glass), 붕소 도핑된 포스포-실리케이트 유리(BPSG, boron-doped phospho-silicate glass), 비 도핑된 실리케이트 유리(USG, undoped silicate glass) 등을 포함할 수 있다. 임의의 허용가능한 프로세스에 의해 형성된 다른 절연 재료들이 사용될 수 있다. 몇몇 실시예들에서, 콘택 에칭 스탑 층(CESL, contact etch stop layer)(87)은 제1 ILD(88)와 에피택셜 소스/드레인 영역들(82), 마스크들(74), 및 게이트 스페이서들 사이에 배치된다. CESL(87)은 위에 놓인 제1 ILD(88)의 재료와 상이한 에칭 속도를 갖는 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 등과 같은 유전체 재료를 포함할 수 있다.
도 14a 및 도 14b에서, CMP와 같은 평탄화 프로세스가 제1 ILD(88)의 상부면을 더미 게이트들(72) 또는 마스크들(74)의 상부면들과 수평하게 하기 위해 수행될 수 있다. 평탄화 프로세스는 또한 더미 게이트들(72) 상의 마스크들(74) 및 마스크들(74)의 측벽들을 따른 제1 스페이서들(80) 및 제2 스페이서들(86)의 부분들을 제거할 수 있다. 평탄화 프로세스 후, 더미 게이트들(72), 제1 스페이서들(86), 제2 스페이서들(86), 및 제1 ILD (88)의 상부면들은 같은 높이이다. 따라서, 더미 게이트들(72)의 상부면들은 제1 ILD(88)를 통해 노출된다. 몇몇 실시예들에서, 마스크들(74)은 남아있을 수 있으며, 이 경우 평탄화 프로세스는 마스크들(74)의 상부면들과 제1 ILD(88)의 상부면을 같은 높이가 되게 한다.
도 15a 및 도 15b에서, 더미 게이트들(72) 및 존재한다면 마스크들(74)이 에칭 단계(들)에서 제거되어, 리세스들(90)이 형성된다. 리세스들(90) 내의 더미 유전체 층(60)의 부분들은 또한 제거될 수 있다. 몇몇 실시예들에서, 더미 게이트들(72)만이 제거되며, 더미 유전체 층(60)은 남아 있고 리세스들(90)에 의해 노출된다. 몇몇 실시예들에서, 더미 유전체 층(60)은 다이의 제1 영역(예를 들어, 코어 로직 영역)의 리세스들(90)로부터 제거되고, 다이의 제2 영역(예를 들어, 입력/출력 영역)의 리세스들(90)에 남아있다. 몇몇 실시예들에서, 더미 게이트들(72)은 이방성 건식 에칭 프로세스에 의해 제거된다. 예를 들어, 에칭 프로세스는 제1 ILD(88) 또는 게이트 스페이서들을 에칭하지 않고 더미 게이트들(72)을 선택적으로 에칭하는 반응 가스(들)를 사용하는 건식 에칭 프로세스를 포함할 수 있다. 각각의 리세스(90)는 각각의 핀(52)의 채널 영역(58)을 노출시키고 그리고/또는 그 위에 놓인다. 각각의 채널 영역(58)은 에피택셜 소스/드레인 영역(82)의 이웃한 쌍들 사이에 배치된다. 제거 동안, 더미 게이트들(72)이 에칭될 때 더미 유전체 층(60)은 에칭 스탑 층으로서 사용될 수 있다. 그 후, 더미 유전체 층(60)은 더미 게이트들(72)의 제거 후에 옵션적으로 제거될 수 있다.
도 16a 및 도 16b에서, 게이트 유전체 층들(92) 및 게이트 전극들(94)은 대체 게이트들을 위해 형성된다. 도 16c는 도 16b의 영역(89)의 상세도를 예시한다. 게이트 유전체 층(92)은 리세스들(90) 내에, 예컨대 핀들(52)의 상부면들 및 측벽들 상에 그리고 게이트 스페이서들의 측벽들 상에 컨포멀하게 성막된다. 게이트 유전체 층들(92)은 또한 제1 ILD(88)의 상부면 상에 형성될 수 있다. 몇몇 실시예들에 따르면, 게이트 유전체 층들(92)은 실리콘 산화물, 실리콘 질화물, 또는 이들의 다중층들을 포함한다. 몇몇 실시예들에서, 게이트 유전체 층들(92)은 하이-k 유전체 재료를 포함하고, 이들 실시예들에서, 게이트 유전체 층들(92)은 약 7.0보다 큰 k 값을 가질 수 있고,하프늄, 알루미늄, 지르코늄, 란탄, 망간, 바륨, 티타늄, 납, 및 이들의 조합들의 금속 산화물 또는 실리케이트를 포함할 수 있다. 게이트 유전체 층들(92)의 형성 방법들은 분자 빔 증착(MBD, molecular beam deposition), ALD, PECVD 등을 포함할 수 있다. 더미 유전체 층(60)의 부분들이 리세스들(90)에 남아있는 실시예들에서, 게이트 유전체 층들(92)은 더미 유전체 층(60)의 재료(예를 들어, 실리콘 산화물)를 포함한다.
게이트 전극들(94)은 게이트 유전체 층들(92) 위에 각각 성막되고, 리세스들(90)의 나머지 부분들을 충전한다. 게이트 전극들(94)은 티타늄 질화물, 티타늄 산화물, 탄탈 질화물, 탄탈 탄화물, 코발트, 루테늄, 알루미늄, 텅스텐, 이들의 조합들, 또는 이들의 다층들과 같은 금속 함유 재료를 포함할 수 있다. 예를 들어, 단일 층 게이트 전극(94)이 도 16b에 예시되어 있지만, 게이트 전극(94)은 도 16c에 의해 예시된 바와 같이 임의의 수의 라이너 층들(94A), 임의의 수의 일함수 튜닝 층들(94B), 및 충전 재료(102C)를 포함할 수 있다. 리세스들(90)를 충전한 후, CMP와 같은 평탄화 프로세스가 수행되어 게이트 유전체 층들(92)의 초과 부분들 및 게이트 전극들(94)의 재료를 제거할 수 있으며, 초과 부분들은 ILD(88)의 상부면 위에 있다. 따라서 게이트 전극들(94) 및 게이트 유전체 층들(92)의 재료의 나머지 부분들은 결과적인 FinFET들의 대체 게이트들을 형성한다. 게이트 전극들(94) 및 게이트 유전체 층들(92)은 총칭하여 "게이트 스택"으로 지칭될 수 있다. 게이트 및 게이트 스택들은 핀들(52)의 채널 영역(58)의 측벽들을 따라 연장될 수 있다.
영역(50N) 및 영역(50P)에서 게이트 유전체 층(92)의 형성은 각각의 영역의 게이트 유전체 층들(92)이 동일한 재료들로 형성되도록 동시에 발생할 수 있고, 게이트 전극들(94)의 형성은 각각의 영역의 게이트 전극들(94)이 동일한 재료들로 형성되도록 동시에 발생할 수 있다. 몇몇 실시예들에서, 각각의 영역의 게이트 유전체 층들(92)은 게이트 유전체 층들(92)이 상이한 재료들일 수 있도록 별개의 프로세스들에 의해 형성될 수 있고, 그리고/또는 각각의 영역의 게이트 전극들(94)은 게이트 전극들(94)이 상이한 재료들일 수 있도록 별개의 프로세스들에 의해 형성될 수 있다. 다양한 마스킹 단계들이 사용되어 별개의 프로세스를 사용할 때 적절한 영역들을 마스킹하고 노출시킬 수 있다.
도 27a 및 도 27b에서, 제2 ILD(108)는 제1 ILD(88) 위에 성막된다. 몇몇 실시예들에서, 제2 ILD(108)는 우동성 CVD 방법에 의해 형성된 유동성 막이다. 몇몇 실시예들에서, 제2 ILD(108)는 PSG, BSG, BPSG, USG 등과 같은 유전체 재료로 형성되고, CVD 및 PECVD와 같은 임의의 적합한 방법에 의해 성막될 수 있다. 몇몇 실시예들에 따라, 제2 ILD(108)의 형성 전에, 게이트 스택(게이트 유전체 층(92) 및 대응하는 위에 놓인 게이트 전극(94)을 포함함)이 리세스되어, 도 17a 및 도 17b에 예시된 바와 같이 리세스가 게이트 스택 바로 위에 그리고 제2 스페이서들(86)의 대향 부분들 사이에 형성된다. 실리콘 질화물, 실리콘 산질화물 등과 같은 유전체 재료의 하나 이상의 층을 포함하는 게이트 마스크(96)가 리세스에 충전된 다음, 평탄화 프로세스가 수행되어 제1 ILD(88) 위로 연장되는 유전체 재료의 초과 부분들을 제거한다. 후속하여 형성된 게이트 콘택들(도 18a 및 도 18b 참조)은 게이트 마스크(96)를 관통하여 리세스된 게이트 전극(94)의 상부면과 접촉한다.
도 18a 내지 도 18d에서, 몇몇 실시예들에 따르면, 게이트 콘택들(110) 및 소스/드레인 콘택들(112)은 제2 ILD(108) 및 제1 ILD(88)를 통해 형성된다. 소스/드레인 콘택들(112)용 개구들은 제1 및 제2 ILD들(88 및 108)을 통해 형성되고, 게이트 콘택(110)용 개구들은 제2 ILD(108) 및 게이트 마스크(96)를 통해 형성된다. 개구들은 허용가능한 포토리소그래피 및 에칭 기법들을 사용하여 형성될 수 있다. 확산 배리어 층, 접착 층 등과 같은 라이너 및 도전성 재료가 개구들에 형성된다. 라이너는 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 포함할 수 있다. 도전성 재료는 구리, 구리 합금, 은, 금, 텅스텐, 코발트, 알루미늄, 니켈 등일 수 있다. ILD(108)의 표면으로부터 초과 재료를 제거하기 위해 CMP와 같은 평탄화 프로세스가 수행될 수 있다. 나머지 라이너 및 도전성 재료는 개구들에 소스/드레인 콘택들(112) 및 게이트 콘택들(110)을 형성한다. 어닐링 프로세스가 수행되어 에피택셜 소스/드레인 영역들(82)과 소스/드레인 콘택들(112) 사이의 계면에서 실리사이드를 형성할 수 있다. 소스/드레인 콘택들(112)은 에피택셜 소스/드레인 영역들(82)에 물리적 및 전기적으로 커플링되고, 게이트 콘택들(110)은 게이트 전극들(106)에 물리적 및 전기적으로 커플링된다. 소스/드레인 콘택들(112) 및 게이트 콘택들(110)은 상이한 프로세스들에서 형성될 수 있거나 또는 동일한 프로세스에서 형성될 수 있다. 동일한 단면으로 형성되는 것으로 도시되어 있지만, 소스/드레인 콘택들(112) 및 게이트 콘택들(110) 각각은 콘택들의 단락을 방지할 수 있는 상이한 단면들로 형성될 수 있음을 이해해야 한다.
개시된 FinFET 실시예들은 또한 나노구조물들(예를 들어, 나노시트, 나노와이어, 게이트-올-어라운드 등) 전계 효과 트랜지스터(NSFET)들과 같은 나노구조 디바이스들에 적용될 수 있다. NSFET 실시예에서, 핀들은 채널 층들과 희생 층들의 교대 층들의 스택을 패터닝함으로써 형성된다. 더미 게이트 스택들 및 에피택셜 소스/드레인 영역들은 전술한 것과 유사한 방식으로 형성된다. 더미 게이트 스택들이 제거된 후, 희생 층들은 채널 영역들에서 부분적으로 또는 완전히 제거될 수 있다. 대체 게이트 구조물들은 상기 설명된 것과 유사한 방식으로 형성되고, NSFET 디바이스들의 채널 영역에서 채널 층들을 부분적으로 또는 완전히 둘러쌀 것이다. 게이트 구조물들 및 소스/드레인들에 대한 ILD들 및 콘택들은 위에서 설명된 것과 유사한 방식으로 형성된다. 나노구조 디바이스는 미국 특허 출원 공개 번호 2016/0365414에 개시된 바와 같이 형성될 수 있으며, 이는 그 전체가 본원에 참조로 포함된다.
본 명세서에 설명된 실시예들은 이점을 얻을 수 있다. 본 명세서에 설명된 기법들은 감소된 부피 및 감소된 단면적을 갖는 에피택셜 소스/드레인 영역들의 형성을 설명한다. 예를 들어, 본 명세서에 설명된 기술법들을 사용하여, 인접한 핀들 상에 형성된 에피택셜 재료는 더 높은 지점에서 병합될 수 있으며, 이는 병합된 에피택셜 소스/드레인 영역의 전체 단면적을 감소시킨다. 병합 높이 및 단면적은 인접한 핀들 사이에 성막된 게이트 스페이서 재료의 양을 제어함으로써 그리고 게이트 스페이서 재료로부터 게이트 스페이서들을 형성하는 에칭 프로세스의 파라미터들을 제어함으로써, 원하는 애플리케이션에 따라 제어될 수 있다. 에피택셜 소스/드레인 영역의 단면적을 감소시킴으로써, 기생 커패시턴스들(예를 들어, 게이트-드레인 커패시턴스(Cgd))이 감소될 수 있으며, 이는 RC 지연을 감소시키고 더 빠른 온/오프 스위칭 및 링-오실레이터(RO, ring-oscillator) 디바이스의 속도와 같은 부스팅된 디바이스 속도를 허용할 수 있다.
몇몇 실시예들에 따라, 디바이스는: 기판으로부터 연장되는 제1 핀 및 제2 핀 ― 제1 핀은 제1 리세스를 포 함하고, 제2 핀은 제2 리세스를 포함함 ― ; 제1 핀을 둘러싸고 제2 핀을 둘러싸는 격리 영역; 제1 핀 및 제2 핀 위의 게이트 스택; 격리 영역 위에 있고 제1 핀 및 상기 제2 핀을 둘러싸는 스페이서 재료 ― 제1 핀의 제1 면으로부터 제2 핀까지 연장되는 스페이서 재료의 제1 부분은 제1 수직 두께를 갖고, 제1 면의 반대편에 있는 제1 핀의 제2 면에 인접한 스페이서 재료의 제2 부분은 제1 수직 두께 미만인 제2 수직 두께를 가짐 ― ; 및 제1 리세스 내의 그리고 제2 리세스 내의 소스/드레인 영역 ― 소스/드레인 영역은 게이트 스택에 인접하고, 소스/드레인 영역은 스페이서 재료의 제1 부분 위로 연장되는 제1 하부면 및 스페이서 재료의 제2 부분 위로 연장되는 제2 하부면을 포함하고, 제2 하부면의 하단부는 제1 하부면의 하단부보다 격리 영역에 더 가까움 ―
을 포함한다. 실시예에서, 제1 하부면 및 제2 하부면은 패싯 처리된다(faceted). 실시예에서, 제1 하부면의 상단부는 제2 하부면의 상단부보다 격리 영역으로부터 더 멀리 있다. 실시예에서, 제1 하부면의 상단부는 격리 영역으로부터 5 nm 내지 70 nm의 범위에 있다. 실시예에서, 제1 수직 두께와 제2 수직 두께 간의 차이는 5 nm 내지 40 nm의 범위에 있다. 실시예에서, 소스/드레인 영역은 스페이서 재료의 제1 부분의 측벽 상에서 연장된다. 실시예에서, 제1 핀의 제2 면에 인접한, 스페이서 재료의 제2 부분의 측벽에는 소스/드레인 영역이 없다. 실시예에서, 스페이서 재료는 제1 유전체 재료의 제1 층 및 제2 유전체 재료의 제2 층을 포함한다. 실시예에서, 스페이서 재료의 제1 부분은 제1 리세스의 하부면 및 제2 리세스의 하부면 위에 돌출된다.
몇몇 실시예들에 따라, 구조물은: 반도체 기판 위의 제1 핀; 반도체 기판 위의 제2 핀 ― 제2 핀은 제1 핀에 인접함 ― ; 제1 핀 및 제2 핀을 둘러싸는 격리 영역; 격리 영역 위의 게이트 스페이서 재료 ― 제1 핀의 제1 면과 제2 핀의 제1 면 사이의 게이트 스페이서 재료는 제1 핀의 제1 면의 반대편에 있는 제1 핀의 제2 면 상에서 게이트 스페이서 재료보다 격리 영역 위로 더 멀리 연장되고, 제1 핀의 제1 면 및 제2 핀의 제1 면은 서로 마주봄 ― ; 제1 핀 및 제2 핀의 측벽들을 따라 제1 핀 및 제2 핀의 상부면들 위에 있는 게이트 구조물; 및 게이트 구조물에 인접한 제1 핀 및 제2 핀 상의 소스/드레인 영역 ― 소스/드레인 영역은 제1 핀의 제1 면 상의 하향 제1 패싯 및 제1 핀의 제2 면 상의 하향 제2 패싯을 포함하고, 제1 핀의 제1 면 상의 소스/드레인 영역의 제1 부분은 게이트 스페이서 재료의 측벽 상에서 연장되고, 제1 핀의 제2 면 상의 소스/드레인 영역의 제2 부분은 게이트 스페이서 재료의 상부면 위에서 연장되고, 제1 부분 및 제2 부분은 격리 영역 위의 동일한 높이임 ― 을 포함한다. 실시예에서, 제1 패싯의 하단부는 제2 패싯의 하단부보다 격리 영역 위로 더 멀리 있다. 실시예에서, 제1 패싯의 상단부는 제2 패싯의 상단부보다 격리 영역 위로 더 멀리 있다. 실시예에서, 제2 거리는 0이다 실시예에서, 소스/드레인 영역의 상부면은 평평하다. 실시예에서, 제1 패싯 및 제2 패싯은 (111) 결정 배향을 갖다. 실시예에서, 구조물은 제2 핀의 제1 면 상의 하향 제3 패싯을 더 포함하고, 제3 패싯은 제1 패싯에서 끝난다.
몇몇 실시예들에 따라, 방법은: 반도체 기판으로부터 돌출되는 복수의 핀들을 형성하는 단계; 복수의 핀들 위에 게이트 구조물을 형성하는 단계; 복수의 핀들을 둘러싸는 격리 영역을 형성하는 단계; 게이트 구조물 위에 그리고 복수의 핀들 위에 스페이서 층을 성막하는 단계 ― 스페이서 층은 복수의 핀들 중의 인접한 핀들의 쌍들 사이에서 연장되는 영역들을 충전(fill)함 ― ; 스페이서 층에 제1 에칭 프로세스를 수행하는 단계 ― 제1 에칭 프로세스를 수행한 후, 복수의 핀들 중의 인접한 핀들의 쌍들 사이에서 연장되는 내부 영역들 내에 있는 스페이서 층의 제1 나머지 부분들은 제1 두께를 갖고, 내부 영역들 내에 있지 않은 스페이서 층의 제2 나머지 부분들은 제1 두께보다 작은 제2 두께를 가짐 ― ; 및 게이트 구조물에 인접하고 복수의 핀들 위에서 연장되는 에피택셜 소스/드레인 영역을 형성하는 단계 ― 내부 영역들 내의 에피택셜 소스/드레인 영역의 부분들은 스페이서 층의 제1 나머지 부분들로부터 분리됨 ― 을 포함한다. 실시예에서, 방법은 복수의 핀들의 각각의 개별적 핀 내에 리세스를 형성하기 위하여 복수의 핀들에 제2 에칭 프로세스를 수행하는 단계를 더 포함한다. 실시예에서, 에피택셜 소스/드레인 영역은 스페이서 층의 제2 나머지 부분들보다 격리 영역에 더 가까운 하부면을 갖는다. 실시예에서, 스페이서 층을 성막하는 단계는, 제1 유전체 층을 성막하는 단계, 및 그 후 제1 유전체 층 상에 제2 유전체 층을 컨포멀하게 성막하는 단계를 포함한다.
전술한 내용은 본 기술분야의 당업자들이 본 개시물의 양상들을 더 잘 이해할 수 있도록 몇몇 실시예들의 피처들을 약술하였다. 본 기술분야의 당업자들은 본 명세서에서 소개한 실시예들의 동일한 목적들을 수행하고 그리고/또는 동일한 장점들을 달성하기 위한 다른 프로세스들 및 구조들을 설계하거나 또는 수정하기 위한 기초로서 본 개시내용을 자신들이 손쉽게 이용할 수 있다는 것을 인식해야 한다. 본 기술분야의 당업자들은 또한 이와 같은 등가적 구성들은 본 개시물의 사상과 범위를 벗어나지 않으며, 본 개시물의 사상과 범위를 벗어나지 않고 당업자들이 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있음을 알아야 한다.
실시예들
실시예 1. 디바이스에 있어서,
기판으로부터 연장되는 제1 핀 및 제2 핀 ― 상기 제1 핀은 제1 리세스를 포 함하고, 상기 제2 핀은 제2 리세스를 포함함 ― ;
상기 제1 핀을 둘러싸고 상기 제2 핀을 둘러싸는 격리 영역;
상기 제1 핀 및 상기 제2 핀 위의 게이트 스택;
상기 격리 영역 위에 있고 상기 제1 핀 및 상기 제2 핀을 둘러싸는 스페이서 재료 ― 상기 제1 핀의 제1 면으로부터 상기 제2 핀까지 연장되는 상기 스페이서 재료의 제1 부분은 제1 수직 두께를 갖고, 상기 제1 면의 반대편에 있는 상기 제1 핀의 제2 면에 인접한 상기 스페이서 재료의 제2 부분은 상기 제1 수직 두께 미만인 제2 수직 두께를 가짐 ― ; 및
상기 제1 리세스 내의 그리고 상기 제2 리세스 내의 소스/드레인 영역 ― 상기 소스/드레인 영역은 상기 게이트 스택에 인접하고, 상기 소스/드레인 영역은 상기 스페이서 재료의 상기 제1 부분 위로 연장되는 제1 하부면 및 상기 스페이서 재료의 상기 제2 부분 위로 연장되는 제2 하부면을 포함하고, 상기 제2 하부면의 하단부는 상기 제1 하부면의 하단부보다 상기 격리 영역에 더 가까움 ―
을 포함하는, 디바이스.
실시예 2. 실시예 1에 있어서,
상기 제1 하부면 및 상기 제2 하부면은 패싯 처리되는(faceted) 것인, 디바이스.
실시예 3. 실시예 1에 있어서,
상기 제1 하부면의 상단부는 상기 제2 하부면의 상단부보다 상기 격리 영역으로부터 더 멀리 있는 것인, 디바이스.
실시예 4. 실시예 1에 있어서,
상기 제1 하부면의 상단부는 상기 격리 영역으로부터 5 nm 내지 70 nm의 범위에 있는 것인, 디바이스.
실시예 5. 실시예 1에 있어서,
상기 제1 수직 두께와 상기 제2 수직 두께 간의 차이는 5 nm 내지 40 nm의 범위에 있는 것인, 디바이스.
실시예 6. 실시예 1에 있어서,
상기 소스/드레인 영역은 상기 스페이서 재료의 상기 제1 부분의 측벽 상에서 연장되는 것인, 디바이스.
실시예 7. 실시예 6에 있어서,
상기 제1 핀의 상기 제2 면에 인접한, 상기 스페이서 재료의 상기 제2 부분의 측벽에는 상기 소스/드레인 영역이 없는 것인, 디바이스.
실시예 8. 실시예 1에 있어서,
상기 스페이서 재료는 제1 유전체 재료의 제1 층 및 제2 유전체 재료의 제2 층을 포함하는 것인, 디바이스.
실시예 9. 실시예 1에 있어서,
상기 스페이서 재료의 상기 제1 부분은 상기 제1 리세스의 하부면 및 상기 제2 리세스의 하부면 위에 돌출되는 것인, 디바이스.
실시예 10. 구조물에 있어서,
반도체 기판 위의 제1 핀;
상기 반도체 기판 위의 제2 핀 ― 상기 제2 핀은 상기 제1 핀에 인접함 ― ;
상기 제1 핀 및 상기 제2 핀을 둘러싸는 격리 영역;
상기 격리 영역 위의 게이트 스페이서 재료 ― 상기 제1 핀의 제1 면과 상기 제2 핀의 제1 면 사이의 상기 게이트 스페이서 재료는 상기 제1 핀의 상기 제1 면의 반대편에 있는 상기 제1 핀의 제2 면 상에서 상기 게이트 스페이서 재료보다 상기 격리 영역 위로 더 멀리 연장되고, 상기 제1 핀의 상기 제1 면 및 상기 제2 핀의 상기 제1 면은 서로 마주봄 ― ;
상기 제1 핀 및 상기 제2 핀의 측벽들을 따라 상기 제1 핀 및 상기 제2 핀의 상부면들 위에 있는 게이트 구조물; 및
상기 게이트 구조물에 인접한 상기 제1 핀 및 상기 제2 핀 상의 소스/드레인 영역 ― 상기 소스/드레인 영역은 상기 제1 핀의 상기 제1 면 상의 하향 제1 패싯 및 상기 제1 핀의 상기 제2 면 상의 하향 제2 패싯을 포함하고, 상기 제1 핀의 상기 제1 면 상의 상기 소스/드레인 영역의 제1 부분은 상기 게이트 스페이서 재료의 측벽 상에서 연장되고, 상기 제1 핀의 상기 제2 면 상의 상기 소스/드레인 영역의 제2 부분은 상기 게이트 스페이서 재료의 상부면 위에서 연장되고, 상기 제1 부분 및 상기 제2 부분은 상기 격리 영역 위의 동일한 높이임 ―
을 포함하는, 구조물.
실시예 11. 실시예 10에 있어서,
상기 제1 패싯의 하단부는 상기 제2 패싯의 하단부보다 상기 격리 영역 위로 더 멀리 있는 것인, 구조물.
실시예 12. 실시예 10에 있어서,
상기 제1 패싯의 상단부는 상기 제2 패싯의 상단부보다 상기 격리 영역 위로 더 멀리 있는 것인, 구조물.
실시예 13. 실시예 10에 있어서,
제2 거리는 0인 것인, 구조물.
실시예 14. 실시예 10에 있어서,
상기 소스/드레인 영역의 상부면은 평평한 것인, 구조물.
실시예 15. 실시예 10에 있어서,
상기 제1 패싯 및 상기 제2 패싯은 (111) 결정 배향을 갖는 것인, 구조물.
실시예 16. 실시예 10에 있어서,
상기 제2 핀의 상기 제1 면 상의 하향 제3 패싯을 더 포함하고, 상기 제3 패싯은 상기 제1 패싯에서 끝나는 것인, 구조물.
실시예 17. 방법에 있어서,
반도체 기판으로부터 돌출되는 복수의 핀들을 형성하는 단계;
상기 복수의 핀들 위에 게이트 구조물을 형성하는 단계;
상기 복수의 핀들을 둘러싸는 격리 영역을 형성하는 단계;
상기 게이트 구조물 위에 그리고 상기 복수의 핀들 위에 스페이서 층을 성막하는 단계 ― 상기 스페이서 층은 상기 복수의 핀들 중의 인접한 핀들의 쌍들 사이에서 연장되는 영역들을 충전(fill)함 ― ;
상기 스페이서 층에 제1 에칭 프로세스를 수행하는 단계 ― 상기 제1 에칭 프로세스를 수행한 후, 상기 복수의 핀들 중의 인접한 핀들의 쌍들 사이에서 연장되는 내부 영역들 내에 있는 상기 스페이서 층의 제1 나머지 부분들은 제1 두께를 갖고, 상기 내부 영역들 내에 있지 않은 상기 스페이서 층의 제2 나머지 부분들은 상기 제1 두께보다 작은 제2 두께를 가짐 ― ; 및
상기 게이트 구조물에 인접하고 상기 복수의 핀들 위에서 연장되는 에피택셜 소스/드레인 영역을 형성하는 단계 ― 상기 내부 영역들 내의 상기 에피택셜 소스/드레인 영역의 부분들은 상기 스페이서 층의 상기 제1 나머지 부분들로부터 분리됨 ―
를 포함하는, 방법.
실시예 18. 실시예 17에 있어서,
상기 복수의 핀들의 각각의 개별적 핀 내에 리세스를 형성하기 위하여 상기 복수의 핀들에 제2 에칭 프로세스를 수행하는 단계를 더 포함하는, 방법.
실시예 19. 실시예 17에 있어서,
상기 에피택셜 소스/드레인 영역은 상기 스페이서 층의 상기 제2 나머지 부분들보다 상기 격리 영역에 더 가까운 하부면을 갖는 것인, 방법.
실시예 20. 실시예 17에 있어서,
상기 스페이서 층을 성막하는 단계는, 제1 유전체 층을 성막하는 단계, 및 그 후 상기 제1 유전체 층 상에 제2 유전체 층을 컨포멀하게 성막하는 단계를 포함하는 것인, 방법.

Claims (10)

  1. 디바이스에 있어서,
    기판으로부터 연장되는 제1 핀 및 제2 핀 ― 상기 제1 핀은 제1 리세스를 포 함하고, 상기 제2 핀은 제2 리세스를 포함함 ― ;
    상기 제1 핀을 둘러싸고 상기 제2 핀을 둘러싸는 격리 영역;
    상기 제1 핀 및 상기 제2 핀 위의 게이트 스택;
    상기 격리 영역 위에 있고 상기 제1 핀 및 상기 제2 핀을 둘러싸는 스페이서 재료 ― 상기 제1 핀의 제1 면으로부터 상기 제2 핀까지 연장되는 상기 스페이서 재료의 제1 부분은 제1 수직 두께를 갖고, 상기 제1 면의 반대편에 있는 상기 제1 핀의 제2 면에 인접한 상기 스페이서 재료의 제2 부분은 상기 제1 수직 두께 미만인 제2 수직 두께를 가짐 ― ; 및
    상기 제1 리세스 내의 그리고 상기 제2 리세스 내의 소스/드레인 영역 ― 상기 소스/드레인 영역은 상기 게이트 스택에 인접하고, 상기 소스/드레인 영역은 상기 스페이서 재료의 상기 제1 부분 위로 연장되는 제1 하부면 및 상기 스페이서 재료의 상기 제2 부분 위로 연장되는 제2 하부면을 포함하고, 상기 제2 하부면의 하단부는 상기 제1 하부면의 하단부보다 상기 격리 영역에 더 가깝고, 상기 제1 하부면의 상단부는 상기 제2 하부면의 상단부보다 상기 격리 영역으로부터 더 멀리 있음 ―
    을 포함하는, 디바이스.
  2. 제1항에 있어서,
    상기 제1 하부면 및 상기 제2 하부면은 패싯 처리되는(faceted) 것인, 디바이스.
  3. 제1항에 있어서,
    상기 제1 하부면의 상단부는 상기 격리 영역으로부터 5 nm 내지 70 nm의 범위에 있는 것인, 디바이스.
  4. 제1항에 있어서,
    상기 제1 수직 두께와 상기 제2 수직 두께 간의 차이는 5 nm 내지 40 nm의 범위에 있는 것인, 디바이스.
  5. 제1항에 있어서,
    상기 소스/드레인 영역은 상기 스페이서 재료의 상기 제1 부분의 측벽 상에서 연장되는 것인, 디바이스.
  6. 제5항에 있어서,
    상기 제1 핀의 상기 제2 면에 인접한, 상기 스페이서 재료의 상기 제2 부분의 측벽에는 상기 소스/드레인 영역이 없는 것인, 디바이스.
  7. 제1항에 있어서,
    상기 스페이서 재료는 제1 유전체 재료의 제1 층 및 제2 유전체 재료의 제2 층을 포함하는 것인, 디바이스.
  8. 제1항에 있어서,
    상기 스페이서 재료의 상기 제1 부분은 상기 제1 리세스의 하부면 및 상기 제2 리세스의 하부면 위에 돌출되는 것인, 디바이스.
  9. 구조물에 있어서,
    반도체 기판 위의 제1 핀;
    상기 반도체 기판 위의 제2 핀 ― 상기 제2 핀은 상기 제1 핀에 인접함 ― ;
    상기 제1 핀 및 상기 제2 핀을 둘러싸는 격리 영역;
    상기 격리 영역 위의 게이트 스페이서 재료 ― 상기 제1 핀의 제1 면과 상기 제2 핀의 제1 면 사이의 상기 게이트 스페이서 재료는 상기 제1 핀의 상기 제1 면의 반대편에 있는 상기 제1 핀의 제2 면 상에서 상기 게이트 스페이서 재료보다 상기 격리 영역 위로 더 멀리 연장되고, 상기 제1 핀의 상기 제1 면 및 상기 제2 핀의 상기 제1 면은 서로 마주봄 ― ;
    상기 제1 핀 및 상기 제2 핀의 측벽들을 따라 상기 제1 핀 및 상기 제2 핀의 상부면들 위에 있는 게이트 구조물; 및
    상기 게이트 구조물에 인접한 상기 제1 핀 및 상기 제2 핀 상의 소스/드레인 영역 ― 상기 소스/드레인 영역은 상기 제1 핀의 상기 제1 면 상의 하향 제1 패싯 및 상기 제1 핀의 상기 제2 면 상의 하향 제2 패싯을 포함하고, 상기 하향 제1 패싯의 상단부는 상기 하향 제2 패싯의 상단부보다 상기 격리 영역으로부터 더 멀리 있으며, 상기 제1 핀의 상기 제1 면 상의 상기 소스/드레인 영역의 제1 부분은 상기 게이트 스페이서 재료의 측벽 상에서 연장되고, 상기 제1 핀의 상기 제2 면 상의 상기 소스/드레인 영역의 제2 부분은 상기 게이트 스페이서 재료의 상부면 위에서 연장되고, 상기 제1 부분 및 상기 제2 부분은 상기 격리 영역 위의 동일한 높이임 ―
    을 포함하는, 구조물.
  10. 방법에 있어서,
    반도체 기판으로부터 돌출되는 복수의 핀들을 형성하는 단계;
    상기 복수의 핀들 위에 게이트 구조물을 형성하는 단계;
    상기 복수의 핀들을 둘러싸는 격리 영역을 형성하는 단계;
    상기 게이트 구조물 위에 그리고 상기 복수의 핀들 위에 스페이서 층을 성막하는 단계 ― 상기 스페이서 층은 상기 복수의 핀들 중의 인접한 핀들의 쌍들 사이에서 연장되는 영역들을 충전(fill)함 ― ;
    상기 스페이서 층에 제1 에칭 프로세스를 수행하는 단계 ― 상기 제1 에칭 프로세스를 수행한 후, 상기 복수의 핀들 중의 인접한 핀들의 쌍들 사이에서 연장되는 내부 영역들 내에 있는 상기 스페이서 층의 제1 잔여 부분들은 제1 두께를 갖고, 상기 내부 영역들 내에 있지 않은 상기 스페이서 층의 제2 잔여 부분들은 상기 제1 두께보다 작은 제2 두께를 가짐 ― ; 및
    상기 게이트 구조물에 인접하고 상기 복수의 핀들 위에서 연장되는 에피택셜 소스/드레인 영역을 형성하는 단계 ― 상기 내부 영역들 내의 상기 에피택셜 소스/드레인 영역의 부분들은 상기 스페이서 층의 상기 제1 잔여 부분들로부터 분리되고, 상기 에피택셜 소스/드레인 영역은 상기 스페이서 층의 제1 잔여 부분들 위로 연장되는 제1 하부면 및 상기 스페이서 층의 제2 잔여 부분들 위로 연장되는 제2 하부면을 포함하며, 상기 제1 하부면의 상단부는 상기 제2 하부면의 상단부보다 상기 격리 영역으로부터 더 멀리 있음 ―
    를 포함하는, 방법.
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