TW202135311A - 半導體裝置、半導體結構及其形成方法 - Google Patents

半導體裝置、半導體結構及其形成方法 Download PDF

Info

Publication number
TW202135311A
TW202135311A TW109137051A TW109137051A TW202135311A TW 202135311 A TW202135311 A TW 202135311A TW 109137051 A TW109137051 A TW 109137051A TW 109137051 A TW109137051 A TW 109137051A TW 202135311 A TW202135311 A TW 202135311A
Authority
TW
Taiwan
Prior art keywords
fin
region
fins
gate
spacer
Prior art date
Application number
TW109137051A
Other languages
English (en)
Other versions
TWI770648B (zh
Inventor
劉威民
宋學昌
育佳 楊
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US16/889,397 external-priority patent/US11348840B2/en
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202135311A publication Critical patent/TW202135311A/zh
Application granted granted Critical
Publication of TWI770648B publication Critical patent/TWI770648B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
    • H01L21/28141—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects insulating part of the electrode is defined by a sidewall spacer, e.g. dummy spacer, or a similar technique, e.g. oxidation under mask, plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823864—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823871—Complementary field-effect transistors, e.g. CMOS interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6653—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using the removal of at least part of spacer, e.g. disposable spacer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823857—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

一種半導體裝置的形成方法，包括：形成閘極結構於從半導體基板突出的鰭片上；形成隔離區域於鰭片周圍；沉積間隔物層於閘極結構上及鰭片上，間隔物層填充在成對的相鄰鰭片之間延伸的區域；在間隔物層上進行第一蝕刻，在進行第一蝕刻之後，位於在成對的相鄰鰭片之間延伸的內部區域內的間隔物層的第一剩餘部分具有第一厚度，且不在內部區域內的間隔物層的第二剩餘部分具有小於第一厚度的第二厚度；以及形成磊晶源極/汲極區域相鄰於閘極結構並在鰭片上延伸，位於內部區域內的磊晶源極/汲極區域的部分與間隔物層的第一剩餘部分分開。

Description

半導體裝置、半導體結構及其形成方法
本發明實施例係有關於一種半導體結構，且特別係有關於一種具有應力結構的半導體裝置、半導體結構及其形成方法。
半導體裝置使用於各種電子應用中，例如，個人電腦、行動電話、數位相機及其他電子設備。半導體裝置通常藉由以下方式而製造，包括在半導體基板上依序沉積絕緣或介電層、導電層及半導體層，使用微影製程圖案化上述各材料層，藉以在此半導體基板上形成電路組件及元件。
半導體產業藉由不斷降低最小部件尺寸以持續提高各種電子組件(例如，電晶體、二極體、電阻、電容等)的積體密度，這允許將更多的部件集積到特定區域中。但是，隨著最小部件尺寸的降低，出現了應解決的其他問題。
本揭露之一實施例揭示一種半導體裝置，包括：第一鰭片及第二鰭片自基板延伸，第一鰭片包括第一凹口且第二鰭片包括第二凹口；隔離區域，圍繞第一鰭片且圍繞第二鰭片；閘極堆疊，位於第一鰭片及第二鰭片上；間隔物材料，位於隔離區域上且圍繞第一鰭片及第二鰭片，其中間隔物材料的第一部分具有第一垂直厚度，且第一部分自第一鰭片的第一側延伸到第二鰭片，其中間隔物材料的第二部分具有小於第一垂直厚度的第二垂直厚度，且第二部分是相鄰於第一鰭片的與第一側相反的第二側；以及源極/汲極區域，位於第一凹口及第二凹口中，且源極/汲極區域相鄰於閘極堆疊，其中源極/汲極區域包括第一底表面延伸於間隔物材料的第一部分上，以及第二底表面延伸於間隔物材料的第二部分上，其中第二底表面的底部比第一底表面的底部更接近隔離區域。
本揭露之一實施例揭示一種半導體結構，包括：第一鰭片，位於半導體基板上方；第二鰭片，位於半導體基板上方，第二鰭片相鄰於第一鰭片；隔離區域，圍繞第一鰭片及第二鰭片；閘極間隔物材料，位於隔離區域上，其中位於第一鰭片的第一側與第二鰭片的第一側之間的閘極間隔物材料延伸到比位於與第一鰭片的第一側相反的第一鰭片的第二側的間隔物材料更遠離隔離區域上方的位置，其中第一鰭片的第一側及第二鰭片的第一側面向彼此；閘極堆疊，位於第一鰭片及第二鰭片的上表面上且沿著第一鰭片及第二鰭片的側壁；以及源極/汲極區域，位於第一鰭片及第二鰭片上且相鄰於閘極堆疊，源極/汲極區域包括位於第一鰭片的第一側上的面向下方的第一刻面，以及位於第一鰭片的第二側上的面向下方的第二刻面，其中位於第一鰭片的第一側上的源極/汲極區域的第一部分延伸於閘極間隔物材料的側壁上，且位於第一鰭片的第二側上的源極/汲極區域的第二部分延伸於閘極間隔物材料的頂表面上，其中該第一部分與該第二部分位於該隔離區域上方的相同高度位置。
本揭露之一實施例揭示一種半導體裝置的形成方法，包括：形成複數個鰭片自半導體基板突出；形成閘極結構於複數個鰭片上；形成隔離區域圍繞複數個鰭片；沉積間隔物層於閘極結構及複數個鰭片上，其中間隔物層填充於一區域，且此區域是在複數個鰭片的成對的相鄰鰭片之間延伸；在間隔物層上進行第一蝕刻製程，其中在進行第一蝕刻製程之後，位於內部區域內的間隔物層的第一剩餘部分具有第一厚度，其中此內部區域是在複數個鰭片的成對的相鄰鰭片之間延伸，且不在此內部區域內的間隔物層的第二剩餘部分具有小於第一厚度的第二厚度；以及形成磊晶源極/汲極區域相鄰於閘極結構並在複數個鰭片上延伸，其中位於內部區域內的磊晶源極/汲極區域的部分與間隔物層的第一剩餘部分分開。
以下揭露提供了許多的實施例或範例，用於實施所提供的標的物之不同元件。各元件和其配置的具體範例描述如下，以簡化本發明實施例之說明。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例而言，敘述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接觸的實施例，也可能包含額外的元件形成在第一和第二元件之間，使得它們不直接接觸的實施例。此外，本發明實施例可能在各種範例中重複參考數值以及∕或字母。如此重複是為了簡明和清楚之目的，而非用以表示所討論的不同實施例及∕或配置之間的關係。
再者，其中可能用到與空間相對用詞，例如「在……之下」、「下方」、「較低的」、「上方」、「較高的」等類似用詞，是為了便於描述圖式中一個(些)部件或特徵與另一個(些)部件或特徵之間的關係。空間相對用詞用以包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時(旋轉90度或其他方位)，其中所使用的空間相對形容詞也將依轉向後的方位來解釋。
各個實施例提供了用於形成具有縮減的體積及縮減的剖面面積的源極/汲極區域的製程。可藉由在鰭片上沉積間隔物材料，並且將間隔物材料填充於相鄰鰭片之間的區域，以形成源極/汲極區域。進行蝕刻製程以蝕刻間隔物材料，使得相鄰鰭片之間的間隔物材料的剩餘部分高於位在相鄰鰭片之外的間隔物材料的剩餘部分。如此可導致磊晶源極/汲極區域從最低點開始橫向成長在鰭片之間，其中此最低點高於鰭片的外側側壁上的橫向成長的最低點。使用本文所述的技術，可形成在基板上方較高的距離處合併的相鄰源極/汲極區域，如此可降低合併的源極/汲極區域的剖面面積。根據本發明實施例所製造的並且包括源極/汲極區域的半導體裝置可實現降低的閘極與汲極間電容(gate-to-drain capacitance, Cgd)、降低的電阻電容延遲(RC delay)、較快的開/關切換以及提高的裝置速度。
第1圖是依據一些實施例之例示性的鰭式場效電晶體(FinFET)的三維立體圖。鰭式場效電晶體包括位於基板50 (例如，半導體基板)上的鰭片52。隔離區域56設置在基板50中，並且鰭片52在相鄰的隔離區域56之間向上方突出。雖然將隔離區域56描述/繪示為與基板50分離，但是，如本文所用，技術用語「基板」可用於僅指稱半導體基板，或是用於僅指稱包括隔離區域的半導體基板。此外，雖然鰭片52被繪示為與基板50相同的單一連續材料，但是，鰭片52及/或基板50可包括單一材料或多種材料。在此上下文中，鰭片52是指在相鄰的隔離區域56之間延伸的部分。
閘極介電層92沿著側壁並且位在鰭片52的頂表面上方，且閘極電極94位在閘極介電層92之上。源極/汲極區域82設置在相對於閘極介電層92和閘極電極94的鰭片52的兩側。第1圖進一步繪示在後續的圖式中所使用的參考剖面。剖面A-A沿著閘極電極94的縱軸，並且在，例如，垂直於鰭式場效電晶體的源極/汲極區域82之間的電流流動方向的方向上。剖面B-B垂直於剖面A-A，且沿著鰭片52的縱軸，並且在，例如，鰭式場效電晶體的源極/汲極區域82之間的電流流動的方向上。剖面C-C平行於剖面A-A，並且延伸穿過鰭式場效電晶體的源極/汲極區域。為了清楚起見，後續的圖式將參考這些參考剖面。
本文所討論的一些實施例是在使用閘極後製製程(gate-last process)形成的鰭式場效電晶體的背景下討論的。在其他實施例中，可以使用閘極閘先製製程(gate-first process)。而且，一些實施例考慮了使用在平面裝置(例如，平面場效電晶體)中的方面。
第2圖到第18B圖是依據一些實施例之製造鰭式場效電晶體的中間階段的剖面示意圖。第2圖到第7圖繪示了第1圖所繪示的參考剖面A-A，除了複數個鰭片/鰭式場效電晶體之外。第8A圖、第9A圖、第10A圖、第11A圖、第13A圖、第14A圖、第15A圖、第16A圖、第17A圖及第18A圖是沿著第1圖所繪示的參考剖面A-A所繪示。第8B圖、第9B圖、第10B圖、第11B圖、第13B圖、第14B圖、第15B圖、第16B圖、第16C圖、第17B圖及第18B圖是沿著第1圖所繪示的參考剖面B-B所繪示。第8C圖、第9C圖、第10C圖、第11C圖及第12圖是沿著第1圖所繪示的參考剖面C-C所繪示。
在第2圖中，提供基板50。基板50可以是半導體基板，例如，塊體(bulk)半導體、絕緣體上覆半導體(semiconductor-on-insulator, SOI)基板或其他類似物，其可以被摻雜(例如，用p型或n型摻質)或未摻雜。基板50可以是晶圓，例如，矽晶圓。通常，絕緣體上覆半導體基板是形成在絕緣體層上的一層半導體材料。絕緣體層可以是，例如，埋藏氧化物(buried oxide, BOX)層、氧化矽層或其他類似物。絕緣層設置在通常為矽或玻璃基板的基板上。也可使用其他基板，例如，多層(multi-layered)或漸變(gradient)基板。在一些實施例中，基板50的半導體材料可包括矽；鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦(indium antimonide)；合金半導體，包括矽鍺(silicon-germanium)、磷砷化鎵(gallium arsenide phosphide)、砷化銦鋁(aluminum indium arsenide)、砷化鎵鋁(aluminum gallium arsenide)、砷化銦鎵(gallium indium arsenide)、磷化銦鎵(gallium indium phosphide)及/或磷砷化銦鎵(gallium indium arsenide phosphide)；或上述之組合。
基板50具有區域50N和區域50P。區域50N可用於形成n型裝置，例如，n型金屬氧化物半導體(NMOS)電晶體，例如，n型鰭式場效電晶體。區域50P可用於形成p型裝置，例如，p型金屬氧化物半導體(PMOS)電晶體，例如，p型鰭式場效電晶體。區域50N可與區域50P物理性地分開(如分隔線51所示)，並且可在區域50N及區域50P與半導體裝置之間設置任何數量的裝置部件(例如，其他主動裝置、摻雜區域、隔離結構等)。
在第3圖中，形成鰭片52於基板50中。鰭片52是半導體條帶(semiconductor strip)。在一些實施例中，可藉由在基板50中蝕刻溝槽，以在基板50中形成鰭片52。蝕刻可以是任何可接受的蝕刻製程，例如，反應離子蝕刻(reactive ion etch, RIE)、中性粒子束蝕刻(neutral beam etch, NBE)、其他類似方法或上述之組合。蝕刻可以是非等向性的。在一些實施例中，鰭片52可形成為使得相鄰的鰭片52彼此隔開在大約10 nm與大約 40nm之間的距離W1。在一些實施例中，鰭片52可形成為具有在大約5 nm與大約30 nm之間的寬度W2。在一些實施例中，鰭片52可形成為具有在大約15 nm與大約50 nm之間的節距(pitch) W3。
可藉由任何合適的方法將鰭片52圖案化。舉例而言，可使用一個或多個光微影製程(photolithography)將鰭片52圖案化，包括雙重圖案化(double-patterning)製程或多重圖案化(multi-patterning)製程。一般而言，雙重圖案化或多重圖案化製程結合了光微影製程及自對準製程(self-aligned process)，以創造具有較小節距的圖案，舉例而言，此圖案所具有的節距比使用單一直接光微影製程所能夠得到的節距更小。舉例而言，在一些實施例中，形成犧牲層於基板之上並使用光微影製程將其圖案化。使用自對準製程形成間隔物於經過圖案化的犧牲層旁。之後，移除犧牲層，並且可接著使用剩餘的間隔物將鰭片圖案化。在一些實施例中，罩幕(或其他層)可保留在鰭片52上。
在第4圖中，絕緣材料54形成於基板50上並且位於相鄰的鰭片52之間。絕緣材料54可以是氧化物(例如，氧化矽)、氮化物、其他類似物或上述之組合，並且可藉由下列方法形成，包括高密度電漿化學氣相沉積(high density plasma chemical vapor deposition, HDP-CVD)、流動式化學氣相沉積(flowable chemical vapor deposition, FCVD) (例如，在遠距電漿系統中進行的基於CVD的材料沉積，以及後固化(post curing)而使其轉化為另一種材料，例如，氧化物)、其他類似方法或上述之組合。可使用藉由任何可接受的方法所形成的其他絕緣材料。在所示的實施例中，絕緣材料54是藉由流動式化學氣相沉積製程所形成的氧化矽。當形成絕緣材料後，即可進行退火製程。在一實施例中，形成絕緣材料54，使得多餘的絕緣材料54覆蓋鰭片52。雖然絕緣材料54被繪示為單層，但是一些實施例可以使用多層結構。舉例而言，在一些實施例中，可先沿著基板50及鰭片52的表面形成襯層(未繪示)。此後，可在襯層上形成填充材料，例如，如上文所討論的材料。
在第5圖中，對絕緣材料54進行移除製程，以移除位於鰭片52上方的多餘的絕緣材料54。在一些實施例中，可使用，平坦化製程(例如，化學機械研磨)、回蝕刻製程、上述之組合或其他類似方法。平坦化製程暴露出鰭片52，使得在平坦化製程完成之後，鰭片52的頂表面與絕緣材料54的頂表面是齊平的。在將罩幕保留於鰭片52上的實施例中，平坦化製程可以暴露出罩幕或是移除罩幕，使得在平坦化過程完成之後，罩幕的頂表面或鰭片52的頂表面分別與絕緣材料54的頂表面是齊平的。
在第6圖中，將絕緣材料54凹陷化，以形成淺溝槽隔離(STI)區域56。凹陷化絕緣材料54，使得位於區域50N及區域50P中的鰭片52的上部分從相鄰的淺溝槽隔離區域56之間突出。此外，淺溝槽隔離區域56的頂表面可具有如圖式所繪示的平坦表面、凸表面、凹表面(例如，碟形凹陷)或上述之組合。淺溝槽隔離區域56的頂表面可藉由適當的蝕刻而形成為平坦的、凸的及/或凹的。可使用可接受的蝕刻製程將淺溝槽隔離區域56凹陷化，例如，對絕緣材料54的材料具有選擇性的蝕刻製程(例如，以比鰭片52的材料更快的速率蝕刻絕緣材料54的材料)。舉例而言，可使用，例如，使用稀氫氟酸的氧化物移除。
關於第2圖到第6圖所描述的製程僅僅是可以形成鰭片52的一個示範例。在一些實施例中，可藉由磊晶成長製程形成鰭片。例如，可形成介電層在基板50的頂表面上，並且可蝕刻形成穿過此介電層的溝槽，以暴露出下方的基板50。可在此溝槽中磊晶成長同質磊晶結構(homoepitaxial structure)，並且可凹陷化此介電層，使得同質磊晶結構從介電層突出而形成鰭片。另外，在一些實施例中，異質磊晶結構(heteroepitaxial structure)可使用於鰭片52。例如，可凹陷化第5圖中的鰭片52，並且可磊晶成長與鰭片52不同的材料於凹陷化的鰭片52上。鰭片52包括凹陷化的材料及設置在凹陷化的材料上方的磊晶成長材料。在另一個實施例中，可在基板50的頂表面上方形成介電層，並且可蝕刻形成穿過此介電層的溝槽。然後可使用與基板50不同的材料在溝槽中磊晶成長異質磊晶結構，並且可使介電層凹陷化，使得異質磊晶結構從介電層突出而形成鰭片52。在一些實施例中，當磊晶成長同質磊晶結構或異質磊晶結構時，可在成長過程中原位(in-situ)摻雜磊晶成長的材料，如此可省略原位摻雜之前及之後的佈植，雖然原位摻雜和佈植摻雜亦可一起使用。
再者，在區域50N (例如，NMOS區域)中磊晶成長與在區域50P (例如，PMOS區域)中的材料不同的材料，如此可能是有優點的。在各個實施例中，鰭片52的上部分可由矽鍺(Six Ge1-x ，其中x可以在0至1的範圍內)、碳化矽、純的或實質上純的鍺、III-V族化合物半導體、II-VI化合物半導體或其他類似物形成。舉例而言，用以形成III-V化合物半導體的可用材料包括但不限於砷化銦、砷化鋁、砷化鎵、磷化銦、氮化鎵、砷化鎵銦(indium gallium arsenide)、砷化鋁銦(indium aluminum arsenide)、銻化鎵、銻化鋁、磷化鋁、磷化鎵或其他類似物。
在第6圖中，可在鰭片52及/或基板50中形成適當的井區域(未繪示)。在一些實施例中，可形成P型井於區域50N中，並且可形成N型井於區域50P中。在一些實施例中，形成P型井或N型井於區域50N及區域50P的兩者中。
在具有不同井類型的實施例中，可使用光阻或其他罩幕(未繪示)，以實現用於區域50N及區域50P的不同佈植步驟。舉例而言，可在區域50N中的鰭片52及淺溝槽隔離區域56上方形成光阻。將光阻圖案化以暴露基板50的區域50P，例如，PMOS區域。可藉由使用旋轉塗佈技術以形成光阻，並且可使用可接受的光微影技術對光阻進行圖案化。當將光阻圖案化後，在區域50P中進行n型雜質佈植，並且光阻可作為罩幕以實質上防止n型雜質被佈植到區域50N，例如，NMOS區域中。此n型雜質可以是磷、砷、銻或其他類似物，且其佈植到此區域中的濃度等於或小於1018 cm-3 ，例如，在大約1016 cm-3 與大約1018 cm-3 之間。佈植之後，例如，藉由可接受的灰化(ashing)製程移除光阻。
在對區域50P進行佈植之後，在區域50P中的鰭片52及淺溝槽隔離區域56上方形成光阻。將光阻圖案化以暴露基板50的區域50N，例如，NMOS區域。可藉由使用旋轉塗佈技術以形成光阻，並且可使用可接受的光微影技術對光阻進行圖案化。當將光阻圖案化後，在區域50N中進行p型雜質佈植，並且光阻可作為罩幕以實質上防止p型雜質被佈植到區域50P，例如，PMOS區域中。此p型雜質可以是硼氟化硼(boron fluoride)、銦或其他類似物，且其佈植到此區域中的濃度等於或小於1018 cm-3 ，例如，在大約1016 cm-3 與大約1018 cm-3 之間。佈植之後，例如，藉由可接受的灰化製程移除光阻。
在區域50N及區域50P的佈植之後，可進行退火以修復佈植損傷並且活化所佈植的p型及/或n型雜質。在一些實施例中，磊晶鰭片的成長材料可以在成長期間被原位摻雜，如此可省略佈植，雖然原位摻雜和佈植摻雜亦可一起使用。
在第7圖中，形成虛置介電層60於鰭片52上。虛置介電層60可以是，例如，氧化矽、氮化矽、上述之組合或其他類似物，並且可藉由可接受的技術沉積或熱成長。形成虛置閘極層62於虛置介電層60上，並且形成罩幕層64於虛置閘極層62上。可沉積虛置閘極層62於虛置介電層60上，然後藉由例如，化學機械研磨(chemical mechanical polishing, CMP)將其平坦化。可沉積罩幕層64於虛置閘極層62上。虛置閘極層62可以是導電或非導電材料，並且可選自包括非晶矽、多晶矽(polycrystalline-silicon, polysilicon)、多晶矽-鍺(poly-crystalline silicon-germanium, poly-SiGe)、金屬氮化物、金屬矽化物、金屬氧化物及金屬所組成的群組。可藉由物理氣相沉積(physical vapor deposition，PVD)、化學氣相沉積、濺鍍沉積(sputter deposition)或本領域中已知的且用於沉積所選材料的其他技術，以沉積虛置閘極層62。虛置閘極層62可由對隔離區域的蝕刻具有高蝕刻選擇性的其他材料所製成。罩幕層64可包括，例如，氮化矽、氮氧化矽或其他類似物。在本實施例中，形成單一個虛置閘極層62及單一個罩幕層64跨越區域50N及區域50P。應注意的是，虛置介電層60被繪示為僅覆蓋鰭片52，這僅是基於說明的目的。在一些實施例中，可沉積虛置介電層60，使得虛置介電層60覆蓋淺溝槽隔離區域56，且在虛置閘極層62與淺溝槽隔離區域56之間延伸。
第8A圖到第18B圖繪示出實施例裝置的製造中的各種附加步驟。在第2A圖及第2B圖中，第8A圖到第18B圖繪示出位於區域50N與區域50P其中之一的部件。例如，第8A圖到第18B圖所繪示的結構可以適用於區域50N與區域50P兩者。在每個圖式的說明中描述了區域50N與區域50P的結構上的差異(如果有的話)。第8A圖、第9A圖、第10A圖、第11A圖、第13A圖、第14A圖、第15A圖、第16A圖、第17A圖及第18A圖是沿著第1圖所繪示的參考剖面A-A所繪示。第8B圖、第9B圖、第10B圖、第11B圖、第13B圖、第14B圖、第15B圖、第16B圖、第16C圖、第17B圖及第18B圖是沿著第1圖所繪示的參考剖面B-B所繪示。第8C圖、第9C圖、第10C圖、第11C圖及第12圖是沿著第1圖所繪示的參考剖面C-C所繪示。為了使說明更清楚，第8C圖到第12圖所繪示的部件的一些尺寸或比例可與其他圖式中所繪示的不同。
在第8A圖、第8B圖及第8C圖中，可使用可接受的光微影及蝕刻技術對罩幕層64 (參照第7圖)進行圖案化，以形成罩幕74。然後可以將罩幕74的圖案轉移至虛置閘極層62。在一些實施例(未繪示)中，罩幕74的圖案也可藉由可接受的蝕刻技術轉移到虛置介電層60以形成虛置閘極72。虛置閘極72覆蓋鰭片52的相應的通道區域58。罩幕74的圖案可以用於將每個虛置閘極72與相鄰的虛置閘極物理性地分隔。虛置閘極72還可以具有實質上垂直於相應的磊晶鰭片52的長度方向的長度方向。
在第8A圖到第8C圖中，形成第一間隔物材料78於虛置閘極72、罩幕74及/或鰭片52的暴露表面上。第一間隔物材料78用於形成第一間隔物80 (參照第10B圖到第10C圖)。在一些實施例中，第一間隔物材料78可以是，例如，氧化物、氮化物(例如，氮氧化矽)、碳氮氧化矽(silicon oxycarbonitride)、碳氧化矽(silicon oxycarbide)、其他類似物或上述之組合。在一些實施例中，可使用，例如，熱氧化法、化學氣相沉積、電漿輔助化學氣相沉積(plasma enhanced chemical vapor deposition, PECVD)、原子層沉積、物理氣相沉積、濺鍍或其他類似方法，以形成第一間隔物材料78。在第8B圖中，第一間隔物材料78被繪示為在虛置閘極72及罩幕74上垂直地延伸並且在鰭片52上橫向地延伸。在一些實施例中，第一間隔物材料78可包括一種或多種材料的多層結構。在一些實施例中，第一間隔物材料78可形成為具有在大約2 nm與大約6 nm之間的厚度。
在形成第一間隔物材料78之後，可進行用於輕摻雜源極/汲極(lightly doped source/drain, LDD)區域(未明確繪示出)的佈植。在具有不同裝置類型的實施例中，類似於上文在第6圖中所討論的佈植，可在區域50N上方形成罩幕，例如光阻，同時暴露區域50P，並且可將適當類型(例如，p型)的雜質佈植到位於區域50P中的暴露的鰭片52中。然後可移除罩幕。隨後，可在區域50P上方形成罩幕，例如光阻，同時暴露區域50N，並且可將適當類型(例如，n型)的雜質佈植到位於區域50N中的暴露的鰭片52中。然後可移除罩幕。上述n型雜質可以是先前討論的任何n型雜質，並且上述p型雜質可以是先前討論的任何p型雜質。輕摻雜源極/汲極區域可具有在大約1015 cm-3 與大約1019 cm-3 之間的雜質濃度。可進行退火以修復佈植損傷並且活化所佈植的雜質。
在第9A圖、第9B圖及第9C圖中，形成第二間隔物材料79於第一間隔物材料78上。第二間隔物材料79用於形成第二間隔物86 (參照第10A圖到第10C圖)。在一些實施例中，第二間隔物材料79可以是，例如，氧化物、氮化物(例如，氮氧化矽)、碳氮氧化矽、其他類似物或上述之組合。在一些實施例中，可使用，例如，化學氣相沉積、電漿輔助化學氣相沉積、原子層沉積、物理氣相沉積、濺鍍或其他類似方法，以形成第二間隔物材料79。在一些實施例中，第二間隔物材料79可包括一種或多種材料的多層結構。
在一些實施例中，第二間隔物材料79形成於鰭片52上，使得相鄰的鰭片52之間的區域(例如，「內部」區域100A)至少部分地被第二間隔物材料79填充。內部區域100A可以完全被第二隔離材料79填充，如第9C圖所繪示。如此，第二間隔物材料79可沉積到厚度T1，此厚度T1大約等於相鄰的鰭片52上的第一間隔物材料78之間的間隔距離W1’的一半，或者大於此間隔距離W1’的一半。在其他實施例中，第二間隔物材料79可在鰭片52上沉積至厚度T1，此厚度T1小於此間隔距離W1’的一半。在一些實施例中，第二間隔物材料79可形成為具有在大約3 nm與大約20 nm之間的沉積厚度T1。在一些情況下，填充內部區域100A的第二間隔物材料79可以具有縫隙。
位於鰭片52之間的第二間隔物材料79的頂表面可以是平坦的、凸的或凹的，這可以取決於間隔距離W1’及/或所沉積的第二間隔物材料79的沉積厚度T1。舉例而言，較大的鰭片間隔距離W1或較小的沉積厚度T1可以降低鰭片52內的第二間隔物材料79的高度H1。高度H1可以大於沉積厚度T1。位於鰭片52之間的第二間隔材料79的高度H1可以大於、大約等於或小於在淺溝槽隔離區域56上方突出的鰭片52的高度H0。位於鰭片52之間的第二間隔材料79的高度H1可以在大約3 nm與大約60 nm之間。藉由控制第二間隔物材料79的沉積厚度T1及/或高度H1，可以控制磊晶源極/汲極區域82 (參照第11C圖)的最小內部高度IH和高度差DH。
請參照第10A圖、第10B圖及第10C圖，根據一些實施例，形成凹口84於鰭片52中。在第10C圖中，繪示出位於虛置閘極結構下方的鰭片52的通道區域58的位置(例如，未被蝕刻以形成凹口84的通道區域58)以供參考。可使用蝕刻製程85形成凹口84，此蝕刻製程85亦蝕刻第一間隔物材料78以形成第一間隔物80，並且蝕刻第二間隔物材料79以形成第二間隔物86。在本文中，第一間隔物80與第二間隔物86可以合稱為「閘極間隔物」。在本文中第一間隔物80及第二間隔物86、虛置閘極72及罩幕74可以合稱為「虛置閘極結構」。在一些實施例中，蝕刻製程85包括一個或複數個蝕刻步驟，例如，一個或複數個非等向性乾式蝕刻步驟。在其他實施例中，蝕刻製程85包括蝕刻第一間隔物材料78及第二間隔物材料79的第一蝕刻製程，以及形成凹口84的第二蝕刻製程。繪示於第10B圖到第10C圖中的第一間隔物材料78、第二間隔物材料79及凹口84的例示性蝕刻參旨在用於說明，並且在其他實施例中，蝕刻製程85可以不同地蝕刻第一間隔物材料78、第二間隔物材料79或凹口84。例如，閘極間隔物的表面在圖10C中繪示為平坦的，但是在其他實施例中可以是凸的或凹的。
在一些實施例中，蝕刻製程85以不同的量蝕刻第一間隔物材料78或第二間隔物材料79的部分，使得閘極間隔物(例如，第一間隔物80及/或第二間隔物86)的不同區域在淺溝槽隔離區域56上方的延伸比閘極間隔物的其他區域更高。例如，在蝕刻製程85之後，在相鄰鰭片52之間延伸的閘極間隔物的區域可以在淺溝槽隔離區域56上方具有比不在相鄰鰭片52之間的區域更大的高度。這繪示於第10C圖中，其中閘極間隔物的「內部區域100A」(例如，在鰭片52之間的區域)具有與鰭片52相鄰的高度H2，並且閘極間隔物的「外部區域100B」(例如，不在鰭片52之間的區域)具有與鰭片52相鄰的高度H3，且高度H3小於高度H2。在一些情況下，閘極間隔物的距離鰭片52更遠的部分的高度H3’可以小於高度H3。以這種方式，內部區域100A中的閘極間隔物具有比外部區域100B中的垂直厚度(例如，閘極間隔物的底表面與頂表面之間的垂直距離)更大的垂直厚度。在一些實施例中，內部區域100A中的閘極間隔物的在淺溝槽隔離區域56上方的高度H2可以在大約5 nm與大約40 nm之間，並且外部區域100B中的閘極間隔物的在淺溝槽隔離區域56上方的高度H3 (或H3’)可以在大約0 nm與大約30 nm之間。高度H2與高度H3之間的高度差H4可以在大約0 nm與大約40 nm之間。高度H3可以大於、小於或大約等於從淺溝槽隔離區域56突出的經過蝕刻的鰭片52的高度HO’，並且高度H2可以大於或大約等於高度HO’。
由於第二間隔物材料79填充(或部分填充)於相鄰鰭片52之間的內部區域100A，因此閘極間隔物的內部區域100A的高度H2可以大於閘極間隔物的外部區域100B的高度H3，如第9C圖所繪示。沉積在內部區域100A中的第二隔離材料79具有暴露的頂表面，並且鰭片52的外側側壁具有暴露的頂表面及暴露的側表面。因此，蝕刻製程85以大於內部區域100A的總速率在外部區域100B中蝕刻第一間隔物材料78及第二間隔物材料79。如此將導致內部區域100A在蝕刻製程之後具有比外部區域100B更多的殘留閘極間隔物材料。另外，相鄰鰭片52的存在可以降低內部區域100A中的蝕刻劑遷移率，因而進一步降低內部區域100A的蝕刻速率。
以這種方式，可控制結構的幾何形狀或拓撲結構，例如，藉由控制相鄰鰭片52之間的間隔距離W1’、第一間隔物材料78或第二間隔物材料79的厚度，第二間隔物材料79在內部區域100A中的高度H1等等，藉此而控制閘極間隔物的高度H2、高度H3及/或高度差H4。此高度亦可藉由控制蝕刻製程85的製程參數而控制。這些製程參數可包括，例如，製程氣體混合物、電壓偏壓(voltage bias)、射頻功率(RF power)、製程溫度、製程壓力、其他參數或上述之組合。在一些實施例中，可藉由這種方式控制蝕刻製程85，以控制形成在凹口84中的磊晶源極/汲極區域82 (參照第11B圖到第11C圖)的形狀、體積、面積、尺寸、合併高度(merge height)或其他特性。
根據一些實施例，第11A圖、第11B圖及第11C圖繪示形成磊晶源極/汲極區域82於鰭片52中。為了使說明更清楚，第11A圖道第11C圖所繪示的部件的一些尺寸或比例可與其他圖式中所繪示的不同。可藉由以下步驟而形成位於區域50N (例如，NMOS區域)中的磊晶源極/汲極區域82，藉由遮蔽區域50P (例如，PMOS區域)並蝕刻位於區域50N中的鰭片52的源極/汲極區域，以形成凹口84。然後，在凹口84中，從鰭片52的暴露部分磊晶成長位於區域50N中的磊晶源極/汲極區域82。可藉由以下步驟而形成位於區域50P (例如，PMOS區域)中的磊晶源極/汲極區域82，藉由遮蔽區域50N (例如，NMOS區域)並蝕刻位於區域50P中的鰭片52的源極/汲極區域，以形成凹口84。然後，在凹口84中，從鰭片52的暴露部分磊晶成長位於位於區域50P中的磊晶源極/汲極區域82。可使用合適的製程磊晶成長磊晶源極/汲極區域82，例如，化學氣相沉積、金屬有機化學氣相沉積(metal-organic chemical vapor deposition, MOCVD)、分子束磊晶(molecular beam epitaxy, MBE)、液相磊晶(liquid phase epitaxy, LPE)，氣相磊晶(vapor phase epitaxy, VPE)、選擇性磊晶成長(selective epitaxial growth, SEG)、其他類似之方法或上述之組合。
磊晶源極/汲極區域82可包括任何可接受的材料，例如，可適用於n型鰭式場效電晶體或p型鰭式場效電晶體。舉例而言，若鰭片52是矽，則位於區域50N中的磊晶源極/汲極區域82可包括在通道區域58中實現拉伸應變的材料，例如，矽、碳化矽、摻雜磷的碳化矽、磷化矽或其他類似物。若鰭片52是矽，則位於區域50P中的磊晶源極/汲極區域82可包括在通道區域58中實現壓縮應變的材料，例如，矽鍺、摻雜硼的矽鍺、鍺、鍺錫(germanium tin)或其他類似物。
磊晶源極/汲極區域82可具有從鰭片52的相應表面突起的表面並且可以具有刻面(facet)。例如，磊晶源極/汲極區域82的表面可包括具有(111)結晶方向(crystalline orientation)的刻面、具有其他結晶方向的刻面、或不同方向的刻面的組合。如第11C圖所繪示，在相鄰鰭片52中形成的磊晶材料可以沿著晶體平面橫向地向外延伸超過鰭片52的側壁，並且在內部區域100A中合併，而形成在複數個相鄰鰭片52上延伸的連續磊晶源極/汲極區域82。例如，從相鄰鰭片52成長的磊晶材料可以在內部區域100A中位於淺溝槽隔離區域56上方的合併高度MH處合併。以這種方式，磊晶源極/汲極區域82可以具有底部內表面83A及底部外表面83B，其中底部內表面83A在位於內部區域100A中的相鄰鰭片52之間延伸，且底部外表面83B從鰭片52延伸進入外部區域100B中。在一些情況下，表面83A及表面83B可以是刻面，例如，具有{111}刻面或其他刻面。
在一些實施例中，磊晶材料的橫向成長被閘極間隔物的材料阻擋。舉例而言，內部區域100A中的橫向成長可以在內部區域100A中的閘極間隔物的高度H2以下被阻止，而外部區域100B中的橫向成長可以在外部區域100B中的閘極間隔物的高度H3以下被阻止。以這種方式，延伸到內部區域100A中的磊晶源極/汲極區域82的底部內表面83A可具有在淺溝槽隔離區域56上方的最小內部高度IH，此最小內部高度IH與位於內部區域100A中的閘極間隔物的高度H2大約相同。此外，延伸到外部區域100B中的磊晶源極/汲極區域82的底部外表面83B可具有在淺溝槽隔離區域56上方的最小外部高度OH，此最小外部高度OH與位於外部區域100B中的閘極間隔物的高度H3大致相同。由於上述閘極間隔物的高度差H4，高度IH可以大於高度OH。在一些實施例中，最小內部高度IH可以在大約5 nm與大約40 nm之間，並且最小外部高度OH可以在大約0 nm與大約30 nm之間。高度IH和OH之間的高度差DH可以在大約5 nm與大約40 nm之間。
在一些實施例中，可藉由控制磊晶源極/汲極區域82的最小內部高度IH而控制磊晶源極/汲極區域82的合併高度MH，其可藉由控制位於內部區域100A中的閘極間隔物的高度H2而控制。可藉由上文所述之方法而控制閘極間隔物的高度H2。在一些實施例中，合併高度HM可以在大約5 nm與大約70 nm之間。可將合併高度MH控制為高於、低於或大約齊平於磊晶源極/汲極區域82的橫向高度LH，此橫向高度LH是指橫向延伸到外部區域100B中最遠的磊晶源極/汲極區域82的部分位於淺溝槽隔離區域56上方的高度。在一些實施例中，合併高度LH可以在大約30 nm與大約50 nm之間。在一些實施例中，可以將合併高度MH控制為高於、低於或大約齊平於磊晶源極/汲極區域82的中間高度(例如，整個垂直厚度的一半的高度)的上方，此中間高度在一些情況下可與橫向高度LH大致相同。
藉由控制合併高度MH，可以控制磊晶源極/汲極區域82的剖面面積。例如，較大的合併高度MH可以對應於較小的磊晶源極/汲極區域82的剖面面積。此外，可以藉由控制高度差DH而控制磊晶源極/汲極區域82的剖面的面積。例如，較大的高度差DH可以對應於較小的磊晶源極/汲極區域82的剖面面積。藉由減小磊晶源極/汲極區域82的剖面面積，可降低鰭式場效電晶體裝置的寄生閘極與汲極間電容(Cgd)，如此可提高鰭式場效電晶體裝置的效能。例如，可以降低鰭式場效電晶體裝置的電阻電容延遲，並且可以改善鰭式場效電晶體裝置的響應速度。以這種方式，增加高度差DH可降低寄生電容Cgd。在一些實施例中，相較於DH = 0的情況之參考磊晶源極/汲極區域的剖面面積，具有非零DH的磊晶源極/汲極區域82的剖面面積可以減小大約0%與大約28%之間。
在一些實施例中，磊晶源極/汲極區域82可由成長在多於兩個鰭片52中的合併的磊晶材料形成。第12圖繪示出例示性的多重鰭片(multi-fin)實施例，雖然磊晶源極/汲極區域82可形成在比所例示更多或更少的鰭片52上。如第12圖所繪示，每一對相鄰的鰭片52之間的區域是一個「內部」區域。在此以及其他多重鰭片實施例中，本文描述的技術可以用於減小磊晶源極/汲極區域82的剖面面積。
可使用摻質佈植磊晶源極/汲極區域82及/或鰭片52，以形成源極/汲極區域，類似於上文所討論的用於形成輕摻雜源極/汲極區域，然後進行退火的製程。源極/汲極區域的雜質濃度可以在大約1019 cm-3 與大約1021 cm-3 之間。用於源極/汲極區域的n型及/或p型雜質可以是上文所討論的任何雜質。在一些實施例中，可在成長期間原位摻雜磊晶源極/汲極區域82。在一些實施例中，磊晶源極/汲極區域82的剖面輪廓是面對基板50的棱鏡陣列，其可包括夾在較高棱鏡之間的較短棱鏡。
在第13A圖及第13B圖中，第一層間介電層(ILD) 88沉積在此結構上。第一層間介電層88可由介電材料形成，並且可藉由任何合適的方法而沉積，例如，化學氣相沉積、電漿輔助化學氣相沉積或流動式化學氣相沉積。介電材料可包括磷矽酸鹽玻璃(phospho-silicate glass, PSG)、硼矽酸鹽玻璃(boro-silicate glass, BSG)、摻雜硼的磷矽酸鹽玻璃(boron-doped phospho-silicate glass, BPSG)、未摻雜的矽酸鹽玻璃(undoped silicate glass, USG)或其他類似物。可使用藉由任何可接受的方法形成的其他絕緣材料。在一些實施例中，接觸蝕刻停止層(contact etch stop layer, CESL) 87設置在第一層間介電質88與磊晶源極/汲極區域82、罩幕74及閘極間隔物之間。接觸蝕刻停止層87可包括介電材料，例如，氮化矽、氧化矽、氮氧化矽或其他類似物，其蝕刻速率不同於上述第一層間介電層88的材料的蝕刻速率。
在第14A圖及第14B圖中，可進行平坦化製程(例如，化學機械研磨)，以使第一層間介電層88的頂表面與虛置閘極72的頂表面或罩幕74的頂表面齊平。平坦化製程可以也移除位於虛置閘極72上的罩幕74，以及沿著罩幕74的側壁的第一間隔物80及第二間隔物86的一部分。在平坦化製程之後，虛置閘極72的頂表面、第一間隔物80的頂表面、第二間隔物86的頂表面與第一層間介電層88的頂表面是齊平的。因此，虛置閘極72的頂表面穿過第一層間介電層88而暴露。在一些實施例中，可以保留罩幕74，在這種情況下，平坦化製程使第一層間介電層88的頂表面與的頂表面的頂表面齊平。
在第15A圖及第15B圖中，在一個或複數個蝕刻步驟中移除虛置閘極72及罩幕74 (如果存在)，以形成凹口90。虛置介電層60在凹口90中的部分也可以被移除。在一些實施例中，僅虛置閘極72被移除，而虛置介電層60被保留並且由凹口90暴露。在一些實施例中，虛置介電層60從位於晶粒的第一區域(例如，核心邏輯區域)的凹口90中被移除，並且保留在位於晶粒第二區域(例如，輸入/輸出區域)的凹口90中。在一些實施例中，藉由非等向性乾式蝕刻製程移除虛置閘極72。例如，蝕刻製程可包括使用反應氣體的乾式蝕刻製程，此反應氣體選擇性地蝕刻虛置閘極72而不蝕刻第一層間介電層88或閘極間隔物。每一個凹口90暴露及/或覆蓋各自的鰭片52的通道區域58。每一個通道區域58設置在相鄰的一對磊晶源極/汲極區域82之間。在移除期間，當蝕刻虛置閘極72時，虛置介電層60可以被使用作為蝕刻停止層。在移除虛置閘極72之後，可以視需要而移除虛置介電層60。
在第16AA圖及第16AB圖中，形成閘極介電層92及閘極電極94作為替換閘極。第16C圖繪示第16B圖的區域89的詳細剖面圖。閘極介電層92順應性地沉積在凹口90中，例如，在鰭片52的頂表面及側壁上且在閘極間隔物的側壁上。閘極介電層92也可以形成在第一層間介電層88的頂表面上。根據一些實施例，閘極介電層92包括氧化矽、氮化矽或上述多層結構。在一些實施例中，閘極介電層92包括高介電常數(high-k)介電材料，並且在這些實施例中，閘極介電層92可以具有大於約7.0的k值，並且可包括下列金屬的金屬氧化物或矽酸鹽，這些金屬包括：鉿、鋁、鋯、鑭、錳、鋇、鈦、鉛及上述之組合。閘極介電層92的形成方法可包括分子束沉積(Molecular-Beam Deposition, MBD)、原子層沉積、電漿輔助化學氣相沉積及其他類似方法。在虛置介電層60的一部分保留在凹口90中的實施例中，閘極介電層92包括虛置介電層60的材料(例如，氧化矽)。
閘極電極94分別沉積在閘介電層92上，並填充凹口90的其餘部分。閘極電極94可包括含金屬的材料，例如，氮化鈦、氧化鈦、氮化鉭、碳化鉭、鈷、釕、鋁、鎢、上述之組合或上述之多層結構。舉例而言，雖然在第16B圖中繪示單層閘極電極94，但是閘極電極94可包括任何數量的襯層94A、任何數量的功函數調整層94B及填充材料94C，如第16C圖所繪示。在填充凹口90之後，可以進行平坦化製程(例如，化學機械研磨)，以移除閘極介電層92的多餘部分及閘極電極94的材料，這些多餘部分位於第一層間介電層88的頂表面上方。閘極電極94及閘介電層92的材料的其餘部分因此形成所得到的鰭式場效電晶體的替換閘極。閘極電極94與閘介電層92可以合稱為「閘極堆疊」。閘極與閘極堆疊可以沿著鰭片52的通道區域58的側壁延伸。
區域50N與區域50P中的閘極介電層92的形成可以同時發生，使得每一個區域中的閘極介電層92由相同的材料形成，並且閘極電極94的形成可以同時發生。因此，每一個區域中的閘極電極94由相同的材料形成。在一些實施例中，每一個區域中的閘極介電層92可以藉由不同的製程形成，使得閘極介電層92可以是不同的材料，及/或每一個區域中的閘極電極94可以藉由不同的製程形成，使得閘極電極94可以是不同的材料。當使用不同的製程時，可以使用各種遮蔽步驟以遮蔽並暴露適當的區域。
在第17A圖及第17B圖中，第二層間介電層108沉積在第一層間介電層88上。在一些實施例中，第二層間介電層108是藉由流動式化學氣相沉積方法形成的可流動膜。在一些實施例中，第二層間介電層108由介電材料形成，例如，磷矽酸鹽玻璃、硼矽酸鹽玻璃、摻雜硼的磷矽酸鹽玻璃、未摻雜的矽酸鹽玻璃或其他類似物，並且第二層間介電層108可藉由的任何合適的方法而沉積，例如，化學氣相沉積及電漿輔助化學氣相沉積。根據一些實施例，在形成第二層間介電層108之前，使閘極堆疊(包括閘極介電層92及相應上方的閘極電極94)凹陷化，使得凹口形成於閘極堆疊正上方並且位於第二間隔物86相對兩側的部分之間，如第17A圖及第17B圖所繪示。將包括一層或多層介電材料(例如，氮化矽、氮氧化矽或其他類似物)的閘極罩幕96填充於此凹口中，然後進行平坦化製程以移除在第一層間介電層88上方延伸的介電材料的多餘部分。後續形成的閘極接觸件110 (請參照圖第18A圖及第18B圖)穿過閘極罩幕96而接觸經過凹陷化的閘極電極94的頂表面。
在第18A圖及第18B圖中，根據一些實施例，形成閘極接觸件110及源極/汲極接觸件112穿過第二層間介電層108及第一層間介電層88。形成用於源極/汲極接觸件112的開口穿過第一層間介電層88及第二層間介電層108，並且形成用於閘極接觸件110的開口穿過第二層間介電層108及閘極罩幕96。可使用可接受的光微影及蝕刻技術以形成開口。在開口中形成襯層(例如，擴散阻障層、黏著層或其他類似物)及導電材料。襯層可包括鈦、氮化鈦、鉭、氮化鉭或其他類似物。導電材料可以是銅、銅合金、銀、金、鎢、鈷、鋁、鎳或其他類似物。可進行平坦化製程(例如，化學機械研磨)，以從層間介電層108的表面移除多餘的材料。剩餘的襯層及導電材料在開口中形成源極/汲極接觸件112及閘極接觸件110。可進行退火製程，以在磊晶源極/汲極區域82與源極/汲極接觸件112之間的界面處形成矽化物。源極/汲極接觸件112物理性且電性耦合到磊晶源極/汲極區域82，並且閘極接觸件110物理性且電性耦合到閘極電極94。源極/汲極接觸件112與閘極接觸件110可藉由不同的製程形成，或者可藉由相同的製程形成。雖然繪示出形成為相同的剖面，但是應當理解，源極/汲極接觸件112與閘極接觸件110中的每一個可以形成為不同的剖面，如此可避免接觸件的短路。
在此所揭露的鰭式場效電晶體實施例也可以應用於奈米結構裝置，例如奈米結構(例如，奈米片、奈米線、全繞式閘極或其他類似物)場效電晶體。在奈米結構場效電晶體(nanostructure field effect transistors, NSFET)實施例中，藉由將通道層及犧牲層的交替層的堆疊圖案化，以形成鰭片。藉由與上述類似的方式形成虛置閘極堆疊及磊晶源極/汲極區域。在移除虛置閘極堆疊之後，可在通道區域中部分移除或全部移除犧牲層。替換閘極結構藉由與上述類似的方式形成，並且將部分圍繞或完全圍繞奈米結構場效電晶體裝置的通道區域中的通道層。藉由與上述類似的方式形成層間介電層以及連接到閘極結構及源極/汲極的接觸件。可藉由如美國專利申請公開2016/0365414中所揭露的方法而形成奈米結構裝置，其整體內容藉由引用而併入本文。
本文所描述的實施例可實現許多優點。本文所述的技術描述了具有縮減的體積及縮減的剖面面積的源極/汲極區域的形成。例如，使用本文所述的技術，在相鄰鰭片上形成的磊晶材料可以在較高的位置處合併，如此可降低合併的磊晶源極/汲極區域的總剖面面積。控制沉積在相鄰鰭片之間的閘極間隔物材料的量，並且控制由閘極間隔物材料形成閘極間隔物的蝕刻製程的參數，藉此可根據期望的應用而控制合併高度及剖面面積。藉由降低磊晶源極/汲極區域的剖面面積，可以降低寄生電容(例如，閘極與汲極間電容)，如此可降低電阻電容延遲，並且允許更快的開/關切換及改善的裝置速度，例如，環形振盪器(ring-oscillator, RO)裝置的速度。
根據一些實施例，提供一種半導體裝置，包括：第一鰭片及第二鰭片自基板延伸，上述第一鰭片包括第一凹口且上述第二鰭片包括第二凹口；隔離區域，圍繞上述第一鰭片且圍繞上述第二鰭片；閘極堆疊，位於上述第一鰭片及上述第二鰭片上；間隔物材料，位於上述隔離區域上且圍繞上述第一鰭片及上述第二鰭片，其中上述間隔物材料的第一部分具有第一垂直厚度，且上述第一部分自上述第一鰭片的第一側延伸到上述第二鰭片，其中上述間隔物材料的第二部分具有小於上述第一垂直厚度的第二垂直厚度，且上述第二部分是相鄰於上述第一鰭片的與上述第一側相反的第二側；以及源極/汲極區域，位於上述第一凹口及上述第二凹口中，且上述源極/汲極區域相鄰於上述閘極堆疊，其中上述源極/汲極區域包括第一底表面延伸於上述間隔物材料的上述第一部分上，以及第二底表面延伸於上述間隔物材料的上述第二部分上，其中上述第二底表面的底部比上述第一底表面的底部更接近上述隔離區域。在一實施例中，上述第一底表面及上述第二底表面是具有刻面的(faceted)。在一實施例中，上述第一底表面的頂部比上述第二底表面的頂部更遠離上述隔離區域。在一實施例中，上述第一底表面的頂部距離上述隔離區域在5 nm與70 nm之間。在一實施例中，上述第一垂直厚度與上述第二垂直厚度之間的差異在5 nm與40 nm之間。在一實施例中，上述源極/汲極區域延伸於上述間隔物材料的上述第一部分的側壁上。在一實施例中，相鄰於上述第一鰭片的上述第二側的上述間隔物材料的上述第二部分的側壁不包含上述源極/汲極區域。在一實施例中，上述間隔物材料包括第一介電材料的第一層及第二介電材料的第二層。在一實施例中，上述間隔物材料的上述第一部分突出於上述第一凹口的底表面及上述第二凹口的底表面上。
根據一些實施例，提供一種半導體結構，包括：第一鰭片，位於半導體基板上方；第二鰭片，位於上述半導體基板上方，上述第二鰭片相鄰於上述第一鰭片；隔離區域，圍繞上述第一鰭片及上述第二鰭片；閘極間隔物材料，位於上述隔離區域上，其中位於上述第一鰭片的第一側與上述第二鰭片的第一側之間的上述閘極間隔物材料延伸到比位於與上述第一鰭片的上述第一側相反的上述第一鰭片的第二側的上述間隔物材料更遠離上述隔離區域上方的位置，其中上述第一鰭片的上述第一側及上述第二鰭片的上述第一側面向彼此；閘極堆疊，位於上述第一鰭片及上述第二鰭片的上表面上且沿著上述第一鰭片及上述第二鰭片的側壁；以及源極/汲極區域，位於上述第一鰭片及上述第二鰭片上且相鄰於上述閘極堆疊，上述源極/汲極區域包括位於上述第一鰭片的上述第一側上的面向下方的第一刻面，以及位於上述第一鰭片的上述第二側上的面向下方的第二刻面，其中位於上述第一鰭片的上述第一側上的上述源極/汲極區域的第一部分延伸於上述閘極間隔物材料的側壁上，且位於上述第一鰭片的上述第二側上的上述源極/汲極區域的第二部分延伸於上述閘極間隔物材料的頂表面上，其中上述第一部分與上述第二部分位於上述隔離區域上方的相同高度位置。在一實施例中，上述第一刻面的底部位於比上述第二刻面的底部更遠離上述隔離區域上方的位置。在一實施例中，上述第一刻面的頂部位於比上述第二刻面的頂部更遠離上述隔離區域上方的位置。在一實施例中，上述第二刻面的底部高於上述源極/汲極區域的底部。在一實施例中，上述源極/汲極區域的頂表面是平坦的。在一實施例中，上述第一刻面及上述第二刻面具有(111)結晶方向。在一實施例中，上述半導體結構更包括位於上述第二鰭片的上述第一側上的面向下方的第三刻面，其中上述第三刻面終止於上述第一刻面。
根據一些實施例，提供一種半導體裝置的形成方法，包括：形成複數個鰭片自半導體基板突出；形成閘極結構於上述複數個鰭片上；形成隔離區域圍繞上述複數個鰭片；沉積間隔物層於上述閘極結構及上述複數個鰭片上，其中上述間隔物層填充於一區域，且上述區域是在上述複數個鰭片的成對的相鄰鰭片之間延伸；在上述間隔物層上進行第一蝕刻製程，其中在進行上述第一蝕刻製程之後，位於內部區域內的上述間隔物層的第一剩餘部分具有第一厚度，其中上述內部區域是在上述複數個鰭片的成對的相鄰鰭片之間延伸，且不在上述內部區域內的上述間隔物層的第二剩餘部分具有小於上述第一厚度的第二厚度；以及形成磊晶源極/汲極區域相鄰於上述閘極結構並在上述複數個鰭片上延伸，其中位於上述內部區域內的上述磊晶源極/汲極區域的部分與上述間隔物層的上述第一剩餘部分分開。在一實施例中，上述半導體裝置的形成方法更包括在上述複數個鰭片上進行第二蝕刻製程，以在上述複數個鰭片的每一者中分別形成一凹口。在一實施例中，上述磊晶源極/汲極區域具有底表面，且上述底表面比上述間隔物層的上述該第二剩餘部分更接近上述隔離區域。在一實施例中，其中沉積上述間隔物層包括沉積第一介電材料，並且隨後順應性地沉積第二介電材料於上述第一介電材料上。
前述內文概述了許多實施例的部件，使本技術領域中具有通常知識者可以從各個方面更佳地了解本發明實施例。本技術領域中具有通常知識者應可理解，且可輕易地以本發明實施例為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本發明的發明精神與範圍。在不背離本發明的發明精神與範圍之前提下，可對本發明進行各種改變、置換或修改。
雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
50:基板 50N:區域 50P:區域 51:分隔線 52:鰭片 54:絕緣材料 56:淺溝槽隔離區域 58:通道區域 60:虛置介電層 62:虛置閘極層 64:罩幕層 72:虛置閘極 74:罩幕 78:第一間隔物材料 79:第二隔物材料 80:第一間隔物 82:源極/汲極區域 83A:底部內表面 83B:底部外表面 84:凹口 85:蝕刻製程 86:第二間隔物 87:接觸蝕刻停止層 88:第一層間介電層 89:區域 90:凹口 92:閘極介電層 94:閘極電極 94A:襯層 94B:功函數調整層 94C:填充材料 96:閘極罩幕 100A:內部區域 100B:外部區域 108:第二層間介電層 110:閘極接觸件 112:源極/汲極接觸件 DH:高度差 H0:高度 HO’:高度 H1:高度 H2:高度 H3:高度 H3’:高度 H4:高度差 IH:最小內部高度 LH:橫向高度 MH:合併高度 OH:最小外部高度 T1:沉積厚度 W1:距離 W1’:間隔距離 W2:寬度 W3:節距
依據以下的詳細說明並配合所附圖式做完整揭露。應注意的是，依據本產業的一般作業，圖式並未必按照比率繪製。事實上，可能任意的放大或縮小元件的尺寸，以做清楚的說明。 第1圖是依據一些實施例之例示性的鰭式場效電晶體的三維立體圖。 第2圖、第3圖、第4圖、第5圖、第6圖、第7圖、第8A圖、第8B圖、第8C圖、第9A圖、第9B圖、第9C圖、第10A圖、第10B圖、第10C圖、第11A圖、第11B圖、第11C圖、第12圖、第13A圖、第13B圖、第14A圖、第14B圖、第15A圖、第15B圖、第16A圖、第16B圖、第16C圖、第17A圖、第17B圖、第18A圖及第18B圖是依據一些實施例之製造鰭式場效電晶體的中間階段的剖面示意圖。
50:基板
52:鰭片
56:淺溝槽隔離區域
58:通道區域
80:第一間隔物
82:源極/汲極區域
83A:底部內表面
83B:底部外表面
86:第二間隔物
100A:內部區域
100B:外部區域
DH:高度差
IH:最小內部高度
LH:橫向高度
MH:合併高度
OH:最小外部高度

Claims (20)

  1. 一種半導體裝置，包括： 一第一鰭片及一第二鰭片自一基板延伸，該第一鰭片包括一第一凹口且該第二鰭片包括一第二凹口； 一隔離區域，圍繞該第一鰭片且圍繞該第二鰭片； 一閘極堆疊，位於該第一鰭片及該第二鰭片上； 一間隔物材料，位於該隔離區域上且圍繞該第一鰭片及該第二鰭片，其中該間隔物材料的一第一部分具有一第一垂直厚度，且該第一部分自該第一鰭片的一第一側延伸到該第二鰭片，其中該間隔物材料的一第二部分具有小於該第一垂直厚度的一第二垂直厚度，且該第二部分是相鄰於該第一鰭片的與該第一側相反的一第二側；以及 一源極/汲極區域，位於該第一凹口及該第二凹口中，且該源極/汲極區域相鄰於該閘極堆疊，其中該源極/汲極區域包括一第一底表面延伸於該間隔物材料的該第一部分上，以及一第二底表面延伸於該間隔物材料的該第二部分上，其中該第二底表面的一底部比該第一底表面的一底部更接近該隔離區域。
  2. 如請求項1所述之半導體裝置，其中該第一底表面及該第二底表面是具有刻面的。
  3. 如請求項1所述之半導體裝置，其中該第一底表面的一頂部比該第二底表面的一頂部更遠離該隔離區域。
  4. 如請求項1所述之半導體裝置，其中該第一底表面的該頂部距離該隔離區域在5 nm與70 nm之間。
  5. 如請求項1所述之半導體裝置，其中該第一垂直厚度與該第二垂直厚度之間的差異在5 nm與40 nm之間。
  6. 如請求項1所述之半導體裝置，其中該源極/汲極區域延伸於該間隔物材料的該第一部分的一側壁上。
  7. 如請求項6所述之半導體裝置，其中相鄰於該第一鰭片的該第二側的該間隔物材料的該第二部分的一側壁不包含該源極/汲極區域。
  8. 如請求項1所述之半導體裝置，其中該間隔物材料包括一第一介電材料的一第一層及一第二介電材料的一第二層。
  9. 如請求項1所述之半導體裝置，其中該間隔物材料的該第一部分突出於該第一凹口的一底表面及該第二凹口的一底表面上。
  10. 一種半導體結構，包括： 一第一鰭片，位於一半導體基板上方； 一第二鰭片，位於該半導體基板上方，該第二鰭片相鄰於該第一鰭片； 一隔離區域，圍繞該第一鰭片及該第二鰭片； 一閘極間隔物材料，位於該隔離區域上，其中位於該第一鰭片的一第一側與該第二鰭片的一第一側之間的該閘極間隔物材料延伸到比位於與該第一鰭片的該第一側相反的該第一鰭片的一第二側的該間隔物材料更遠離該隔離區域上方的位置，其中該第一鰭片的該第一側及該第二鰭片的該第一側面向彼此； 一閘極堆疊，位於該第一鰭片及該第二鰭片的上表面上且沿著該第一鰭片及該第二鰭片的側壁；以及 一源極/汲極區域，位於該第一鰭片及該第二鰭片上且相鄰於該閘極堆疊，該源極/汲極區域包括位於該第一鰭片的該第一側上的面向下方的一第一刻面，以及位於該第一鰭片的該第二側上的面向下方的一第二刻面，其中位於該第一鰭片的該第一側上的該源極/汲極區域的一第一部分延伸於該閘極間隔物材料的一側壁上，且位於該第一鰭片的該第二側上的該源極/汲極區域的一第二部分延伸於該閘極間隔物材料的一頂表面上，其中該第一部分與該第二部分位於該隔離區域上方的相同高度位置。
  11. 如請求項10所述之半導體結構，其中該第一刻面的一底部位於比該第二刻面的一底部更遠離該隔離區域上方的位置。
  12. 如請求項10所述之半導體結構，其中該第一刻面的一頂部位於比該第二刻面的一頂部更遠離該隔離區域上方的位置。
  13. 如請求項10所述之半導體結構，其中該第二刻面的一底部高於該源極/汲極區域的一底部。
  14. 如請求項10所述之半導體結構，其中該源極/汲極區域的一頂表面是平坦的。
  15. 如請求項10所述之半導體結構，其中該第一刻面及該第二刻面具有一(111)結晶方向。
  16. 如請求項10所述之半導體結構，更包括位於該第二鰭片的該第一側上的面向下方的一第三刻面，其中該第三刻面終止於該第一刻面。
  17. 一種半導體裝置的形成方法，包括： 形成複數個鰭片自一半導體基板突出； 形成一閘極結構於該複數個鰭片上； 形成一隔離區域圍繞該複數個鰭片； 沉積一間隔物層於該閘極結構及該複數個鰭片上，其中該間隔物層填充於一區域，且該區域是在該複數個鰭片的成對的相鄰鰭片之間延伸； 在該間隔物層上進行一第一蝕刻製程，其中在進行該第一蝕刻製程之後，位於一內部區域內的該間隔物層的一第一剩餘部分具有一第一厚度，其中該內部區域是在該複數個鰭片的成對的相鄰鰭片之間延伸，且不在該內部區域內的該間隔物層的一第二剩餘部分具有小於該第一厚度的一第二厚度；以及 形成一磊晶源極/汲極區域相鄰於該閘極結構並在該複數個鰭片上延伸，其中位於該內部區域內的該磊晶源極/汲極區域的部分與該間隔物層的該第一剩餘部分分開。
  18. 如請求項17所述之半導體裝置的形成方法，更包括在該複數個鰭片上進行一第二蝕刻製程，以在該複數個鰭片的每一者中分別形成一凹口。
  19. 如請求項17所述之半導體裝置的形成方法，其中該磊晶源極/汲極區域具有一底表面，且該底表面比該間隔物層的該第二剩餘部分更接近該隔離區域。
  20. 如請求項17所述之半導體裝置的形成方法，其中沉積該間隔物層包括沉積一第一介電材料，並且隨後順應性地沉積一第二介電材料於該第一介電材料上。
TW109137051A 2019-10-30 2020-10-26 半導體裝置、半導體結構及其形成方法 TWI770648B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201962927864P 2019-10-30 2019-10-30
US62/927,864 2019-10-30
US16/889,397 US11348840B2 (en) 2019-10-30 2020-06-01 Semiconductor device and method
US16/889,397 2020-06-01

Publications (2)

Publication Number Publication Date
TW202135311A true TW202135311A (zh) 2021-09-16
TWI770648B TWI770648B (zh) 2022-07-11

Family

ID=75687962

Family Applications (1)

Application Number Title Priority Date Filing Date
TW109137051A TWI770648B (zh) 2019-10-30 2020-10-26 半導體裝置、半導體結構及其形成方法

Country Status (2)

Country Link
KR (1) KR102442812B1 (zh)
TW (1) TWI770648B (zh)

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160125208A (ko) * 2015-04-21 2016-10-31 삼성전자주식회사 핀 액티브 영역들을 갖는 반도체 소자 및 그 제조 방법
US9647071B2 (en) * 2015-06-15 2017-05-09 Taiwan Semiconductor Manufacturing Company, Ltd. FINFET structures and methods of forming the same
US10163898B2 (en) * 2016-04-25 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and methods of forming FinFETs
US10170555B1 (en) * 2017-06-30 2019-01-01 Taiwan Semiconductor Manufacturing Company, Ltd. Intermetallic doping film with diffusion in source/drain
US10680084B2 (en) * 2017-11-10 2020-06-09 Taiwan Semiconductor Manufacturing Co., Ltd. Epitaxial structures for fin-like field effect transistors

Also Published As

Publication number Publication date
KR102442812B1 (ko) 2022-09-13
KR20210053179A (ko) 2021-05-11
TWI770648B (zh) 2022-07-11

Similar Documents

Publication Publication Date Title
US12002854B2 (en) Semiconductor device and method of manufacture
TWI725588B (zh) 半導體裝置的形成方法及半導體裝置
US11164944B2 (en) Method of manufacturing a semiconductor device
US11031298B2 (en) Semiconductor device and method
US20230369129A1 (en) Semiconductor Device and Method
TW202133327A (zh) 半導體裝置
US11075120B2 (en) FinFET device and method
TWI831110B (zh) 半導體裝置及其製造方法
TW202236435A (zh) 半導體裝置的形成方法
US20210226038A1 (en) Method of Gap Filling For Semiconductor Device
TW202109623A (zh) 形成半導體裝置的方法
TWI742137B (zh) 半導體裝置的製造方法
TWI829000B (zh) 半導體裝置及其形成方法
US11615965B2 (en) Semiconductor FinFET device and method
TW202230606A (zh) 半導體裝置
TW202145566A (zh) 電晶體及其形成方法
TWI770648B (zh) 半導體裝置、半導體結構及其形成方法
TWI795774B (zh) 填充結構及其製造方法
TWI847344B (zh) 半導體裝置及其製造方法
US20230187216A1 (en) Semiconductor FinFET Device and Method
US20230043635A1 (en) Semiconductor device and method