TW202133327A - 半導體裝置 - Google Patents

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呂惟皓
郭建億
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Abstract

一種半導體裝置，包括：鰭片，延伸自基板；閘極堆疊，位於鰭片的側壁上且沿著鰭片的側壁；閘極間隔物，沿著閘極堆疊的側壁；磊晶源極/汲極區，位於鰭片中且鄰近閘極間隔物，磊晶源極/汲極區包括：第一磊晶層，位於鰭片上，第一磊晶層包括矽及砷；以及第二磊晶層，位於第一磊晶層上，第二磊晶層包括矽及磷，第一磊晶層將第二磊晶層與鰭片分隔；以及接觸插塞，位於第二磊晶層上。

Description

半導體裝置
本揭露是關於半導體裝置，特別是關於一種包含鰭片的半導體裝置。
半導體裝置係用於各種電子應用，例如，舉例而言，個人電腦、手機、數位相機、及其他電子設備。半導體裝置的製造通常係藉由：依序沉積絕緣或介電層、導電層、及半導體層的材料於半導體基板上；以及在其上方利用微影圖案化各種材料層以形成電路組件及元件。
半導體產業持續藉由不斷的縮小最小部件尺寸以改良各種電子組件（例如，電晶體、二極體、電阻器、電容器等）的積體密度，允許更多組件集成至給定的區域。
一種半導體裝置，包括：鰭片，延伸自基板；閘極堆疊，位於鰭片的側壁上且沿著鰭片的側壁；閘極間隔物，沿著閘極堆疊的側壁；磊晶源極/汲極區，位於鰭片中且鄰近閘極間隔物，磊晶源極/汲極區包括：第一磊晶層，位於鰭片上，第一磊晶層包括矽及砷；以及第二磊晶層，位於第一磊晶層上，第二磊晶層包括矽及磷，第一磊晶層將第二磊晶層與鰭片分隔；以及接觸插塞，位於第二磊晶層上。
一種半導體裝置，包括：鰭片，位於半導體基板上，鰭片包括通道區；隔離區，包圍鰭片；閘極結構，在鰭片的通道區上以及沿著鰭片的側壁延伸；以及源極/汲極區，鄰近通道區，源極/汲極區包括：第一磊晶區，鄰近通道區，其中第一磊晶區是以第一n型摻質摻雜；以及第二磊晶區，位於第一磊晶區上，其中第二磊晶區是以不同於第一n型摻質的第二n型摻質摻雜。
一種半導體裝置的製造方法，包括：在鰭片的側壁上且沿著鰭片的側壁沉積虛置閘極，鰭片從基板往上延伸；沿著虛置閘極的側壁形成閘極間隔物；在鄰近閘極間隔物的鰭片中形成凹槽；以及在凹槽中形成源極/汲極區，源極/汲極區的形成包括：磊晶成長第一摻雜矽層，第一摻雜矽層襯於凹槽，其中第一摻雜矽層是以砷摻雜；以及磊晶成長第二摻雜矽層於第一摻雜矽層上，其中第二摻雜矽層是以磷摻雜。
以下揭露提供了許多的實施例或範例，用於實施所提供的標的物之不同元件。各元件和其配置的具體範例描述如下，以簡化本發明實施例之說明。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例而言，敘述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接觸的實施例，也可能包含額外的元件形成在第一和第二元件之間，使得它們不直接接觸的實施例。此外，本發明實施例可能在各種範例中重複參考數值以及/或字母。如此重複是為了簡明和清楚之目的，而非用以表示所討論的不同實施例及/或配置之間的關係。
再者，其中可能用到與空間相對用詞，例如「在……之下」、「下方」、「較低的」、「上方」、「較高的」等類似用詞，是為了便於描述圖式中一個（些）部件或特徵與另一個（些）部件或特徵之間的關係。空間相對用詞用以包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時（旋轉90度或其他方位），其中所使用的空間相對形容詞也將依轉向後的方位來解釋。
在此，在特定的脈絡下討論各種實施例，也就是，形成磊晶源極/汲極區於n型FinFET電晶體中。然而，各種實施例可以用於其他半導體裝置/製程，例如平面（planar）電晶體或奈米結構電晶體。在一些實施例中，在此描述的磊晶源極/汲極區包括以砷摻雜的底層。砷在底層中的存在能夠阻擋其他摻質（例如，磷）擴散至FinFET的其他區域中。砷摻雜底層也能夠在磊晶源極/汲極區允許更多陡接面（abrupt junction），藉此能夠減少不良的效應，例如汲極引發能障降低（drain-induced barrier lowering，DIBL）。藉由減少砷摻雜底層的厚度，能夠降低磊晶源極/汲極區的電阻。
第1圖根據一些實施例以三維視圖繪示了FinFET的範例。FinFET包括位於基板50（例如，半導體基板）上的鰭片52。隔離區56係設置於基板50中，且鰭片52從相鄰的隔離區56之間往上突出。雖然隔離區56被描述/繪示為與基板50分隔，此處所使用的用語「基板」可以用於指半導體基板本身或包含隔離區的半導體基板。此外，雖然鰭片52和基板50一樣是繪示為單一、連續的材料，鰭片52及/或基板50可以包括單一的材料或複數個材料。在本文中，鰭片52是指延伸於相鄰的隔離區56之間的部分。
閘極介電層92是沿著鰭片52的側壁且位於鰭片52的頂表面上，且閘極電極94位於閘極介電層92上。源極/汲極區82相對於閘極介電層92及閘極電極94設置於鰭片52的相對側。第1圖更繪示了用於後面的圖式中的參考剖面。剖面A-A是沿著閘極電極94的縱軸且是在例如與FinFET的源極/汲極區82之間的電流方向垂直的方向上。剖面B-B與剖面A-A垂直且沿著鰭片52的縱軸，並且是在例如FinFET的源極/汲極區82之間的電流的方向上。剖面C-C與剖面A-A平行且延伸穿過FinFET的源極/汲極區。為了清楚起見，後續圖式參照這些參考剖面。
在此討論的一些實施例是在利用閘極後製（gate-last）製程形成的FinFET的脈絡下討論。在其他的實施例中，也可以使用閘極先製（gate-first）製程。此外，一些實施例考慮了用在平面裝置中的面向，例如平面FETs、奈米結構（例如，奈米片、奈米線、全繞式閘極（gate-all-around）等）場效電晶體（nanostructure field effect transistors，NSFETs）等。
第2至12圖為根據一些實施例之FinFET的製造中的中間階段的剖面圖。第2至7圖繪示了繪示於第1圖中的參考剖面A-A，差別僅在於多個鰭片/FinFET。第8A、9A、17A、18A、19A、20A、21A、及22A圖是沿著繪示於第1圖中的參考剖面A-A來繪示，且第8B、9B、10、11、12、17B、18B、19B、19C、20B、21B、及22B圖是沿著繪示於第1圖中的類似的剖面B-B來繪示，差別僅在於多個鰭片/FinFET。第16A及16B圖是沿著繪示於第1圖中的參考剖面C-C來繪示，差別僅在於多個鰭片/FinFET。
在第2圖中，提供了基板50。基板50可以是半導體基板，例如塊體半導體、絕緣體上半導體（semiconductor-on-insulator，SOI）基板等，其可以是（例如，以p型或n型摻質）摻雜的或未摻雜的。基板50可以是晶圓，例如矽晶圓。一般來說，SOI基板為形成於絕緣層上的半導體材料。絕緣層可以是，舉例而言，埋入式氧化物（buried oxide，BOX）層、氧化矽層等。絕緣層係提供於基板上，通常是矽或玻璃基板。也可以使用其他基板，例如多層或漸變（gradient）基板。在一些實施例中，基板50的半導體材料可以包括矽；鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、及/或銻化銦；合金半導體，包括矽鍺（silicon-germanium）、砷化鎵磷化物（gallium arsenide phosphide）、砷化鋁銦（aluminum indium arsenide）、砷化鋁鎵（aluminum gallium arsenide）、砷化鎵銦（gallium indium arsenide）、磷化銦鎵（gallium indium phosphide）、及/或砷化鎵銦磷化物（gallium indium arsenic phosphide）；或前述之組合。
基板50具有n型區50N及p型區50P。n型區50N可以用於形成n型裝置，例如NMOS電晶體，例如，n型FinFET。p型區50P可以用於形成p型裝置，例如PMOS電晶體，例如，p型FinFET。n型區50N可以與p型區50P實體（physically）分離（如分界符號（divider）51所繪示），且可以在n型區50N與p型區50P之間設置任何數目的裝置部件（例如，其他主動元件、摻雜區、隔離結構等）。
在第3圖中，在基板50中形成鰭片52。鰭片52為半導體條（strips）。在一些實施例中，可以藉由在基板50中蝕刻溝槽以形成鰭片52於基板50中。蝕刻可以是任何可接受的蝕刻製程，例如反應性離子蝕刻（reactive ion etch，RIE）、中性束蝕刻（neutral beam etch，NBE）等、或前述之組合。蝕刻可以是非等向性的。
可以藉由任何適合的方法以圖案化鰭片。舉例而言，鰭片52可以利用一或多個光微影製程來圖案化，包括雙重圖案化或多重圖案化製程。一般來說，雙重圖案化或多重圖案化製程結合了微影製程與自對準製程，以創建出例如，比使用單一、直接微影製程所得的節距更小的圖案。例如，在一實施例中，在基板上方形成犧牲層，並使用微影製程對其進行圖案化。使用自對準製程在圖案化的犧牲層旁邊形成間隔物。之後去除犧牲層，然後可以使用剩餘的間隔物作為遮罩以圖案化鰭片。在一些實施例中，遮罩（或其他膜層）可以留在鰭片52上。
在第4圖中，絕緣材料52形成於基板50上以及相鄰的鰭片52之間。絕緣材料54可以是氧化物，例如氧化矽；氮化物等、或前述之組合，且可以藉由高密度電漿化學氣相沉積（high density plasma chemical vapor deposition，HDP-CVD）、流動式CVD（flowable CVD，FCVD）（例如，例如在遠程（remote）電漿系統中利用化學氣相沉積所沉積（CVD-based）的材料，並進行後固化（post curing）使其轉換成如氧化物的另一材料）等、或前述之組合。也可以使用藉由任何可接受的製程形成的其他絕緣材料。在所繪示的實施例中，絕緣材料54為藉由FCVD製程形成的氧化矽。一旦形成了絕緣材料，可以進行退火製程。在一個實施例中，形成絕緣材料54，使得過量的絕緣材料54覆蓋鰭片52。雖然絕緣材料54是繪示為單一膜層，一些實施例可以使用多個膜層。舉例而言，在一些實施例中，可以先沿著基板50及鰭片52的表面形成襯層（未顯示）。之後，可以將例如以上所討論的填充材料形成於襯層上。
在第5圖中，對絕緣材料54施加移除處理以移除過量之鰭片52上的絕緣材料54。在一些實施例中，可以使用平坦化製程，例如化學機械拋光（chemical mechanical polish，CMP）、回蝕（etch-back）製程、前述之組合、或類似製程。平坦化製程露出鰭片52，使得鰭片52與絕緣材料54的頂表面在平坦化製程完成後等高。在遮罩留在鰭片52上的實施例中，平坦化製程可以露出遮罩或移除遮罩，分別使得遮罩或鰭片52的頂表面與絕緣材料54在平坦化製程完成後等高。
在第6圖中，凹蝕絕緣材料54以形成淺溝槽隔離（Shallow Trench Isolation，STI）區56。凹蝕絕緣材料54，使得在n型區50N及p型區50P中的鰭片52的上部從相鄰的STI區56之間突出。進一步，STI區56的頂表面可以具有如圖所示的平坦表面、凸（convex）面、凹（concave）面（例如凹陷（dishing））、或前述之組合。STI區56的頂表面可以藉由適當的蝕刻形成為平坦的、凸的、及/或凹的。STI區56可以利用可接受的蝕刻製程來凹蝕，例如對絕緣材料54的材料有選擇性的蝕刻製程（例如，以比蝕刻鰭片52的材料更快的蝕刻速率蝕刻絕緣材料54的材料）。舉例而言，可以使用例如稀氫氟（dilute hydrofluoric，dHF）酸來移除氧化物。
關於第2至6圖所述的製程僅為可以如何形成鰭片52的一個範例。在一些實施例中，可以藉由磊晶成長製程形成鰭片。舉例而言，可以在基板50的頂表面上形成介電層，且溝槽可以被蝕刻穿過介電層以露出下方的基板50。可以在凹槽中磊晶成長同質磊晶（homoepitaxial）結構，且可以凹蝕介電層，使得同質磊晶結構從介電層突出以形成鰭片。此外，在一些實施例中，可以將同質磊晶結構用於鰭片52。舉例而言，可以凹蝕在第5圖中的鰭片52，且可以在凹蝕的鰭片52上磊晶成長不同於鰭片52的材料。在這樣的實施例中，鰭片52包括凹蝕的材料，也包括磊晶成長的材料，其設置於凹蝕的材料上。在更進一步的實施例中，介電層可以形成於基板50的頂表面上，且溝槽可以被蝕刻穿過介電層。接著可以利用與基板50不同的材料磊晶成長異質磊晶（heteroepitaxial）結構於溝槽中，且可以凹蝕介電層，使得異質磊晶結構從介電層突出以形成鰭片52。在磊晶成長了同質磊晶或異質磊晶結構的一些實施例中，可以在成長時原位（in situ）摻雜磊晶成長的材料，其可以省去先前及後續的佈植，儘管也可以併用原位摻雜以及佈植（implantation）摻雜。
更進一步，在n型區50N（例如，NMOS區）磊晶成長與在p型區50P（例如，PMOS區）不同的材料是有利的。在各種實施例中，鰭片52的上部可以是由矽鍺（Six Ge1-x ，其中x可以在0到1的範圍內）、碳化矽、純鍺或實質上純的鍺、三五族化合物半導體、二六族化合物半導體等材料所形成。舉例而言，可以用於形成三五族化合物半導體的材料包括，但不限於，砷化銦、砷化鋁、砷化鎵、磷化銦、氮化鎵、砷化銦鎵（indium gallium arsenide）、砷化銦鋁（indium aluminum arsenide）、銻化鎵、銻化鋁、磷化鋁、磷化鎵等。
進一步在第6圖中，可以在鰭片52及/或基板50中形成適當的井（未顯示）。在一些實施例中，P井可以形成於n型區50N中，且N井可以形成於p型區50P中。在一些實施例中，P井或N井形成於n型區50N中以及p型區50P中兩者。
在有不同井類型的實施例中，可以利用光阻及/或其他遮罩（未顯示）達到用於n型區50N及p型區50P之不同的佈植步驟。舉例而言，可以在n型區50N中的鰭片52及STI區56上形成光阻。圖案化光阻以露出基板50的p型區50P。光阻可以藉由利用旋轉塗佈（spin-on）技術來形成且可以利用可接受的光微影技術來圖案化。一旦圖案化了光阻，在p型區50P中進行n型雜質佈植，且光阻可以作為遮罩以實質上防止n型雜質被佈植至n型區50N中。n型雜質可以是磷、砷、銻等，其在區域中被佈植至等於或小於1018 cm-3 的濃度，例如約1016 cm-3 及約1018 cm-3 之間的濃度。在佈植後，例如藉由可接受的灰化（ashing）製程以移除光阻。
在p型區50P的佈植後，在p型區50P中的鰭片52及STI區56上形成光阻。圖案化光阻以露出基板50的p型區50N。光阻可以藉由利用旋轉塗佈技術來形成且可以利用可接受的光微影技術來圖案化。一旦圖案化了光阻，在n型區50N中進行p型雜質佈植，且光阻可以作為遮罩以實質上防止p型雜質被佈植至p型區50P中。p型雜質可以是硼、氟化硼、銦等，其在區域中被佈植至等於或小於1018 cm-3 的濃度，例如約1016 cm-3 及約1018 cm-3 之間的濃度。在佈植後，例如藉由可接受的灰化製程以移除光阻。
在n型區50N及p型區50P的佈植後，可以進行退火以修復佈植損傷並活化所佈植的p型及/或n型雜質。在一些實施例中，磊晶鰭片的成長材料可以在成長時被原位摻雜，其可以省去先前及後續的佈植，儘管也可以併用原位摻雜以及佈植摻雜。
在第7圖中，在鰭片52上形成虛置介電層60。虛置介電層60可以是例如氧化矽、氮化矽、前述之組合等，且可以根據可接受的技術沉積或熱成長虛置介電層60。在虛置介電層60上形成虛置閘極層62，且在虛置閘極層62上形成遮罩層64。可以在虛置介電層60上沉積虛置閘極層62，接著將其藉由例如CMP來平坦化。可以在虛置閘極層62上沉積遮罩層64。虛置閘極層62可以是導電或不導電的材料，且可以是選自包括非晶矽、多晶矽（polycrystalline-silicon）、多晶矽鍺（poly-SiGe）、金屬氮化物、金屬矽化物、金屬氧化物、及金屬之組合的材料。虛置閘極層62可以是藉由物理氣相沉積（physical vapor deposition，PVD）、CVD、濺鍍沉積、或其他用於沉積所選擇的材料之技術來沉積。虛置閘極層62可以由與隔離區（例如STI區56及/或虛置介電層60）的蝕刻相比具有高蝕刻選擇性的其他材料所形成。遮罩層64可以包括一或多個膜層，上述膜層為例如氮化矽、氮氧化矽等。在這個範例中，單一的虛置閘極層62及單一的遮罩層64被形成為橫跨n型區50N及p型區50P。應當注意的是，虛置介電層60僅是為了說明的目的而顯示為只覆蓋鰭片52。在一些實施例中，可以將虛置介電層60沉積為使得虛置介電層60覆蓋STI區56，且延伸於STI區上以及虛置閘極層62與STI區56之間。
第8A至16B圖繪示了在實施例裝置的製造中的各種額外的步驟。第8A至16B圖繪示了在n型區50N及p型區50P的任一個中的部件。舉例而言，第8A至16B圖中繪示的結構可以應用於n型區50N及p型區50P兩者。在n型區50N及p型區50P的結構中的差異（如果有）描述於各個圖式伴隨的內文中。
在第8A及8B圖中，可以利用可接受的光微影及蝕刻技術將遮罩層64（參見第7圖）圖案化以形成遮罩74。遮罩74的圖案可以接著被轉移至虛置閘極層62。在一些實施例（未繪示）中，也可以藉由可接受的蝕刻技術將遮罩74的圖案轉移至虛置介電層60以形成虛置閘極72。虛置閘極72覆蓋各個鰭片52的通道區58。遮罩74的圖案可以用於將各個虛置閘極72與鄰近的虛置閘極實體分隔。虛置閘極72也可以具有與各個磊晶鰭片52的縱向實質上平行的縱向。
進一步在第8A及8B圖中，可以在虛置閘極72、遮罩74、及/或鰭片52之露出的表面上形成閘極密封間隔物（gate seal spacers）80。在熱氧化或沉積或進行非等向性蝕刻可以形成閘極密封間隔物80。閘極密封間隔物80可以是由氧化矽、氮化矽、氮氧化矽等所形成。
在形成閘極密封間隔物80後，可以進行用於輕摻雜源極/汲極（lightly doped source/drain，LDD）區（未明確繪示）的佈植。在有不同的裝置類型的實施例中，與以上第6圖中所討論的佈植類似，可以將例如光阻的遮罩形成於n型區50N上，同時露出p型區50P，且可以將適當類型（例如，p型）的雜質佈植進p型區50P中之露出的鰭片52中。接著可以移除遮罩。接著，可以將例如光阻的遮罩形成於p型區50P上，同時露出n型區50N，且可以將適當類型（例如，n型）的雜質佈植進n型區50N中之露出的鰭片52中。接著可以移除遮罩。n型雜質可以是以上討論的任何n型雜質，且p型雜質可以是以上討論的任何p型雜質。輕摻雜源極/汲極區可以具有約1015 cm-3 至約1019 cm-3 的雜質濃度。退火可以用於修復佈植損傷並活化所佈植的雜質。
在第9A及9B圖中，沿著虛置閘極72及遮罩74的側壁在閘極密封間隔物80上且形成閘極間隔物86。閘極間隔物86可以藉由順應性地沉積絕緣材料且接著非等向性地蝕刻絕緣材料來形成。閘極間隔物86的絕緣材料可以是氧化矽、氮化矽、氮氧化矽、氮碳化矽（silicon carbonitride）、前述之組合等。
應當注意的是，以上揭露大致描述了形成間隔物及LDD區的製程。可以使用其他製程及順序。舉例而言，可以使用較少的或額外的間隔物，可以使用不同順序的步驟（例如，閘極密封間隔物80可以在形成閘極間隔物86之前不被蝕刻，產生「L形」閘極密封間隔物；間隔物可以被形成或移除；及/或類似順序的步驟）。此外，n型及p型裝置可以利用不同的結構及步驟來形成。舉例而言，用於n型裝置的LDD區可以在形成閘極密封間隔物80之前形成，而用於p型裝置的LDD可以在形成閘極密封間隔物80之後形成。
在第10至12圖中，根據一些實施例，在鰭片52中形成磊晶源極/汲極區。第10~12圖是沿著參考剖面B-B繪示，且顯示了在n型區50N的鰭片52中的磊晶源極/汲極區82的形成（參見第12圖）。磊晶源極/汲極區82形成於鰭片52中，使得各個虛置閘極72設置於磊晶源極/汲極區82的各個相鄰的對之間。在一些實施例中，磊晶源極/汲極區82可以延伸至鰭片52中，且也可以穿透鰭片52。在一些實施例中，閘極間隔物86是用於以適當的橫向距離將磊晶源極/汲極區82與虛置閘極72分隔，使得磊晶源極/汲極區82不會使後續形成之所形成的FinFET的閘極短路（short out）。可以選擇磊晶源極/汲極區82的材料以施加應力於各個通道區58中，藉此改良效能。
可以遮蔽p型區50P且蝕刻在n型區50N中的鰭片52的源極/汲極區以形成凹槽81於鰭片52中，藉此在n型區50N中形成磊晶源極/汲極區82。接著，在n型區50N中的磊晶源極/汲極區82係磊晶成長於凹槽81中，如以下第11~12圖所述。磊晶源極/汲極區82可以包括任何可接受的材料，例如對n型FinFET而言適當的材料。舉例而言，如果鰭片52為矽，n型區50N中的磊晶源極/汲極區82可以包括在通道區58中施加拉伸應變的材料，例如矽、碳化矽、磷摻雜碳化矽、磷化矽等。
在一些實施例中，磊晶源極/汲極區82是由多個磊晶層所形成。舉例而言，繪示於第11~12圖中的磊晶源極/汲極區82包括第一磊晶層82A及第二磊晶層82B，在此，其可以合稱為磊晶源極/汲極區82。在一些實施例中，磊晶源極/汲極區82的不同磊晶層可以具有不同的半導體材料的成分、不同的摻質或摻質組合、或具有不同濃度的一或多個摻質。磊晶源極/汲極區82的不同磊晶層之間的成分過渡可以是突變的（abrupt）或漸變的。在一些實施例中，可以在形成磊晶源極/汲極區82後進行退火製程。在一些實施例中，退火製程可以在形成磊晶源極/汲極區82時進行，舉例而言，在成長磊晶源極/汲極區82的一磊晶層後進行。磊晶源極/汲極區82在圖式中係顯示為具有實質上平坦的表面，但是磊晶源極/汲極區82可以被形成為具有從鰭片52的各個表面升起的表面，並且可以具有小面（facets）。
首先參照第10圖，對鰭片52進行圖案化製程以形成凹槽81於鰭片52的源極/汲極區中。可以以使凹槽81形成於相鄰的虛置閘極72之間（例如，在鰭片52的內部區域）、或隔離區56與鄰近的虛置閘極72之間（例如，在鰭片52的端（end）區域）的方式進行圖案化製程。在一些實施例中，圖案化製程可以包括適合的非等向性乾蝕刻製程，同時使用虛置閘極72、閘極間隔物86、及/或隔離區56作為合併的遮罩。適合的非等向性乾蝕刻製程可以包括反應性離子蝕刻（RIE）、中性束蝕刻（NBE）等、或前述之組合。在將RIE用於圖案化製程中的一些實施例中，可以選擇例如，舉例而言，製程氣體混合物、偏壓、及RF功率的製程參數，使得蝕刻主要是利用物理蝕刻而不是化學蝕刻來進行，物理蝕刻為例如離子轟擊（ion bombardment），化學蝕刻為例如透過化學反應進行的自由基蝕刻（radical etching）。在一些實施例中，可以增加偏壓以增加用於離子轟擊製程中的梨子的能量，且因此增加物理蝕刻的速率。在一些實施例中，非等向性蝕刻製程可以是利用包括CH3 F、CH4 、HBr、O2 、Ar等、或前述之組合的製程氣體混合物來進行。在一些實施例中，圖案化製程形成具有U形或圓底表面的凹槽81，例如第10圖所示的凹槽81。在一些實施例中，凹槽81可以形成為具有從鰭片52的頂表面起算之介於約20nm及約100nm之間的垂直深度H1。
參見第11圖，根據一些實施例形成了磊晶源極/汲極區82的第一磊晶層82A，在一些實施例中，第一磊晶層82A為矽，且可以包括其他半導體材料，例如鍺。第一磊晶層82A可以包括摻質，例如砷、或磷、其他n型摻質、其他摻質等、或前述之組合。舉例而言，第一磊晶層82A可以是矽，其摻雜了1E20cm-3 及約2E21-3 之間的原子濃度的砷，儘管也可以摻雜其他濃度的砷或其他摻質。在一些情況中，在沒有明確包含第二磊晶層82B的摻質物種（dopant species）的情況下成長第一磊晶層82A，儘管上述摻質物種可以後續擴散至第一磊晶層82A中。
第一磊晶層82A可以利用適合的製程來成長，例如化學氣相沉積（CVD）等。舉例而言，包括砷摻雜的矽之第一磊晶層82A可以利用CVD製程來形成，上述CVD製程具有三氯矽烷（tricholorosilane，SiHCl3 ）、二氯矽烷（dicholorosilane，SiH2 Cl2 ）、矽烷（silane，SiH4 ）、Si2 H6 、Si3 H8 等、或前述之組合以作為矽前驅物；具有三級丁基胂（tertiarybutylarsin，C4 H11 As）、AsH3 等、或前述之組合以作為砷前驅物；或具有HCl、Cl2 等、或前述之組合以作為蝕刻劑前驅物。這些僅是範例，且也可以使用其他前驅物。在一些實施例中，前驅物可以在約10sccm及約2000sccm之間的流速下流進沉積腔體。在一些實施例中，第一磊晶層82A可以用約600℃及約800℃之間的製程溫度來形成，或可以用約5Torr及約300Torr之間的製程壓力來形成。也可以使用其他製程條件。
第一磊晶層82A可以成長為（例如，順應性地）覆蓋凹槽81的表面的膜層。第一磊晶層82A的表面可以是小面化的（faceted）或圓的（round），如第11圖所示。如此一來，第一磊晶層82A的底部可以從鰭片52的頂表面起具有距離H2，距離H2介於約20nm及約100nm之間，儘管距離H2也可以是其他距離。距離H2可以約與凹槽81的垂直深度H1相同。在一些實施例中，儘管也可以使用其他厚度，第一磊晶層82A具有側壁厚度T1，其介於約1nm及約6nm之間。如第11圖所示，側壁厚度T1可以是在鰭片52的頂表面下方的距離H2的一半處（例如，在距離H2的中點）或附近之距離測量。儘管也可以使用其他厚度，第一磊晶層82A可以具有約1nm及約12nm之間的底厚度T2或約1nm及約6nm之間的頂厚度T3。在一些情況中，較小的厚度（例如，較小的T1）可以降低所形成的磊晶源極/汲極區82的電阻，能夠改良裝置效能。
參見第12圖，根據一些實施例，將磊晶源極/汲極區82的第二磊晶層82B形成於第一磊晶層81A上。在一些實施例中，第二磊晶層82B為矽，且可以包括其他半導體材料，例如鍺。第一磊晶層82B可以包括摻質，例如砷、或磷、其他n型摻質、其他摻質等、或前述之組合。舉例而言，第一磊晶層82B可以是矽，其摻雜了1E20cm-3 及約5E21-3 之間的原子濃度的磷，儘管也可以摻雜其他濃度的磷或其他摻質。在一些實施例中，第二磊晶層82B是以與第一磊晶層82A不同的摻質物種來摻雜。舉例而言，在一些實施例中，儘管也可以使用其他摻質或摻質的組合，第一磊晶層82A為砷摻雜的矽，且第二磊晶層82B為磷摻雜的矽。在一些情況中，在沒有明確包含第一磊晶層82A的摻質物種的情況下成長第二磊晶層82B，儘管上述摻質物種可以後續擴散至第二磊晶層82B中。
第二磊晶層82B可以利用適合的製程來成長，例如化學氣相沉積（CVD）等。第二磊晶層82B可以在與第一磊晶層82A分開的製程中成長，或可以在也形成第一磊晶層82A的連續製程中成長。舉例而言，包括磷摻雜的矽之第二磊晶層82B可以利用CVD製程來形成，上述CVD製程具有三氯矽烷、二氯矽烷、矽烷、Si2 H6 、Si3 H8 等、或前述之組合以作為矽前驅物；具有P2 H6 、PCl3 等、或前述之組合以作為磷前驅物；或具有HCl、Cl2 等、或前述之組合以作為蝕刻劑前驅物。這些僅是範例，且也可以使用其他前驅物。在一些實施例中，前驅物可以在約10sccm及約2000sccm之間的流速下流進沉積腔體。在一些實施例中，第二磊晶層82B可以用約500℃及約800℃之間的製程溫度來形成，或可以用約5Torr及約300Torr之間的製程壓力來形成。也可以使用其他製程條件。在一些實施例中，可以在磊晶源極/汲極區82形成後進行退火。
第13圖為根據一些實施例之磊晶源極/汲極區82的摻質濃度輪廓的圖示。第13圖在Y軸上顯示了在矽磊晶源極/汲極區82中的磷濃度及砷濃度（對數尺度，任意單位），且在X軸上顯示了往磊晶源極/汲極區82內的深度（任意單位）。對應第一磊晶層82A以及第二磊晶層82B的深度也標記於第13圖中，儘管第一磊晶層82A、第二磊晶層82B的標記是近似的且旨在例示說明。在其他實施例中，第一磊晶層82A、第二磊晶層82B可以是在不同的深度或具有不同的相對尺寸。在一些實施例中，摻質可以具有與所示不同的濃度或不同的濃度輪廓，或者可以存在與磷及砷不同的摻質。
因為砷原子具有比磷原子大的尺寸，砷原子具有比磷原子小的擴散係數，且以砷摻雜的區域能夠阻擋磷原子的擴散。在一些情況中，從磊晶源極/汲極區82擴散至通道區58中的摻質（例如，磷）可以降低裝置效能，例如增加汲極引發能障降低（DIBL）、增加不理想的短通道效應（short-channel effects）、或增加寄生電容（parasitic capacitance）。藉由作為擴散的阻障，砷摻雜的第一磊晶層82A能夠減少從磷摻雜的第二磊晶層82B至通道區58之磷原子的擴散，且因此改良裝置效能。在一些情況中，具有較大的厚度T1之砷摻雜的第一磊晶層82A能夠更有效地阻擋來自第二磊晶層82B的擴散。
在一些情況中，因為砷具有小於磷的擴散係數，使用砷摻雜的第一磊晶層82A能夠在磊晶源極/汲極區82與通道區58之間允許改良的接面控制。舉例而言，砷之減少的擴散係數可以允許在砷摻雜區之摻雜過渡（doping transition）比在磷摻雜區之摻雜過渡更陡。換句話說，在砷摻雜區的邊緣之砷的濃度梯度可以比在磷摻雜區的邊緣之磷的濃度梯度更短。以這種方式，在磊晶源極/汲極區82與鰭片52之間的界面使用砷摻雜的第一磊晶層82A可以在磊晶源極/汲極區82與通道區58之間允許更陡的摻雜過渡。此外，因為砷能夠阻擋磷的擴散，磊晶源極/汲極區82與通道區58之間的界面的陡度（abruptness）可以主要藉由控制砷摻雜的第一磊晶層82A的摻雜特性來控制。在一些情況中，在磊晶源極/汲極區82與通道區58之間的較短的摻雜過渡能夠減少DIBL的效應，且因此能夠改良裝置效能。
作為說明性的範例，第14圖顯示了在磊晶源極/汲極區82與通道區58之間的界面的整個n型摻雜濃度（例如，磷及砷兩者）。第14圖繪示了具有砷摻雜的第一磊晶層82A之磊晶源極/汲極區82的濃度、以及具有磷摻雜的第一磊晶層82A之磊晶源極/汲極區82的濃度。Y軸為整個n型摻雜濃度（對數尺度，任意單位），且X軸為距離（任意單位）。在兩個範例中，第二磊晶層82B為磷摻雜的。如第14圖所示，有砷摻雜的第一磊晶層82A的磊晶源極/汲極區82具有摻雜過渡長度（L-As），有磷摻雜的第一磊晶層82A的磊晶源極/汲極區82具有摻雜過渡長度（L-P），其中L-As比L-P短。第14圖中所示的濃度及距離為近似的且旨在例示說明。在一些實施例中，有砷摻雜的第一磊晶層82A的磊晶源極/汲極區82的摻雜過渡長度可以介於約7nm及約15nm之間，其中摻雜過渡長度是定義為從磊晶源極/汲極區82與通道區之間的界面到總摻質濃度低於1x1018 原子/cm3 的位置的距離。在一些情況中，有砷摻雜的第一磊晶層82A的磊晶源極/汲極區82之摻雜過渡長度可以是沒有砷摻雜的第一磊晶層82A的磊晶源極/汲極區82之摻雜過渡長度的約30%及約80%之間。
因為砷的移動率（mobility）小於磷的移動率，砷摻雜層（例如，第一磊晶層82A）的電阻可以大於磷摻雜層（例如，第二磊晶層82B）的電阻。因此，具有較厚之砷摻雜的第一磊晶層82A的磊晶源極/汲極區82可以具有較大的電阻（例如，「Repi」）。作為說明性的範例，第15圖顯示了不同值的厚度T1之磊晶源極/汲極區82的電阻。如第15圖中所示，有較小的厚度T1之砷摻雜的第一磊晶層82A能夠降低磊晶源極/汲極區82的電阻。以這種方法，可以將特定的厚度T1用於特定的應用以控制磊晶源極/汲極區82之理想的電阻、摻雜過渡長度、及摻雜濃度。較薄之砷摻雜的第一磊晶層82A能夠因此允許減少的DIBL效應而不顯著增加磊晶源極/汲極區82的電阻。
可以遮蔽n型區50N，且在p型區50P中蝕刻鰭片52的源極/汲極區以形成凹槽於鰭片52中，藉此形成在p型區50P中的磊晶源極/汲極區84（顯示於第16A~16B圖中）。接著，在p型區50P中將磊晶源極/汲極區84磊晶成長於凹槽中。磊晶源極/汲極區84可以包括任何可接受的材料，例如對於p型FinFET而言適當的材料。舉例而言，如果鰭片52為矽，在p型區50P中的磊晶源極/汲極區84可以包括在通道區58中施加壓縮應變的材料，例如矽鍺、硼摻雜矽鍺、鍺、鍺錫（germanium tin）等。在p型區50P中的磊晶源極/汲極區84可以具有從鰭片52的各個表面升起的表面，且可以具有小面。
磊晶源極/汲極區84及/或鰭片52可以以摻質佈植以形成源極/汲極區，與用於形成輕摻雜源極/汲極區的前述製程類似，接著退火。源極/汲極區可以具有約1019 cm-3 及約1021 cm-3 之間的雜質濃度。用於源極/汲極區的n型及/或p型雜質可以是前述的任何雜質。在一些實施例中，磊晶源極/汲極區84可以在成長時被原位摻雜。
在用於將磊晶源極/汲極區82形成於n型區50N中且將磊晶源極/汲極區84形成於p型區50P中的磊晶製程後，磊晶源極/汲極區的上表面具有小面，其水平往外擴展至超過鰭片52的側壁。在一些實施例中，這些小面造成同一個FinFET之鄰近的磊晶源極/汲極區82/84合併，如第16A圖所繪示。在其他實施例中，鄰近的源極/汲極區82/84在磊晶製程完成後維持分隔，如第16B圖所繪示。在第16A及16B圖所繪示的實施例中，閘極間隔物86被形成為覆蓋鰭片52的側壁的一部分，且在STI區56上方延伸，藉此阻擋磊晶成長。在一些其他的實施例中，用於形成閘極間隔物86的間隔物蝕刻可以被調整為移除間隔物材料以允許磊晶成長區延伸至STI區56的表面。
在第17A及17B圖中，在第12圖中所繪示的結構上沉積第一層間介電質（interlayer dielectric，ILD）88。第一ILD88可以由介電材料形成，且可以藉由任何適合的方法來沉積，例如CVD、電漿輔助CVD（plasma-enhanced CVD，PECVD）、或FCVD。介電材料可以包括磷矽酸鹽玻璃（phospho-silicate glass，PSG）、硼矽酸鹽玻璃（boro-silicate glass，BSG）、硼摻雜磷矽酸鹽玻璃（boron-doped phosphor-silicate glass，BPSG）、未摻雜的矽酸鹽玻璃（undoped silicate glass，USG）等。也可以使用藉由任何可接受的製程所形成的其他絕緣材料。在一些實施例中，將接觸蝕刻停止層（contact etch stop layer，CESL）87沉積於第一ILD88與磊晶源極/汲極區82、遮罩74、及閘極間隔物86之間。CESL87可以包括介電材料，例如氮化矽、氧化矽、氮氧化矽等，其具有比上方的第一ILD88的材料更低的蝕刻速率。
在第18A及18B圖中，可以進行例如CMP的平坦化製程以使第一ILD88的頂表面與虛置閘極72或遮罩74的頂表面等高。平坦化製程也可以移除在虛置閘極72上的遮罩74、以及沿著遮罩74的側壁之部分的閘極密封間隔物80和閘極間隔物86。在平坦化製程後，虛置閘極72、閘極密封間隔物80、閘極間隔物86、及第一ILD88的頂表面等高。因此，虛置閘極72的頂表面透過第一ILD88露出。在一些實施例中，遮罩74可以留下，在此情況下平坦化製程使第一ILD88的頂表面與遮罩74的頂表面等高。
在第19A及19B圖中，虛置閘極72、及遮罩74（如果存在）在蝕刻步驟中被移除，使凹槽90形成。在凹槽90中的部分的虛置介電層60也可以被移除。在一些實施例中，只有虛置閘極72被移除，且虛置介電層60留下並由凹槽90露出。在一些實施例中，虛置介電層60在晶粒的第一區域中（例如，在核心邏輯區（core logic region））被從凹槽90移除，且在晶粒的第二區域中（例如，輸入/輸出區）留在凹槽90中。在一些實施例中，虛置閘極72是藉由非等向性乾蝕刻製程來移除。舉例而言，蝕刻製程可以包括乾蝕刻製程，其利用選擇性蝕刻虛置閘極72且沒有或幾乎沒有蝕刻第一ILD88或閘極間隔物86的反應氣體。各個凹槽90露出及/或上覆（overlie）各個鰭片52的通道區58 。各個通道區58設置於相鄰的對的磊晶源極/汲極區82之間。在移除時，虛置閘極層60可以在虛置閘極72被移除時用作蝕刻停止層。在虛置閘極72的移除後，虛置介電層60可以接著被可選地移除。
在第20A及20B圖中，形成用於替換閘極（replacement gates）的閘極介電層92及閘極電極94。第20C圖繪示了第20B圖的區域89的詳細視圖。閘極介電層92為沉積於凹槽90中的一或多個膜層，例如沉積於鰭片52的頂表面及側壁上以及閘極密封間隔物80/閘極間隔物86的側壁上。閘極介電層92也可以形成於第一ILD88的頂表面上。在一些實施例中，閘極介電層92包括一或多個介電層，例如一或多個膜層之氧化矽、氮化矽、金屬氧化物、金屬矽酸鹽等。舉例而言，在一些實施例中，閘極介電層92包括由熱氧化或化學氧化所形成之氧化矽的界面層，且包括上方的高k介電材料，例如鉿、鋁、鋯、鑭、錳、鋇、鈦、鉛、及前述之組合的金屬氧化物或矽酸鹽。閘極介電層92可以包括具有大於約7.0的k值的介電層。閘極介電層92的形成方法可以包括分子束沉積（Molecular-Beam Deposition，MBE）、ALD、PECVD等。在部分的虛置閘極介電質60留在凹槽90中的實施例中，閘極介電層92包括虛置閘極介電質60（例如，SiO2 ）。
閘極電極94分別沉積於閘極介電層92上，且填充剩下的部份的凹槽90。閘極電極94可以包括含金屬的材料，例如氮化鈦、氧化鈦、氮化鉭、碳化鉭、鈷、釕、鋁、鎢、前述之組合、或前述之多層。舉例而言，雖然在第20B圖中繪示了單一膜層的閘極電極94，如第20C圖所繪示，閘極電極94可以包括任何數目的襯層94A、任何數目的功函數調整層94B、及填充材料94C。在填充凹槽90後，可以進行例如CMP的平坦化製程以移除過量的部分的閘極介電層92以及閘極電極94的材料，其中過量的部分位於第一ILD88的頂表面上。留下的部分的材料之閘極電極94和閘極介電層92因此形成所得的FinFET的替換閘極。閘極電極94及閘極介電層92可以被合稱為「閘極堆疊」。閘極和閘極堆疊可以沿著鰭片52的通道區58的側壁延伸。
閘極介電層92在n型區50N中以及在p型區50P中的形成可以同時發生，使得在各個區域中的閘極介電層92是由相同的材料所形成，且閘極電極94的形成可以同時發生，使得在各個區域中的閘極電極94是由相同的材料所形成。在一些實施例中，在各個區域中的閘極介電層92可以由不同的製程所形成，使得閘極介電層92可以是不同的材料，及/或在各個區域中的閘極電極94可以由不同的製程所形成，使得閘極電極94可以是不同的材料。可以使用各種遮蔽步驟以在利用不同的製程時遮蔽並露出適當的區域。
在第21A及21B圖中，閘極遮罩96形成於閘極堆疊（包括閘極介電層92及對應的閘極電極94）上，且閘極遮罩可以被設置於閘極間隔物86的相對的部分之間。在一些實施例中，形成閘極遮罩96包括凹蝕閘極堆疊，使得凹槽直接形成於閘極堆疊上以及閘極間隔物86的相對的部分之間。包括一或多層的介電材料，例如氮化矽、氮氧化矽等的閘極遮罩96填充於凹槽中，接著進行平坦化製程以移除延伸於第一ILD88上之過量的部分的介電材料。
也繪示於第21A及21B圖中，第二ILD108沉積於第一ILD88上。在一些實施例中，第二ILD108是藉由流動式CVD方法形成的流動式（flowable）薄膜。在一些實施例中，第二ILD108是由介電材料所形成，例如PSG、BSG、BPSG、USG等，且可以是藉由任何適合的方法所沉積，例如CVD及PECVD。後續形成的閘極接數件110（第22A及22B圖）穿透第二ILD108和閘極遮罩96以接觸凹蝕的閘極電極94的頂表面。
在第22A及22B圖中，根據一些實施例，閘極接觸件110和源極/汲極接觸件（接觸插塞）112是形成為穿過第二ILD108及第一ILD88。用於源極/汲極接觸件112的開口是形成為穿過第一ILD88及第二ILD108，且用於閘極接觸件110的開口是形成為穿過第二ILD108及閘極遮罩96。可以利用可接受的光微影及蝕刻技術形成開口。可以將例如擴散阻障層、黏著層等的襯層（未顯示）以及導電材料形成於開口中。襯層可以包括鈦、氮化鈦、鉭、氮化鉭等。導電材料可以是銅、銅合金、銀、金、鎢、鈷、鋁、鎳等。可以進行例如CMP的平坦化製程以從第二ILD108的表面移除過量的材料。留下的襯層及導電材料在開口中形成源極/汲極接觸件112和閘極接觸件110。可以進行退火製程以在磊晶源極/汲極區82/84與源極/汲極接觸件112之間的界面形成矽化物114。源極/汲極接觸件112實體且電性耦合至磊晶源極/汲極區82/84，且閘極接觸件110實體且電性耦合至閘極電極94。在一些實施例中，源極/汲極接觸件112可以延伸至磊晶源極/汲極區82/84中，如第22B圖所示。源極/汲極接觸件112和閘極接觸件110可以在不同的製程中形成，或可以在相同的製程中形成。雖然是在相同的剖面中形成，應當理解的是，各個源極/汲極接觸件112和閘極接觸件110可以形成於不同的剖面中，其可以避免接觸件的短路。
如以上所討論，磷摻雜的第二磊晶層82B可以具有比砷摻雜的第一磊晶層82A的更小的電阻。因此，形成只實體且電性耦合至第二磊晶層82B的源極/汲極接觸件112能夠降低源極/汲極接觸件112與磊晶源極/汲極區82之間的接面的電阻。舉例而言，在一些實施例中，源極/汲極接觸件112可以被形成為具有寬度W2，其中寬度W2約等於或小於第二磊晶層82B的上寬度W1。在一些實施例中，第二磊晶層82B可以具有約15nm及約50nm之間的上寬度W1，或源極/汲極接觸件112可以具有約6nm及約40nm之間的寬度W2。在一些實施例中，源極/汲極接觸件112可以具有寬度W2，其為第二磊晶層82B的上寬度W1的約40%及約100%之間。這些僅為範例，也可以使用其他寬度。
在此討論的各種實施例具有優勢。藉由在n型FinFET中形成有砷摻雜磊晶層的磊晶源極/汲極區，能夠降低摻質往通道區的擴散。砷摻雜磊晶層也能夠在磊晶源極/汲極區與通道區之間允許較短的摻雜過渡，藉此能夠減少DIBL且改良效能。此外，薄的砷摻雜磊晶層能夠提供這些優勢而不顯著增加磊晶源極/汲極區的電阻。
根據一個實施例，一種半導體裝置包括：鰭片，延伸自基板；閘極堆疊，位於鰭片的側壁上且沿著鰭片的側壁；閘極間隔物，沿著閘極堆疊的側壁；磊晶源極/汲極區，位於鰭片中且鄰近閘極間隔物，磊晶源極/汲極區包括：第一磊晶層，位於鰭片上，第一磊晶層包括矽及砷；以及第二磊晶層，位於第一磊晶層上，第二磊晶層包括矽及磷，第一磊晶層將第二磊晶層與鰭片分隔；以及接觸插塞，位於第二磊晶層上。在一個實施例中，第一磊晶層沿著第二磊晶層的側壁延伸。在一個實施例中，鰭片的頂表面與第二磊晶層的底表面之間的垂直距離在20nm至100nm的範圍內。在一個實施例中，第二磊晶層的側壁上的第一磊晶層的厚度在1nm至6nm的範圍內。在一個實施例中，第一磊晶層的厚度是在鰭片的頂表面與第二磊晶層的底表面之間的中點測量。在一個實施例中，第二磊晶層具有第一橫向寬度，且其中接觸插塞具有小於第一橫向寬度的第二橫向寬度。在一個實施例中，接觸插塞與第一磊晶層橫向分隔。在一個實施例中，半導體裝置包括矽化物，其位於接觸插塞與第二磊晶層之間。在一個實施例中，第一磊晶層中的砷的濃度小於第二磊晶層中的磷的濃度。
根據一個實施例，一種半導體裝置包括：鰭片，位於半導體基板上，鰭片包括通道區；隔離區，包圍鰭片；閘極結構，在鰭片的通道區上以及沿著鰭片的側壁延伸；以及源極/汲極區，鄰近通道區，源極/汲極區包括：第一磊晶區，鄰近通道區，其中第一磊晶區是以第一n型摻質摻雜；以及第二磊晶區，位於第一磊晶區上，其中第二磊晶區是以不同於第一n型摻質的第二n型摻質摻雜。在一個實施例中，第一磊晶區具有小於6nm的厚度。在一個實施例中，第一n型摻質為砷，且其中第一n型摻質的濃度在1E20cm-3 至2E21cm-3 的範圍內。在一個實施例中，第二n型摻質為磷，且其中第二n型摻質的濃度在5E20cm-3 至5E21cm-3 的範圍內。在一個實施例中，源極/汲極區具有在7nm與15nm之間的摻雜過渡長度，其中摻雜過渡長度是定義為從源極/汲極區與通道區之間的界面到總摻質濃度低於1E1018 原子/cm3 的位置的距離。在一個實施例中，第一磊晶區具有大於第二磊晶區的電阻。在一個實施例中，部分的第一磊晶區沒有第二n型摻質。
根據一個實施例，一種半導體裝置的製造方法包括：在鰭片的側壁上且沿著鰭片的側壁沉積虛置閘極，鰭片從基板往上延伸；沿著虛置閘極的側壁形成閘極間隔物；在鄰近閘極間隔物的鰭片中形成凹槽；以及在凹槽中形成源極/汲極區，源極/汲極區的形成包括：磊晶成長第一摻雜矽層，第一摻雜矽層襯於凹槽，其中第一摻雜矽層是以砷摻雜；以及磊晶成長第二摻雜矽層於第一摻雜矽層上，其中第二摻雜矽層是以磷摻雜。在一個實施例中，磊晶成長第一摻雜矽層包括利用第一化學氣相沉積（CVD）製程，且其中磊晶成長第二摻雜矽層包括利用第二CVD製程。在一個實施例中，第一摻雜矽層係磊晶成長至1nm到6nm的厚度。在一個實施例中，半導體裝置的製造方法包括形成導電部件於第二摻雜矽層上，且其中部分的第二摻雜矽層沒有砷。
所揭露的FinFET實施例也可以應用於奈米結構裝置，例如奈米結構（例如，奈米片、奈米線、全繞式閘極等）場效電晶體（NSFETs）。在一個NSFET的實施例中，鰭片是用以圖案化通道層與犧牲層之交替的膜層堆疊形成的奈米結構來替換。虛置閘極堆疊及源極/汲極區是以與上述實施例類似的方式所形成。在移除虛置閘極堆疊後，犧牲層可以自通道區中被部分或完全移除。替換閘極結構是以與上述實施例類似的方式所形成，替換閘極結構可以部分或完全填充移除犧牲層所留下的開口，且替換閘極結構可以在NSFET裝置的通道區中部分或完全包圍通道層。連接至替換閘極結構和源極/汲極區的ILD和接觸件可以以與上述實施例類似的方式來形成。奈米結構裝置可以形成為如美國專利申請出版No. 2016/0365414所揭露，上述專利整體透過引用包含於此。
以上概述數個實施例之部件，以便在本發明所屬技術領域中具有通常知識者可更易理解本發明實施例的觀點。在本發明所屬技術領域中具有通常知識者應理解，他們能以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應理解到，此類等效的製程和結構並無悖離本發明的精神與範圍，且他們能在不違背後附之請求項之精神和範圍之下，做各式各樣的改變、取代和替換。
50:基板 51:分界符號 50N:n型區 50P:p型區 52:鰭片 54:絕緣材料 56:淺溝槽隔離區（STI區） 58:通道區 60:虛置介電層 62:虛置閘極層 64:遮罩層 72:虛置閘極 74:遮罩 80:閘極密封間隔物 81,90:凹槽 82,84:磊晶源極/汲極區 82A:第一磊晶層 82B:第二磊晶層 86:閘極間隔物 87:接觸蝕刻停止層（CESL） 88:第一層間介電質（第一ILD） 89:區域 92:閘極介電層 94:閘極電極 94A:襯層 94B:功函數調整層 94C:填充材料 96:閘極遮罩 108:第二ILD 110:閘極接觸件 112:源極/汲極接觸件 114:矽化物 A-A,B-B,C-C:剖面 H1:垂直深度 H2:距離 L-As,L-P:摻雜過渡長度 T1:側壁厚度 T2:底厚度 T3:頂厚度 W1,W2:寬度
以下將配合所附圖式詳述本發明實施例。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用以說明例示。事實上，可任意地放大或縮小元件的尺寸，以清楚地表現出本發明實施例的特徵。 第1圖根據一些實施例以三維視圖繪示了FinFET的範例。 第2、3、4、5、6、7、8A、8B、9A、9B、10、11、及12圖為根據一些實施例之FinFET的製造中的中間階段的剖面圖。 第13圖為根據一些實施例之FinFET的磊晶源極/汲極區的摻質輪廓（dopant profile）的圖示。 第14圖為根據一些實施例之FinFET的磊晶源極/汲極區的範例摻質輪廓的圖示。 第15圖為根據一些實施例之FinFET的磊晶源極/汲極區的電阻的圖示。 第16A、16B、17A、17B、18A、18B、19A、19B、20A、20B、20C、21A、21B、22A、及22B圖為根據一些實施例之FinFET的製造中的中間階段的剖面圖。
50:基板
52:鰭片
58:通道區
82:磊晶源極/汲極區
82A:第一磊晶層
82B:第二磊晶層
88:第一層間介電質(第一ILD)
108:第二ILD
110:閘極接觸件
112:源極/汲極接觸件
114:矽化物
W1,W2:寬度

Claims (1)

  1. 一種半導體裝置，包括： 一鰭片，延伸自一基板； 一閘極堆疊，位於該鰭片的側壁上且沿著該鰭片的側壁； 一閘極間隔物，沿著該閘極堆疊的側壁； 一磊晶源極/汲極區，位於該鰭片中且鄰近該閘極間隔物，該磊晶源極/汲極區包括： 一第一磊晶層，位於該鰭片上，該第一磊晶層包括矽及砷；以及 一第二磊晶層，位於該第一磊晶層上，該第二磊晶層包括矽及磷，該第一磊晶層將該第二磊晶層與該鰭片分隔；以及 一接觸插塞，位於該第二磊晶層上。
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