KR20220030455A - 반도체 장치 - Google Patents

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김완돈
김근우
이헌복
김태곤
이한기
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Abstract

본 발명의 일 실시예는, 기판 상에서 상기 기판의 상면에 평행한 제1 방향으로 연장된 핀형 활성 영역; 상기 핀형 활성 영역 상에서 상기 기판의 상기 상면에 평행하고 상기 제1 방향과 다른 제2 방향으로 연장된 게이트 구조물; 상기 게이트 구조물의 일 측에서 상기 핀형 활성 영역에 배치된 소스/드레인 영역; 상기 게이트 구조물 및 상기 소스/드레인 영역을 덮는 절연부; 및 상기 절연부를 관통하며, 상기 소스/드레인 영역과 상기 게이트 구조물에 각각 연결된 제1 및 제2 콘택 구조물들을 포함하며, 상기 제1 및 제2 콘택 구조물들 중 적어도 하나의 콘택 구조물은, 상기 게이트 구조물 및 상기 소스/드레인 영역 중 적어도 하나 상에 배치되며, 제1 그레인 사이즈를 갖는 하부 영역과, 상기 제1 그레인 사이즈와 다른 그레인 사이즈를 갖거나 비정질인 상부 영역을 포함하는 시드층과, 상기 시드층의 상부 영역 상에 배치되며, 제2 그레인 사이즈를 갖는 콘택 플러그를 포함하는 반도체 장치를 제공한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것이다.
반도체 장치는 다양한 트랜지스터들로 구성된 집적회로를 포함한다. 이러한 반도체 소자의 고집적화에 따라 트랜지스터들의 크기 축소(scale down)도 점점 가속화되고 이에 따라 콘택의 임계 크기(Critical Dimension: CD)도 감소되고 있다. 콘택의 임계 크기의 감소로 인해 콘택 저항이 증가하고 다양한 불량이 야기될 수 있다. 반도체 소자의 고집적화에 따른 한계를 극복하면서 보다 우수한 성능을 갖는 반도체 장치를 제조하기 위한 다양한 방안이 연구되고 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제들 중 하나는, 신뢰성이 우수한 반도체 장치를 제공하는데 있다.
본 발명의 일 실시예는, 기판 상에서 상기 기판의 상면에 평행한 제1 방향으로 연장된 핀형 활성 영역; 상기 핀형 활성 영역 상에서 상기 기판의 상기 상면에 평행하고 상기 제1 방향과 다른 제2 방향으로 연장된 게이트 구조물; 상기 게이트 구조물의 일 측에서 상기 핀형 활성 영역에 배치된 소스/드레인 영역; 상기 게이트 구조물 및 상기 소스/드레인 영역을 덮는 절연부; 및 상기 절연부를 관통하며, 상기 소스/드레인 영역과 상기 게이트 구조물에 각각 연결된 제1 및 제2 콘택 구조물들을 포함하며, 상기 제1 및 제2 콘택 구조물들 중 적어도 하나의 콘택 구조물은, 상기 게이트 구조물 및 상기 소스/드레인 영역 중 적어도 하나 상에 배치되며, 제1 그레인 사이즈를 갖는 하부 영역과, 상기 제1 그레인 사이즈와 다른 그레인 사이즈를 갖거나 비정질인 상부 영역을 포함하는 시드층과, 상기 시드층의 상부 영역 상에 배치되며, 제2 그레인 사이즈를 갖는 콘택 플러그를 포함하는 반도체 장치를 제공한다.
본 발명의 일 실시예는, 콘택 영역을 갖는 기판; 상기 기판 상에 배치되며, 상기 콘택 영역에 연결된 제1 콘택 홀을 갖는 제1 절연층; 상기 제1 콘택 홀 내에서 상기 콘택 영역 상에 배치된 제1 다결정성 도전 물질을 포함하며, 제1 그레인 사이즈를 갖는 하부 영역과, 상기 제1 그레인 사이즈보다 큰 그레인 사이즈를 갖는 상부 영역을 갖는 시드층; 상기 시드층 상에서 상기 제1 콘택 홀에 충전하며 제2 그레인 사이즈를 갖는 제2 다결정성 도전 물질을 포함하며, 상기 제2 그레인 사이즈와 다른 그레인 사이즈를 갖거나 비정질인 그레인 조정 영역을 갖는 제1 콘택 비아; 상기 제1 절연층 상에 배치되며, 상기 그레인 조정 영역이 연결되는 제2 콘택 홀을 갖는 제2 절연층; 및 상기 제2 콘택 홀 내에 상기 그레인 조정 영역 상에 배치되며, 상기 제2 콘택 홀에 충전된 제2 콘택 비아;를 포함하는 반도체 장치를 제공한다.
본 발명의 일 실시예는, 콘택 영역을 갖는 기판; 상기 기판 상에 배치되며, 상기 콘택 영역에 연결된 제1 콘택 홀을 갖는 제1 절연층; 상기 제1 콘택 홀 내에서 상기 콘택 영역 상에 배치된 제1 다결정성 도전 물질을 포함하며, 제1 그레인 사이즈를 갖는 하부 영역과, 제1 그레인 사이즈보다 작거나 비정질인 상부 영역을 갖는 시드층; 상기 시드층 상에서 상기 제1 콘택 홀에 충전하며 제2 그레인 사이즈를 갖는 제2 다결정성 도전 물질을 포함하며, 상기 제2 그레인 사이즈와 큰 그레인 사이즈를 갖는 그레인 조정 영역을 갖는 제1 콘택 비아; 상기 제1 절연층 상에 배치되며, 상기 그레인 조정 영역에 연결되는 제2 콘택 홀을 갖는 제2 절연층; 및 상기 제2 콘택 홀 내에 상기 그레인 조정 영역 상에 배치되며, 상기 제2 콘택 홀에 충전된 제2 콘택 비아;를 포함하는 반도체 장치를 제공한다.
증착 표면인 시드층 또는 다른 콘택 금속에 이온 주입 공정을 적용함으로써 그레인 사이즈를 변경(증가 또는 감소)시킬 수 있다. 그레인 사이즈를 변경함으로써 후속 증착되는 콘택 금속의 그레인 사이즈를 증가시켜 저저항 콘택 구조를 제공할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 평면도이다.
도 2a 내지 도 2c는 각각 도 1에 도시된 반도체 장치를 Ⅰ1-Ⅰ1', Ⅰ2-Ⅰ2' 및 Ⅱ-Ⅱ'선으로 절개하여 본 단면도들이다.
도 3 및 도 4는 각각 도 2a 및 도 2b에 도시된 반도체 장치의 "A1" 부분 및 "A2" 부분을 나타내는 확대도들이다.
도 5a 내지 도 5e는 본 개시의 일 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 주요 공정별 단면도들이다.
도 6a 및 도 6b는 본 개시의 일 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 주요 공정별 단면도들이다.
도 7 및 도 8은 본 발명의 다양한 실시예에 따른 반도체 장치에 채용가능한 콘택 구조물의 단면들도이다.
도 9는 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 단면도들이다.
도 10은 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 단면도들이다.
도 11은 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 구체적인 실시예를 상세히 설명하기로 한다.
도 1은 본 개시의 일 실시예들 따른 반도체 장치의 주요 구성을 도시한 평면도이며, 도 2a 내지 도 2c는 각각 도 1에 도시된 반도체 장치를 Ⅰ1-Ⅰ1', Ⅰ2-Ⅰ2' 및 Ⅱ-Ⅱ'선으로 절개하여 본 단면도들이다.
도 1 및 도 2a 내지 도 2c를 참조하면, 본 실시예에 따른 반도체 장치(100)는, 기판(101) 상에서 상기 기판(101)의 상면에 평행한 제1 방향(도 1의 X 방향)으로 연장된 핀형 활성 영역(105)과, 상기 핀형 활성 영역(105) 상에서 상기 제1 방향(X 방향)과 다른 제2 방향(도 1의 Y 방향)으로 연장된 게이트 구조물(GS)을 포함한다.
상기 기판(101)은 Si 또는 Ge와 같은 Ⅳ족 반도체, SiGe 또는 SiC와 같은 Ⅳ-Ⅳ족 화합물 반도체, 또는 GaAs, InAs, 또는 InP와 같은 Ⅲ-Ⅴ족 화합물 반도체를 포함할 수 있다. 상기 기판(101)은 활성 영역(AR)을 포함한다. 상기 활성 영역(AR)은 불순물이 도핑된 웰(well) 또는 불순물이 도핑된 구조물과 같은 도전 영역일 수 있다. 예를 들어, 상기 활성 영역(AR)은 PMOS 트랜지스터를 위한 N형 웰 또는 NMOS 트랜지스터를 위한 P형 웰일 수 있다.
상기 활성 영역(AR) 상면에는 핀형 활성 영역(105)이 배치될 수 있다. 본 실시예에 채용된 핀형 활성 영역(105)은 상기 활성 영역(AR)의 상면으로부터 상기 제1 및 제2 방향과 수직인 제3 방향(도 1의 Z 방향)으로 돌출된 구조를 가지며, 본 명세서에서 이를 "활성 핀(active fin)"이라고도 한다.
본 실시예에서, 상기 활성 핀(105)은 3개씩 형성된 것으로 예시되어 있으나, 이에 한정되지 않으며, 단수 또는 다른 복수 개로 형성될 수 있다. 도 1에 도시된 바와 같이, 3개의 활성 핀(105)은 상기 활성 영역(AR)에서 상기 제2 방향으로 나란히 배열되며, 각각 상기 제1 방향(X 방향)으로 연장될 수 있다. 상기 활성 핀(105)은 트랜지스터의 활성 영역으로 제공될 수 있다.
소자 분리막(device isolation film: 107)은 활성 영역(AR)과 활성 핀(105)을 정의한다. 예를 들어, 소자 분리막(107)은 실리콘 산화물과 같은 절연성 물질을 포함할 수 있다. 상기 소자 분리 영역(107)은 상기 활성 영역(AR)을 정의하는 제1 분리 영역(107a)과, 상기 활성 핀(105)을 정의하는 제2 분리 영역(107b)을 포함할 수 있다. 상기 제1 분리 영역(107a)은 상기 제2 분리 영역(107b)보다 깊은 바닥면을 가질 수 있다. 예를 들어, 상기 제1 분리 영역(107a)은 깊은 트렌치 아이솔레이션(deep trench isolation: DTI)이라고도 하며, 상기 제2 분리 영역(107b)은 얕은 트렌치 아이솔레이션(shallow trench isolation: STI)이라고도 한다. 상기 제2 분리 영역(107b)은 활성 영역(AR) 상에 배치될 수 있다. 앞서 설명한 바와 같이, 상기 활성 핀(105)은 상기 제2 분리 영역(107b)을 관통하면서, 그 일부가 상기 제2 분리 영역(107b)의 상면으로부터 돌출될 수 있다.
상기 게이트 구조물(GS)은 도 1에 도시된 바와 같이, 상기 제1 방향(X 방향)에 교차하는 제2 방향(Y 방향)으로 연장되는 라인 구조를 가질 수 있다. 상기 게이트 구조물(GS)은 상기 활성 핀(105)의 일 영역과 중첩될 수 있다.
상기 게이트 구조물(GS)은 게이트 스페이서들(141)과, 상기 게이트 스페이서들(141) 사이에 순차적으로 배치된 게이트 절연막(142) 및 게이트 전극(145)과, 상기 게이트 전극(145) 상에 배치된 게이트 캡핑(capping)층(147)을 포함할 수 있다.
상기 게이트 전극(145)은 도핑된 폴리실리콘, 금속, 도전성 금속 질화물, 도전성 금속 탄화물, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 게이트 전극(145)은 Al, Cu, Ti, Ta, W, Mo, TaN, NiSi, CoSi, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 일부 실시예에서, 게이트 전극(145)은 일함수 금속 함유층 및 갭필 금속막을 포함할 수 있다. 상기 일함수 금속 함유층은 Ti, W, Ru, Nb, Mo, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er, 및 Pd 중에서 선택되는 적어도 하나의 금속을 포함할 수 있다. 상기 갭필 금속막은 W 막 또는 Al 막으로 이루어질 수 있다. 일부 실시예에서, 게이트 전극(145)은 TiAlC/TiN/W의 적층 구조, TiN/TaN/TiAlC/TiN/W의 적층 구조, 또는 TiN/TaN/TiN/TiAlC/TiN/W의 적층 구조를 포함할 수 있으나, 이에 한정되는 것은 아니다.
상기 게이트 절연층(142)은 게이트 전극(145)의 바닥면과 측벽 상에 배치되며, 상기 게이트 전극(145)의 바닥면을 따라 제2 방향(도 1의 Y 방향)으로 연장될 수 있다. 상기 게이트 절연층(142)은 게이트 전극(145)과 활성 핀(105)과의 사이 및 게이트 전극(145)과 소자 분리막(107)의 상면과의 사이에 개재될 수 있다. 예를 들어, 게이트 절연층(142)은 실리콘 산화막, 실리콘 산질화막, 실리콘 산화막보다 높은 유전 상수를 가지는 고유전막, 또는 이들의 조합으로 이루어질 수 있다. 상기 고유전막은 금속 산화물 또는 금속 산화질화물로 이루어질 수 있다. 예를 들면, 게이트 절연층(142)으로서 사용 가능한 고유전막은 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, ZrO2, Al2O3, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
상기 게이트 전극(145) 상에는 게이트 캡핑층(147)이 배치될 수 있다. 게이트 캡핑층(147)은 게이트 전극(145)의 상면을 덮으며 제2 방향(도 1의 Y 방향)을 따라 연장될 수 있다. 예를 들어, 게이트 캡핑층(147)은 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다. 게이트 전극(145)의 양 측벽 및 게이트 캡핑층(147)의 양 측벽 상에는 게이트 스페이서(141)가 배치될 수 있다. 게이트 스페이서(141)는 게이트 전극(145)의 양 측벽 상에서 게이트 전극(145)의 연장 방향을 따라 연장될 수 있고, 게이트 전극(145)과 게이트 스페이서(141) 사이에는 게이트 절연층(142)이 개재될 수 있다. 예를 들어, 게이트 스페이서(141)는 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 실리콘 탄화질화물(SiCxNy), 실리콘 산화탄화질화물(SiOxCyNz), 또는 그들의 조합을 포함할 수 있다. 일부 실시예에서, 게이트 스페이서(141)는 서로 다른 물질로 이루어진 복수의 층들을 포함할 수 있다. 도 2a 및 도 2b에는 게이트 스페이서(141)가 단일의 층으로 구성된 것이 예시적으로 도시되었으나, 이와는 달리, 게이트 스페이서(141)는 게이트 전극(145)의 측벽 상에 순차적으로 적층되며 서로 다른 유전율을 갖는 복수의 스페이서층을 포함할 수 있다.
본 실시예에 따른 반도체 장치(100)는 상기 게이트 구조물(GS)의 양측에 위치한 활성 핀(105)의 일부 영역에 배치된 소스/드레인 영역(110)을 포함할 수 있다.
상기 소스/드레인 영역(110)은 상기 활성 핀(105)의 일부 영역에 리세스를 형성하고, 리세스에 선택적 에피택셜 성장(selective epitaxial growth; SEG)하는 것을 포함할 수 있다. 상기 소스/드레인 영역(110)은 Si, SiGe 또는 Ge을 포함할 수 있으며, N형 또는 P형 트랜지스터에 따라, 상기 소스/드레인 영역(110)은 다른 물질 또는 다른 형상을 가질 수 있다. 예를 들어, PMOS 트랜지스터인 경우, 소스/드레인 영역(110)은 실리콘-게르마늄(SiGe)을 포함할 수 있으며, P형 불순물(예, 붕소(B), 인듐(In), 갈륨(Ga))로 도핑될 수 있다. 상기 소스/드레인 영역(110)의 단면(Y-Z 단면, 도 2c 참조)은 오각형상일 수 있다. NMOS 트랜지스터인 경우, 소스/드레인 영역(110)은 실리콘을 포함하며, N형 불순물(예, 인(P), 질소(N), 비소(As), 안티몬(Sb))로 도핑될 수 있다. 상기 소스/드레인 영역(110)의 단면(Y-Z 단면)은 육각형상 또는 완만한 각을 갖는 다각형일 수 있다. 이와 같이, 소스/드레인 영역(110)은 활성 핀(105) 및 게이트 구조물(GS)과 함께 핀펫(Fin-FET)과 같은 3차원 반도체 소자를 구성할 수 있다.
본 실시예에 따른 반도체 장치(100)는 절연부(160)를 관통하며 상기 소스/드레인 영역(110)에 연결된 제1 콘택 구조물(CS1)과, 절연부(160)를 관통하며 게이트 구조물(GS)의 게이트 전극(145)에 연결된 제2 콘택 구조물(CS2)을 포함할 수 있다.
상기 절연부(160)는 소스/드레인 영역(110) 상에 순차적으로 배치된 게이트간 절연막(161)과 캡핑 절연막(162)을 포함할 수 있다. 상기 게이트간 절연막(161)은 인접한 게이트 구조물(GS) 사이에 배치되며 소스/드레인 영역(110) 및 소자 분리막(107)을 덮을 수 있다. 게이트간 절연막(161)은 게이트 스페이서(141) 및 게이트 캡핑층(147)의 상면들과 실질적으로 평탄한(coplanar) 상면을 가질 수 있다. 예를 들어, 게이트간 절연막(161) 및 상기 캡핑 절연막(162) 중 적어도 하나는 실리콘 질화물, 실리콘 산화물 또는 실리콘 산질화물을 포함할 수 있다. 일부 실시예에서, 상기 게이트간 절연막(161)은 TEOS, USG, PSG, BSG, BPSG, FSG, SOG, TOSZ 또는 그 조합일 수 있다. 상기 게이트간 절연막(161)은 화학 기상 증착(CVD) 또는 스핀 코팅 공정을 이용하여 형성될 수 있다.
본 실시예에서, 상기 제1 및 제2 콘택 구조물(CS1,CS2) 각각은 시드층(182)과 상기 시드층(182) 상에 배치된 콘택 플러그(185)를 포함할 수 있다. 상기 시드층(182)은 게이트 전극(145) 및 소스/드레인 영역(110) 상에 각각 배치될 수 있다.
본 실시예에 채용된 시드층(182)은 다결정성 도전성 물질을 포함하며, 그레인 사이즈가 다른 하부 영역(182a)과 상부 영역(182b)을 가질 수 있다. 콘택 플러그(185)를 위한 증착 표면을 제공하는 시드층(182)의 상부 영역(182b)에서 그레인 사이즈를 변경하고 콘택 플러그(185)로서 적절히 선택된 금속을 증착함으로써, 그레인 사이즈를 증가시켜 저저항 콘택 구조물을 구현할 수 있다. 추가적으로, 도전성 비아(VM)가 형성될 콘택 플러그(185)의 상면 영역에도 그레인 사이즈를 조정하고, 배선 라인(190)으로서 적절한 금속을 선택하여 증착함으로써 역시 저저항 배선 라인을 구현할 수 있다.
추가적으로, 상기 반도체 장치(100)는 제1 및 제2 콘택 구조물(CS1,CS2) 상에는 상기 제1 및 제2 콘택 구조물(CS1,CS2)와 연결된 배선 라인(190)을 포함할 수 있다. 이러한 배선 라인(190)은 BEOL(Back End Of Line)과 같은 배선의 일부를 포함할 수 있다.
상기 절연부(160) 상에 제1 및 제2 층간 절연층(172,173)이 배치될 수 있다. 절연부(160)(특히, 캡핑 절연층(162))과 제1 층간 절연층(172) 사이에 식각 정지막(171)이 배치될 수 있다. 예를 들어, 식각 정지막(171)은, 실리콘 질화물, 실리콘 탄질화물, 알루미늄 질화물 또는 알루미늄 산화물을 포함할 수 있다. 예를 들어, 제1 및 제2 층간 절연층(172,173)은, 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다.
본 실시예에 따른 배선 라인(190)은 제1 방향(도 1의 X 방향)으로 연장된 금속 라인들(ML)과, 제1 및 제2 콘택 구조물(CS1,CS2)과 금속 라인들(ML) 사이에 배치된 콘택 비아들(VM)을 포함할 수 있다.
이하, 도 3 및 도 4를 참조하여, 제1 및 제2 콘택 구조물(CS1,CS2) 및 배선 라인(190)(특히, 콘택 비아(VM))의 스택에서 저저항 콘택 구조물을 형성하는 방안을 상세히 설명한다.
도 3은 도 2a에 도시된 반도체 장치의 "A1" 부분을 나타내는 확대도이다.
도 3을 참조하면, 소스/드레인 영역(110) 상에 금속 실리사이드막(120)을 배치될 수 있다. 소스/드레인 영역(110)의 리세스된 영역(110R)을 따라 금속 실리사이드막(120)이 배치될 수 있다. 상기 금속 실리사이드막(120)은 결정성 실리사이드막일 수 있다. 예를 들어, 상기 금속 실리사이드막(120)은 Ti, W, Ru, Nb, Mo, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er, Pd, 또는 이들의 조합을 함유한 실리사이드막일 수 있다. 일부 실시예에서, 상기 금속 실리사이드막(120)은 CoSi, NiSi, 또는 TiSi을 포함할 수 있다.
본 실시예에 채용된 시드층(182)은 앞서 설명한 바와 같이, 상부 및 하부 영역이 다른 그레인 조건을 갖는 다결정성 도전성 물질을 포함할 수 있다. 상기 시드층(182)의 하부 영역(182b)은 제1 그레인(G1)를 갖는 다결정 영역을 가지며, 상기 시드층(182)의 상부 영역(182b)은 상기 제1 그레인(G1)의 사이즈보다 작은 사이즈의 그레인(G1')를 갖는 다결정 구조를 갖거나 비정질 또는 유사 비정질(amorphous)(AP)일 수 있다. 상기 시드층(182) 성장시에 얻어진 제1 그레인(G1)은 이온 주입 공정에 의해 상부 영역(182b)에서는 사이즈가 감소된 그레인(G1') 또는 거의 비정질(AP)로 변경시킬 수 있다. 반면에, 시드층(182)의 하부 영역(182a)에서는 이온 주입에 영향을 받지 않고 제1 그레인(G1)이 원래 사이즈로 유지될 수 있다.
본 실시예에서, 감소된 사이즈의 그레인(G1') 또는 비정질(AP)로 변경된 시드층(182)의 상부 영역(182b) 상에 콘택 플러그(185)로 적절한 금속을 증착함으로써, 콘택 플러그(185)을 충분한 사이즈의 제2 그레인(G2)을 갖도록 형성할 수 있다. 상대적으로 큰 사이즈의 제2 그레인(G2)으로 인해 평균 자유 경로(mean free path)가 감소되어 저저항 콘택 플러그(185)를 제공할 수 있다. 예를 들어, 콘택 플러그(185)의 그레인(G2)은 7㎚ 이상, 나아가 10㎚ 이상일 수 있다. 예를 들어 콘택 플러그(185)가 몰리브덴인 경우에, 그레인 사이즈의 증가에 따라 콘택 플러그(185)의 비저항은 50 μΩ·㎝ 이하, 나아가 10 μΩ·㎝ 이하까지 구현할 수 있다.
도 3에 도시된 바와 같이, 시드층(182)의 상부 영역(182b)이 하부 영역(182a)보다 작은 사이즈의 그레인(G1'0)을 갖거나 비정질인(AP) 경우에는 콘택 플러그(185)는 상대적으로 큰 사이즈의 제2 그레인(G2)을 갖도록 형성될 수 있다. 예를 들어, 상기 시드층(182)은, 티타늄 질화물(TiN), 탄탈 질화물(TaN), 티타늄 실리콘 질화물(TiSiN), 텅스텐 탄질화물(WCN), 또는 텅스텐 질화물(WN)을 포함할 수 있으며, 상기 콘택 플러그(185)는, 몰리브덴(Mo), 루테늄(Ru), 텅스텐(W), 또는 코발트(Co)을 포함할 수 있다. 특정 실시예에서, 상기 시드층(182)은 티타늄 실리콘 질화물(TiSiN)을 포함할 수 있으며, 상기 콘택 플러그(185)는 텅스텐(W)을 포함할 수 있다.
본 실시예에 채용된 시드층(182)은 제1 콘택 구조물(CS1)을 위한 제1 콘택 홀(CH1)의 바닥에는 배치될 수 있다. 상기 제1 콘택 홀(CH1)에는 배리어막 없이 콘택 플러그(185)가 제공될 수 있다. 상기 콘택 플러그(185)의 측벽은 상기 절연부(160)와 직접 접촉할 수 있다. 상대적으로 저항이 큰 배리어막을 생략함으로써 콘택 플러그(185)와 금속 실리사이드막(120) 사이의 콘택 저항을 낮출 뿐만 아니라, 제1 콘택 구조물(CS1)의 사이즈(특히, 폭)을 감소시킬 수 있다.
이에 한정되지는 않으나, 제1 콘택 구조물(CS1)의 바닥 폭(W)은 20㎚ 이하, 나아가 15㎚ 이하일 수 있다. 예를 들어, 제1 콘택 구조물(CS1)의 높이(H) 대 바닥 폭(W)의 종횡비는 3:1 이상일 수 있다. 예를 들어, 상기 시드층(182)는 5㎚ 이하의 두께일 수 있으나, 이에 한정되지는 않는다. 상기 시드층(182)은 물리적 기상 증착(PVD)과 같은 증착 공정에 의해 형성될 수 있다.
도 4를 참조하면, 게이트 구조물(GS)에 관련된 제2 콘택 구조물(CS2)도 제1 콘택 구조물(CS1)과 유사하게 저저항 콘택으로 구현될 수 있다. 도 4는 도 2b에 도시된 반도체 장치의 "A2" 부분을 나타내는 확대도이다.
도 4에 도시된 제2 콘택 구조물(CS2)은, 상기 제1 콘택 구조물(CS1)과 유사하게, 게이트 전극(145) 상에 배치된 시드층(182)과, 상기 시드층(182) 상에 배치된 콘택 플러그(185)를 포함할 수 있다. 상기 시드층(182)은 제1 도전성 물질을 포함하며, 상기 하부 영역(182b)은 제1 그레인(G1)를 갖는 다결정 영역을 가지며, 상기 상부 영역(182b)은 상기 제1 그레인(G1)의 사이즈보다 작은 사이즈의 그레인(G1')를 갖는 다결정 구조를 갖거나 비정질 또는 유사 비정질(AP)일 수 있다.
상기 시드층(182)의 상부 영역(182b)에 증착되는 콘택 플러그(185)는 상대적으로 큰 사이즈의 제2 그레인(G2)을 가질 수 있다. 예를 들어, 상기 시드층(182)은, 티타늄 질화물(TiN), 탄탈 질화물(TaN), 티타늄 실리콘 질화물(TiSiN), 텅스텐 탄질화물(WCN), 또는 텅스텐 질화물(WN)을 포함할 수 있으며, 상기 콘택 플러그(185)는, 몰리브덴(Mo), 루테늄(Ru), 텅스텐(W), 또는 코발트(Co)을 포함할 수 있다. 특정 실시예에서, 상기 시드층(182)은 티타늄 실리콘 질화물(TiSiN)을 포함할 수 있으며, 상기 콘택 플러그(185)는 텅스텐(W)을 포함할 수 있다.
도 3 및 도 4를 참조하면, 상기 제1 및 제2 콘택 구조물(CS1,CS2) 상에 배치된 배선 라인(190)은 상기 콘택 플러그(185)의 상면에 마련된 그레인 조정 영역(189)에 형성될 수 있다.
상기 콘택 플러그(185)의 상면, 즉 콘택 영역에 이온 주입 공정 및 어닐링 공정을 적용하여 상기 콘택 플러그(185)의 제2 그레인(G2)의 사이즈를 변경시킴으로써 그레인 조정 영역(189)을 형성할 수 있다. 본 실시예에서, 상기 그레인 조정 영역(189)은 제2 그레인(G2)의 사이즈보다 큰 사이즈를 갖는 그레인(G2')을 가질 수 있다. 그레인 조정 영역(189) 상에 증착되는 배선 라인(190)을 위한 금속을 충분한 사이즈의 제2 그레인(G2)을 가질 수 있으며, 그 결과 저저항 배선 구조를 제공할 수 있다. 예를 들어, 배선 라인(190)은 몰리브덴(Mo), 루테늄(Ru), 텅스텐(W), 코발트(Co), 또는 구리(Cu)을 포함할 수 있다. 특정 실시예에서, 상기 콘택 플러그(185)는 텅스텐(W)을 포함하고, 배선 라인(190)(특히, 콘택 비아(VM))는 몰리브(Mo)을 포함할 수 있다..
이와 같이, 하부 층들(시드층(182) 또는 콘택 플러그(185)의 상면 영역)의 그레인 사이즈를 변경함으로써 콘택 플러그(185)뿐만 아니라, 배선 라인(190)(특히, 콘택 비아(VM))의 그레인을 증가시킴으로써 저저항 콘택 구조를 구현할 수 있다.
또한, 그레인 조정 대상인 하부층 및 그 위에 증착될 다결정 도전 물질의 표면 에너지 및 그레인 바운더리 에너지에 따라 그레인 사이즈를 증가시켜야 하는지 비정질 또는 그와 유사하게 그레인 사이즈를 감소시켜야 하는지를 선택하여 적용할 수 있다.
예를 들어, 상기 시드층(182)을 티타늄 실리콘 질화물(TiSiN)으로 증착하고, 상기 시드층(182)의 상부 영역(182b)에서 비정질과 유사하게 그레인 사이즈를 감소시키거나 비정질로 변경한다. 이어, 그 변경된 시드층의 상부 영역 상에 텅스텐(W)를 이용하여 콘택 플러그(185)를 증착하여 저저항 콘택 플러그를 형성할 수 있다. 이와 달리, 텅스텐(W)인 콘택 플러그(185)의 콘택 영역에서 그레인 사이즈를 증가시켜 그레인 조정 영역(189)을 형성하고, 그레인 조정 영역 상에 몰리브(Mo)을 이용하여 배선 라인(190)(특히, 콘택 비아(VM))을 형성할 수 있다. 이를 통하여 콘택 플러그(185)뿐만 아니라, 배선 라인(190)(특히, 콘택 비아(VM))의 그레인 사이즈을 증가시켜 저저항 콘택을 형성할 수 있다.
상술된 반도체 장치(100)에서 제1 콘택 구조물의 형성공정을 도 5a 내지 도 5e를 참조하여 상세히 설명하기로 한다. 본 단면도들은 설명의 편의를 위해서 도 3에 도시된 바와 같이, 도 2a의 "A1" 부분을 확대하여 나타낸다. 여기서, 본 실시예의 구성요소 중 일부 구성요소를 다소 간략하게 도시하였으나, 특별히 반대되는 설명이 없는 한, 도 1 내지 도 4에 도시된 실시예의 동일하거나 유사한 구성 요소에 대한 설명을 참조하여 이해될 수 있다.
도 5a를 참조하면, 제1 콘택 홀(CH1)의 바닥면에 위치한 금속 실리사이드막(120) 상에 시드층(182)을 형성할 수 있다.
식각 마스크로 이용하여 게이트간 절연막(161) 및 캡핑 절연막(162)을 차례로 식각함으로써 제1 콘택 홀(CH1)을 형성할 수 있다. 상기 제1 콘택 홀(CH1)을 통해 소스/드레인 영역(110)의 일부 영역이 노출될 수 있다. 제1 콘택 홀(CH1)의 형성 과정에서 노출된 소스/드레인 영역(110)의 일부 영역이 일정 깊이로 리세스될 수 있다. 본 공정에서, 제2 콘택 구조물을 위한 제2 콘택 홀(CH2)도 함께 형성될 수 있다. 이어, 상기 제1 콘택 홀(CH1)에 의해 노출된 상기 소스/드레인 영역들의 리세스 영역에 금속층을 형성하고, 이어 어닐링 공정을 수행함으로써 상기 소스/드레인 영역들(110)의 노출된 영역에 금속 실리사이드막(120)을 형성할 수 있다.
금속 실리사이드막(120) 상에 다결정 도전 물질로 시드층(182)을 형성할 수있다. 상기 시드층은 대체로 균일한 제1 사이즈를 갖는 제1 그레인(G1)를 가질 수 있다. 상기 시드층(182)은 PVD 공정과 같은 직진성 증착 공정에 의해 형성될 수 있다. 이러한 직진성 증착 공정에 의해, 시드층(182)은 원하는 제1 콘택 홀(CH1)의 바닥에 형성될 수 있다. 예를 들어, 시드층(182)은 5㎚ 이하, 나아가 3㎚ 이하의 두께로 형성될 수 있다. 본 실시예에서, 상기 시드층(182)은, 티타늄 질화물(TiN), 탄탈 질화물(TaN), 티타늄 실리콘 질화물(TiSiN), 텅스텐 탄질화물(WCN), 또는 텅스텐 질화물(WN)을 포함할 수 있다.
이어, 도 5b를 참조하면, 시드층(182) 상에 이온 주입 공정을 적용하여 시드층(182)의 상부 영역(182b)에서 제1 그레인(G1)의 사이즈를 변경시킬 수 있다.
상기 시드층(182)에 이온 주입 공정을 적용하여 상기 시드층(182)의 상부 영역(182b)에서 제1 그레인(G1)의 사이즈가 감소된 그레인(G1') 또는 거의 비정질(AP)로 변경시킬 수 있다. 이온 주입 공정에서 시드층(182)의 아래에 위치한 다른 구성 요소나 시드층(182)와 금속 실리사이드막(120)의 콘택에 불이익한 영향을 주지 않도록 시드층(182)의 하부 영역(182a)에는 이온이 주입되지 않도록 에너지를 조절할 수 있다. 그 결과, 시드층(182)의 하부 영역(182a)에서는 원래의 제1 그레인(G1)의 사이즈로 유지할 수 있다. 이와 같이, 상기 시드층(182)의 하부 영역(182b)은 제1 그레인(G1)를 갖는 다결정 영역을 가지며, 상기 시드층(182)의 상부 영역(182b)은 상기 제1 그레인(G1)의 사이즈보다 작은 사이즈의 그레인(G1')를 갖는 다결정 구조를 갖거나 비정질 또는 유사 비정질(amorphous)(AP)일 수 있다.
이온 주입 공정은 불활성 가스 분위기에서 다양한 원소를 이용하여 수행될 수 있다. 그레인 조정 대상이 되는 도전 물질에 따라 적절한 사이즈의 원소를 선택하여 이온 주입 공정이 수행될 수 있으며, 상기 도전 물질과 원하지 않는 화학 반응을 발생시키지 않는 원소라면 유익하게 사용될 수 있다.
본 실시예에서는, 이온 주입에 의해 비정질과 유사하게 그레인 사이즈를 감소시키거나 비정질화하는 경우를 예시하였으나, 조정 대상인 하부층 및 그 위에 증착될 다결정 도전 물질의 표면 에너지 및 그레인 바운더리 에너지에 따라 이온 주입 공정을 이용하여 그레인 사이즈를 증가시킬 수도 있다(도 5d 참조).
다음으로, 도 5c를 참조하면, 시드층(182)을 이용하여 상기 제1 콘택 홀(CH1)이 충전되도록 콘택 플러그(185)를 형성할 수 있다.
본 공정에서는, 콘택 플러그(185)를 위한 금속 물질층을 제1 콘택홀(CH1)을 충전하면서 절연부(160) 상면을 덮도록 형성하고, 상기 캡핑 절연막(162)의 상면이 노출되도록 화학기계적 연마(CMP) 공정 등과 같은 평탄화 공정을 수행할 수 있다. 이러한 연마 공정에 의해 상기 콘택 플러그(185)는 상기 절연부(160)의 상면과 실질적으로 평탄한 상면을 가질 수 있다.
상기 콘택 플러그(185)는 시드층(182) 상에서 상대적으로 큰 사이즈의 제2 그레인을 갖도록 형성될 수 있다. 예를 들어, 콘택 플러그(185')는 몰리브덴(Mo), 루테늄(Ru), 텅스텐(W), 코발트(Co) 및 구리(Cu)와 같은 금속을 포함할 수 있다. 특정 실시예에서, 시드층(182)이 티타늄 실리콘 질화물(TiSiN)인 경우에 상기 콘택 플러그는 텅스텐(W)일 수 있다.
본 실시예에서, 상기 제1 콘택 홀(CH1)에는 배리어막 없이 금속 물질층(185')이 제공될 수 있다. 상대적으로 저항이 큰 배리어막을 생략함으로써 콘택 플러그(185)와 금속 실리사이드막(120) 사이의 콘택 저항을 낮출 뿐만 아니라, 콘택 구조물의 사이즈를 감소시킬 수 있다. 또한, 본 실시예에서, 제1 콘택 홀(CH1)의 내부 측벽에서는 콘택 플러그(185)는 절연부(160)와 직접 접촉할 수 있다.
이어, 도 5d를 참조하면, 절연부(160) 상에 층간 절연층(172)을 형성하고, 콘택 플러그(185)의 콘택 영역에 그레인 조정 영역(189)을 형성할 수 있다.
상기 절연부(160) 상에 식각 정지막(171)과 층간 절연막(172)을 형성하고, 식각 정지막을 이용하여 층간 절연막(172)에 비아 홀(VH)을 형성할 수 있다. 비아 홀(VH)을 통해서 콘택 플러그(185)의 상면의 일부 영역이 콘택 영역으로 노출될 수 있다. 본 공정에서, 콘택 플러그(185)의 노출된 콘택 영역에 이온 주입 공정을 적용하여 그레인 조정 영역(189)을 형성할 수 있다. 그레인 조정 영역(189)은 콘택 플러그의 다른 영역의 제2 그레인(G2)과 상이한 사이즈의 그레인(G2')을 가질 수 있다. 본 실시예에서, 상기 변경된 그레인(G2')은 상기 제2 그레인(G2)의 사이즈보다 큰 사이즈를 가질 수 있다. 그레인 사이즈를 증가시키는 경우에는 이온 주입 공정 후에 어닐링 공정을 추가적으로 수행할 수 있다. 예를 들어, 콘택 플러그(185)가 텅스텐(W)인 경우에, 그레인 조정 영역의 그레인은 이온 주입 공정에 의해 증가된 사이즈를 가질 수 있다.
다음으로, 도 5e를 참조하면, 그레인 조정 영역(189) 상에 위치한 콘택 비아(VM)를 갖는 배선 라인(190)을 형성할 수 있다.
본 공정에서 배선 라인(190)은 콘택 플러그(185)의 그레인 조정 영역(189)으로부터 증착되는 콘택 비아(VM)를 가질 수 있다. 그레인 조정 영역(189) 상에 증착되는 배선 라인(190)(특히, 콘택 비아(VM))은 상대적으로 큰 사이즈의 그레인을 갖도록 형성될 수 있다. 예를 들어, 텅스텐(W)인 콘택 플러그(185)의 그레인 조정 영역 상에 몰리브(Mo)을 이용하여 배선 라인(190)(특히, 콘택 비아(VM))를 형성함으로써 그레인 사이즈을 증가시켜 저저항 배선 라인을 제공할 수 있다.
이와 같이, 하부 층들(시드층(182) 또는 콘택 플러그(185)의 상면 영역)의 그레인 사이즈를 변경함으로써 콘택 플러그(185)뿐만 아니라, 배선 라인(190)(특히, 콘택 비아(VM))의 그레인을 증가시킴으로써 저저항 콘택 구조를 구현할 수 있다. 다른 실시예에서 그레인 조정 영역의 형성 공정은 변경되어 실시될 수 있다.
도 6a 및 도 6b는 본 발명의 다른 실시예에 따른 반도체 장치의 제조방법 중 그레인 조정 영역의 형성 공정을 설명하기 위한 주요 공정별 단면도들이다. 여기서, 본 공정들은 도 5c의 공정에 이어 후속되는 공정으로 이해될 수 있다.
우선, 도 6a를 참조하면, 이온 주입 공정을 이용하여 콘택 플러그(185)의 콘택 영역에 그레인 조정 영역(189)을 형성할 수 있다.
본 공정에서, 콘택 플러그(185)의 상면에 이온 주입 공정을 적용하여 그레인 조정 영역(189)을 형성할 수 있다. 이러한 이온 주입 공정은 앞선 실시예와 달리 층간 절연층(172) 형성 전에 수행될 수 있으며, 본 실시예에서 그레인 조정 영역(189)은 콘택 플러그(185)의 상면 전체에 형성될 수 있다. 본 실시예에서, 상기 변경된 그레인(G2')은 상기 제2 그레인(G2)의 사이즈보다 큰 사이즈를 가질 수 있다. 그레인 사이즈를 증가시키는 경우에는 이온 주입 공정 후에 어닐링 공정을 추가적으로 수행할 수 있다.
다음으로, 도 6b를 참조하면, 절연부(160) 상에 층간 절연층(172)을 형성하고, 그레인 조정 영역(189) 상에 위치한 콘택 비아(VM)를 갖는 배선 라인(190)을 형성할 수 있다.
상기 절연부(160) 상에 식각 정지막(171)과 층간 절연막(172)을 형성하고, 식각 정지막을 이용하여 층간 절연막(172)에 비아 홀(VH)을 형성할 수 있다. 비아 홀(VH)을 통해서 콘택 플러그(185)의 상면, 즉 그레인 조정 영역(189)의 일부를 노출시킬 수 있다.
본 공정에서 배선 라인(190)은 콘택 플러그(185)의 그레인 조정 영역(189)으로부터 증착되는 콘택 비아(VM)를 가질 수 있다. 그레인 조정 영역(189) 상에 증착되는 배선 라인(190)(특히, 콘택 비아(VM))은 상대적으로 큰 사이즈의 그레인을 갖도록 형성될 수 있다.
본 실시예에 따른 반도체 장치에 채용 가능한 콘택 구조물들은 다양한 형태로 변경될 수 있다. 예를 들어, 시드층의 형성 영역이 증착 공정에 따라 달리할 수 있으며, 콘택 구조물의 스택에서도 시드층 및 콘택 금속의 조합을 다양하게 구현할 수 있다.
도 7 및 도 8은 본 발명의 다양한 실시예에 따른 반도체 장치에 채용가능한 콘택 구조물의 단면들도이다. 본 단면도들은 도 3에 도시된 바와 같이, 도 2a의 "A1" 부분을 확대하여 나타낸 것으로 이해할 수 있다.
도 7에 도시된 제1 콘택 구조물(CS1')은 시드층(182)이 콘택 홀(CH)의 내부 측벽을 따라 연장된 부분(182c)을 가지며, 그레인 조정 영역(189)이 블록한 표면(BS)을 갖는 점을 제외하고 도 3에 도시된 제1 콘택 구조물(CS1)과 유사한 것으로 이해할 수 있다. 또한, 본 실시예의 구성요소는 특별히 반대되는 설명이 없는 한, 도 1 내지 도 4(특히, 도 3)에 도시된 실시예의 동일하거나 유사한 구성 요소에 대한 설명을 참조하여 이해될 수 있다.
상기 시드층(182')은 앞선 실시예와 유사하게, 금속 실리사이드막(120) 상에 배치되며 제1 그레인(G1) 사이즈를 갖는 제1 다결정성 도전 물질을 포함하는 하부 영역(182a)과, 제1 그레인(G1)의 사이즈보다 작은 그레인(G1')을 갖거나 비정질(AP)인 상부 영역을 가질 수 있다. 본 실시예에 채용된 시드층(182')은 콘택 홀(CH)의 바닥뿐만 아니라 그 내부 측벽까지 부분적으로 연장된 부분(182c)을 갖는다. 시드층(182')의 연장된 부분(182c)은 결정성 금속 실리사이드막(120)으로부터 성장된 다른 부분들(182a)과 달리 비정질 부분을 포함할 수 있다.
그레인 조정 영역(189)은 비아 홀(VH)에 의해 정의되고, 상기 콘택 플러그(185)의 상면은, 상기 그레인 조정 영역(189)으로 제공된 제1 영역과, 상기 제1 영역의 주위에 위치한 제2 영역을 가질 수 있다(도 5d 및 도 5e 공정 참조). 본 실시예에서, 상기 제2 영역은 상기 캡핑 절연층(162)의 표면과 실질적으로 평탄한 표면을 갖는 반면에, 상기 그레인 조정 영역(189)은 비평탄한 표면을 가질 수 있다. 예를 들어, 도 7에 도시된 바와 같이, 상기 그레인 조정 영역(189)은 상기 제2 그레인(G2)의 사이즈와 큰 사이즈의 그레인(G2')를 가지며, 상기 제1 영역, 즉 그레인 조정 영역(189)은 볼록한 표면(BS)을 가질 수 있다.
도 8에 도시된 제1 콘택 구조물(CS1")은 시드층(182")이 콘택 홀(CH)의 내부 측벽에 일부 연장되며 상부 영역(182b")이 증가된 사이즈의 그레인(G1)을 갖는 점과, 앞선 실시예와 유사하게 그레인 조정 영역(189)이 블록한 표면(BS)을 갖는 점점을 제외하고 도 3에 도시된 제1 콘택 구조물(CS1)과 유사한 것으로 이해할 수 있다. 또한, 본 실시예의 구성요소는 특별히 반대되는 설명이 없는 한, 도 1 내지 도 4(특히, 도 3)에 도시된 실시예의 동일하거나 유사한 구성 요소에 대한 설명을 참조하여 이해될 수 있다.
상기 시드층(182")의 상부 영역(182b)는 콘택 홀(CH)의 내부 측벽에 일부 연장되지만, 금속 실리사이드막(120)으로부터 성장된 다결정성 부분을 갖는다. 앞선 실시예와 달리, 본 실시예에 채용된 시드층(182")은 금속 실리사이드막(120) 상에 배치된 제1 그레인(G1)을 갖는 하부 영역(182a)과, 상기 제1 그레인(G1)의 사이즈보다 큰 사이즈의 그레인(G1")을 갖는 상부 영역(182b")을 포함한다. 이러한 증가된 사이즈를 갖는 그레인(G1")을 형성하기 위해서, 이온 주입 공정과 함께 어닐링 공정이 수행될 수 있다.
특정 실시예에서, 상기 시드층(182)은 텅스텐(W)이며, 상기 콘택 플러그(189)는 몰리브덴(Mo)일 수 있다. 또한, 몰리브덴인 콘택 플러그(189)도 이온 주입 공정에 의해 콘택 영역에 그레인(G2') 사이즈가 증가된 그레인 조정 영역(189)을 제공하여 몰리브덴인 배선 라인(190)을 형성함으로써 저저항 콘택 플러그(185) 뿐만 아니라 저저항 배선 라인(190)을 형성할 수 있다.
이와 달리, 도 8에 도시된 콘택 스택 구조에서, 콘택 플러그(185)의 콘택 영역에 비정질과 같이 그레인 사이즈를 감소시키거나 비정질화된 그레인 조정 영역을 형성하고, 이러한 그레인 조정 영역 상에 다른 금속 물질을 이용하여 그레인 사이즈가 증가된 배선 라인을 형성할 수도 있다.
상술된 배선 라인(190)은 다른 형태의 반도체 장치에도 유용하게 적용될 수 있다. 예를 들어, 본 발명의 실시예들에 따른 반도체 장치로서 도 2a 내지 도 2c에 도시된 바와 같이 핀형 채널 영역을 포함하는 핀형 트랜지스터(FinFET)을 설명하였으나, 이에 제한되는 것은 아니다. 본 발명의 일부 실시예들에 따른 반도체 장치는 터널링 전계 효과 트랜지스터(tunneling FET), 나노 와이어를 포함하는 트랜지스터, 나노 시트(sheet)를 포함하는 트랜지스터(즉, MBCFET®(Multi Bridge Channel FET)), 또는 다양한 3차원(3D) 트랜지스터를 포함할 수 있다.
도 9는 본 발명의 일 실시예에 따른 반도체 장치로서, 나노 시트를 포함하는 트랜지스터(예, N-MOSFET)의 단면도들이다.
도 9를 참조하면, 반도체 장치(100A)는 앞선 실시예의 핀형 활성 영역(105)에 대응되는 구조가 나노 시트를 이용한 다중 채널 구조로 구현된 점을 제외하고 도 1 내지 도 4에서 설명된 반도체 장치와 유사한 것으로 이해할 수 있다. 또한, 본 실시예의 구성요소는 특별히 반대되는 설명이 없는 한, 도 1 내지 도 4에 도시된 실시예의 동일하거나 유사한 구성 요소에 대한 설명을 참조하여 이해될 수 있다.
도 9에 도시된 바와 같이, 활성 영역(AR) 상에 상기 기판(101)의 상면과 수직한 제3 방향(도 1의 Z 방향)으로 서로 이격되어 배치되며 각각 나노 시트 구조로 이루어진 복수의 채널층들(CH)과, 상기 복수의 채널층들(CH)을 둘러싸며 상기 제1 방향(도 1의 Z방향)과 교차하는 제2 방향(도 1의 Y 방향)으로 연장되는 게이트 전극(145)을 포함할 수 있다. 이와 같이, 본 실시예에 채용된 게이트 전극(145)은 게이트 스페이서들(141) 사이뿐만 아니라, 복수의 채널층들(CH) 사이에도 개재되도록 형성될 수 있다.
상기 반도체 장치(100A)는 상기 게이트 전극(145)의 양측에 위치한 상기 활성 영역(AR)에 배치되어 복수의 채널층들(CH)에 연결된 소스/드레인 영역(110)을 포함할 수 있다. 본 실시예에서, 소스/드레인 영역(110)은 게이트 전극(145)의 양측에 위치한 핀형 활성 영역(105)에 배치되며, 복수의 채널층들(CH)의 제1 방향(예, X 방향)에 따른 양측에 각각 연결될 수 있다. 본 실시예에서, 상기 채널층들(CH)은 3개로 예시되어 있으나, 이들의 개수는 특별히 한정되지 않는다. 상기 채널층들(CH)은 반도체 패턴들로 이루어질 수 있다. 예를 들어, 상기 반도체 패턴들은 실리콘(Si), 실리콘 게르마늄(SiGe), 및 게르마늄(Ge) 중 적어도 하나를 포함할 수 있다.
상기 소스/드레인 영역(110)은 상기 복수의 채널층들(CH)과 상기 활성 영역(AR)을 시드로 이용하여 재성장된 에피택셜 영역을 포함할 수 있다. 예를 들어, 소스/드레인 영역(110)은 실리콘(Si)으로 형성될 수 있으며, N형 불순물, 예를 들어 인(P), 질소(N), 비소(As), 안티몬(Sb) 등으로 도핑될 수 있다.
상기 소스/드레인 영역(110)의 각각과 상기 게이트 전극(145) 사이에 제공된 내부 스페이서들(IS)을 포함할 수 있다. 상기 내부 스페이서들(IS)은 상기 게이트 전극(145)의 일 측에 제공될 수 있다. 상기 내부 스페이서들(IS) 및 상기 채널층들(CH)은 상기 제3 방향을 따라 교대로 위치할 수 있다. 상기 소스/드레인 영역들(110)의 각각은 상기 채널층(CH)과 접할 수 있고, 상기 내부 스페이서들(IS)을 사이에 두고 상기 게이트 전극(145)으로부터 이격될 수 있다. 상기 게이트 절연막(142)은 상기 게이트 전극(145)과 상기 채널층들(CH)의 각각 사이에 개재되되, 상기 게이트 전극(145)과 상기 내부 스페이서들(IS)의 각각 사이로 연장될 수 있다.
소스/드레인 영역(110)은 합체된 3개의 재성장된 에피택셜 영역을 포함하며, 콘택 홀에 연결된 소스/드레인 영역(110)의 상면에는 리세스(R)가 형성될 수 있다. 소스/드레인 영역(110)의 리세스(R) 표면에 따라 금속 실리사이드막(120)이 배치된다. 제1 콘택 구조물(CS1)은, 상기 금속 실리사이드막(120) 상에 배치된 시드층(182)과, 상기 시드층(182) 상에 배치된 콘택 플러그(185)를 포함할 수 있다.
본 실시예에 채용된 시드층(182) 및 콘택 플러그(185)는 각각 다결정 금속을 포함할 수 있다. 시드층(182) 및 콘택 플러그(185)는 각각 제1 및 제2 결정성 금속을 포함한다.
상기 시드층(182)은 제1 그레인 사이즈를 갖는 다결정 영역인 하부 영역(182a)과, 상기 상부 영역(182b) 상에 배치되며 상기 제1 그레인 사이즈와 상이한 상부 영역(182b)을 포함할 수 있다. 예를 들어, 상기 시드층(182)의 상부 영역(182b)은 상기 제1 그레인 사이즈보다 큰 사이즈를 갖거나, 상기 제1 그레인 사이즈보다 작은 사이즈 또는 비정질 영역일 수 있다. 콘택 플러그(185)의 도전 물질을 적절히 선택하여 이러한 상부 영역(182b) 상에 콘택 플러그(185)를 상대적으로 큰 사이즈의 제2 그레인으로 형성할 수 있다. 도시되지 않았으나, 게이트 전극(145)과 연결되는 제2 콘택 구조물도 제1 콘택 구조물(CS1)과 유사하게 저저항 콘택으로 구현될 수 있다.
일부 실시예에서, 상기 제1 콘택 구조물(CS1) 상면의 콘택 영역에 시드층(182)의 상부 영역(182b)과 유사하게 그레인 조정 영역(189)을 형성함으로써 배선 라인(190)도 유사하게 상대적으로 상대적으로 큰 사이즈의 제3 그레인으로 형성할 수 있다.
이와 같이, 하부 층들(시드층(182) 또는 콘택 플러그(185)의 상면 영역)의 그레인 사이즈를 변경함으로써 콘택 플러그(185)뿐만 아니라, 배선 라인(190)(특히, 금속 비아(VM))의 그레인을 증가시킴으로써 저저항 콘택 구조를 구현할 수 있다.
도 10는 본 발명의 일 실시예에 따른 반도체 장치로서, 나노 시트를 포함하는 트랜지스터(예, P-MOSFET)의 단면도들이다.
도 10을 참조하면, 반도체 장치(100B)는 도 9에 도시된 실시예와 유사하게 나노 시트를 이용한 다중 채널 구조를 가지면서 도 9에 도시된 실시예와 달리 P-MOSFET으로 구현된다. 앞선 실시예와 유사하게, 본 실시예에 따른 반도체 장치(100B)는 역시 도 1 내지 도 4 및 도 9에서 설명된 반도체 장치와 유사한 것으로 이해할 수 있다. 또한, 본 실시예의 구성요소는 특별히 반대되는 설명이 없는 한, 도 1 내지 도 4 및 도 9에 도시된 실시예의 동일하거나 유사한 구성 요소에 대한 설명을 참조하여 이해될 수 있다.
도 10을 참조하면, 본 실시예에 따른 반도체 장치(100B)는, 앞선 실시예(도 9)와 유사하게, 활성 영역(AR) 상에 상기 기판(101)의 상면과 수직한 제3 방향(도 1의 Z 방향)으로 서로 이격되어 배치되며 각각 나노 시트 구조로 이루어진 복수의 채널층들(CH)과, 상기 복수의 채널층들(CH)을 둘러싸며 상기 제1 방향(도 1의 Z방향)과 교차하는 제2 방향(도 1의 Y 방향)으로 연장되는 게이트 전극(145)을 포함할 수 있다. 또한, 상기 게이트 전극(145)은 게이트 스페이서들(141) 사이뿐만 아니라, 복수의 채널층들(CH) 사이에도 개재될 수 있다.
상기 반도체 장치(100B)는 상기 게이트 전극(145)의 양측에 복수의 채널층들(CH)에 연결된 소스/드레인 영역(110')을 포함할 수 있다. 소스/드레인 영역(110')은 게이트 전극(145)의 양측에 위치한 핀형 활성 영역(105)에 배치되며, 복수의 채널층들(CH)의 제1 방향(예, X 방향)에 따른 양측에 각각 연결될 수 있다. 상기 소스/드레인 영역(110')은 상기 복수의 채널층들(CH)과 상기 활성 영역(AR)을 시드로 이용하여 형성된 에피택셜층을 포함할 수 있다. 본 실시예에 채용된 소스/드레인 영역(110')은 앞선 실시예(도 9)와 달리 실리콘-게르마늄(SiGe)으로 형성될 수 있으며, P형 불순물, 예를 들어 붕소(B), 인듐(In), 갈륨(Ga), 삼불화붕소(BF3) 등으로 도핑될 수 있다.
본 실시에에 따른 반도체 장치(100B)는 앞선 실시예와 달리 내부 스페이서들(IS) 없이 소스/드레인 영역(110')과 게이트 절연막(142)이 직접 접촉할 수 있다.
소스/드레인 영역(110')은 합체된 3개의 재성장 에피택셜 영역(Y 컷 단면이 오각형상일 수 있음)을 포함하며, 금속 실리사이드막(120')이 소스/드레인 영역(110')의 굴곡진 결정면에 따라 형성될 수 있다. 제1 콘택 구조물(CS1)은, 금속 실리사이드막(120') 상에 배치된 시드층(182')과, 상기 시드층(182') 상에 배치된 콘택 플러그(185)를 포함할 수 있다.
본 실시예에 채용된 시드층(182') 및 콘택 플러그(185)는 앞선 실시예들과 유사하게 각각 다결정 금속을 포함할 수 있다. 상기 시드층(182')은 제1 그레인 사이즈를 갖는 다결정 영역인 하부 영역(182a)과, 상기 상부 영역(182b) 상에 배치되며 상기 제1 그레인 사이즈와 상이한 상부 영역(182b)을 포함할 수 있다. 예를 들어, 상기 시드층(182')의 상부 영역(182b)은 상기 제1 그레인 사이즈보다 큰 사이즈를 갖거나, 상기 제1 그레인 사이즈보다 작은 사이즈 또는 비정질 영역일 수 있다. 콘택 플러그(185)의 도전 물질을 적절히 선택하여 이러한 상부 영역(182b) 상에 콘택 플러그(185)를 상대적으로 큰 사이즈의 제2 그레인으로 형성할 수 있다. 이러한 그레인 사이즈의 증가로 인해 저저항 콘택 플러그(185)를 제공할 수 있다. 게이트 전극과 연결되는 제2 콘택 구조물도 제1 콘택 구조물(CS1)과 유사하게 저저항 콘택으로 구현될 수 있다.
일부 실시예에서, 상기 제1 콘택 구조물(CS1) 상면의 콘택 영역에 시드층(182')의 상부 영역(182b)과 유사하게 그레인 조정 영역(189)을 형성함으로써 배선 라인(190)도 유사하게 상대적으로 상대적으로 큰 사이즈의 제3 그레인으로 형성할 수 있다.
이와 같이, 하부 층들(시드층(182') 또는 콘택 플러그(185)의 상면 영역)의 그레인 사이즈를 변경함으로써 콘택 플러그(185)뿐만 아니라, 배선 라인(190)(특히, 금속 비아(VM))의 그레인을 증가시킴으로써 저저항 콘택 구조를 구현할 수 있다.
도 11은 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 단면도이다.
도 11에 도시된 반도체 장치(200)는, 콘택 영역을 갖는 기판(211)과, 상기 기판(211) 상에 배치되며 콘택 영역(CA)에 연결된 제1 콘택 홀(VH1)을 갖는 제1 층간 절연층(212)과, 상기 제1 콘택 홀(VH1) 내에서 상기 콘택 영역(CA) 상에 배치된 콘택 구조물(230)을 포함할 수 있다.
상기 콘택 구조물(230)은 상기 제1 다결정 도전 물질을 포함하는 제1 시드층(232)과, 상기 제1 시드층(232) 상에 배치되어 상기 제1 콘택 홀(VH1)에 충전하며, 제2 다결정 도전 물질을 포함하는 제1 콘택 비아(235)를 포함할 수 있다. 본 실시예에서, 상기 콘택 영역(CA)은 도전성 라인(220)의 일부 영역으로 제공된 형태로 예시되어 있으나, 앞선 실시예와 같이, 소스/드레인 영역과 같은 활성 영역 또는 금속 실리사이드막일 수 있다.
상기 제1 시드층(232)은 제1 다결정 도전 물질을 포함하며, 상기 제1 콘택 홀(VH1) 내에서 상기 콘택 영역(CA) 상에 배치된 제1 그레인(G1)을 갖는 하부 영역(232a)과, 상기 제1 그레인(G1)의 사이즈보다 큰 그레인(G1') 사이즈를 갖는 상부 영역(232b)을 갖는다. 상기 제1 콘택 비아(235)는 상기 시드층(182)의 상부 영역(182b) 상에서 상기 제1 콘택 홀(VH1)에 충전하며 상대적으로 큰 사이즈의 제2 그레인(G2)으로 제2 다결정 도전 물질을 포함할 수 있다.
본 실시예에 따른 반도체 장치(200)는 제1 층간 절연층(212) 상에 배치된 식각 정지막(215)과, 상기 식각 정지막(215) 상에 배치되며 상기 콘택 구조물(230)에 연결된 제2 콘택 홀(VH2)을 갖는 제2 층간 절연층(213)과, 상기 제2 층간 절연층(213)에 배치되며 상기 콘택 구조물(230)에 연결된 배선 라인(250)을 포함한다. 상기 배선 라인(250)은 상기 제2 콘택 홀(VH2)을 통해 상기 콘택 구조물(230)에 연결된 콘택 비아(253)와 콘택 비아(253)에 연결된 도전 라인(255)를 갖는다.
상기 제1 콘택 비아(235)는 상기 제2 콘택 홀(VH2)에 의해 정의되는 영역에 상기 제2 그레인(G2)의 사이즈와 큰 사이즈의 그레인(G2')을 갖는 그레인 조정 영역(239)을 가질 수 있다. 상기 제2 콘택 비아(253)는 상기 그레인 조정 영역(239) 상에 배치되며, 제2 콘택 홀(VH2) 내에 충전된 제3 다결정 도전 물질을 포함할 수 있으며, 상대적으로 큰 사이즈의 제3 그레인으로 형성될 수 있다.
본 실시예에서, 시드층(232)의 상부 영역(232b)와 그레인 조정 영역(239)는 그레인 사이즈가 증가된 형태로 예시되어 있으나, 시드층(232)의 상부 영역(232b)와 그레인 조정 영역(239) 중 적어도 하나는 비정질과 유사하게 그레인 사이즈가 감소되거나 비정질인 영역으로 제공될 수도 있다.
예를 들어, 상기 시드층(232)은, 텅스텐(W), 티타늄 질화물(TiN), 탄탈 질화물(TaN), 티타늄 실리콘 질화물(TiSiN), 텅스텐 탄질화물(WCN), 또는 텅스텐 질화물(WN)을 포함하며, 상기 제1 콘택 비아(235)는 몰리브덴(Mo), 루테늄(Ru), 텅스텐(W), 또는 코발트(Co)을 포함한다. 또한, 상기 제2 콘택 비아(253)를 갖는 배선 라인(250)는 몰리브덴(Mo), 루테늄(Ru), 텅스텐(W), 코발트(Co), 또는 구리(Cu)을 포함할 수 있다.
이와 같이, 하부 층들(시드층(232) 또는 제1 콘택 비아(235)의 상면 영역)의 그레인 사이즈를 변경함으로써 제1 콘택 비아(235)뿐만 아니라, 배선 라인(250)(특히, 제2 콘택 비아(253))의 그레인을 증가시킬 수 있으며, 콘택 구조물(230) 및 배선 라인(250)의 전기적 저항을 낮출 수 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
100, 100A, 200: 반도체 장치 101: 기판
105: 핀형 활성 영역 110: 소스/드레인 영역
120: 금속 실리사이드막 141: 게이트 스페이서
142: 게이트 절연막 145: 게이트 전극
147: 게이트 캡핑층 GS: 게이트 구조물
160: 절연부 161: 게이트간 절연막
162: 캡핑 절연막 171: 식각 정지막
172: 제1 층간 절연막 173: 제2 층간 절연막
182: 시드층 185: 콘택 플러그
CS1: 제1 콘택 구조물 CS2: 제2 콘택 구조물
190: 배선 라인 192: 시드층
195: 충전 금속 VM: 콘택 비아
ML: 금속 라인

Claims (10)

  1. 기판 상에서 상기 기판의 상면에 평행한 제1 방향으로 연장된 핀형 활성 영역;
    상기 핀형 활성 영역 상에서 상기 기판의 상기 상면에 평행하고 상기 제1 방향과 다른 제2 방향으로 연장된 게이트 구조물;
    상기 게이트 구조물의 일 측에서 상기 핀형 활성 영역에 배치된 소스/드레인 영역;
    상기 게이트 구조물 및 상기 소스/드레인 영역을 덮는 절연부; 및
    상기 절연부를 관통하며, 상기 소스/드레인 영역과 상기 게이트 구조물에 각각 연결된 제1 및 제2 콘택 구조물들을 포함하며,
    상기 제1 및 제2 콘택 구조물들 중 적어도 하나의 콘택 구조물은,
    상기 게이트 구조물 및 상기 소스/드레인 영역 중 적어도 하나 상에 배치되며, 제1 그레인 사이즈를 갖는 하부 영역과, 상기 제1 그레인 사이즈와 다른 그레인 사이즈를 갖거나 비정질인 상부 영역을 포함하는 시드층과,
    상기 시드층의 상부 영역 상에 배치되며, 제2 그레인 사이즈를 갖는 콘택 플러그를 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 시드층은, 텅스텐(W), 티타늄 질화물(TiN), 탄탈 질화물(TaN), 티타늄 실리콘 질화물(TiSiN), 텅스텐 탄질화물(WCN) 및 텅스텐 질화물(WN)로 구성된 그룹으로부터 선택된 도전 물질을 포함하는 반도체 장치.
  3. 제2항에 있어서,
    상기 콘택 플러그는, 몰리브덴(Mo), 루테늄(Ru), 텅스텐(W) 및 코발트(Co)로 구성된 그룹으로부터 선택된 도전 물질을 포함하는 반도체 장치.
  4. 제1항에 있어서,
    상기 시드층은 상기 적어도 하나의 콘택 구조물의 바닥에 배치되고,
    상기 적어도 하나의 콘택 구조물의 측벽에서, 상기 콘택 플러그는 상기 절연부와 직접 접촉하는 반도체 장치.
  5. 제1항에 있어서,
    상기 시드층은, 상기 적어도 하나의 콘택 구조물의 바닥에 위치한 제1 부분과, 상기 적어도 하나의 콘택 구조물의 측벽으로 연장된 제2 부분을 가지고,
    상기 시드층의 제1 부분은 상기 하부 영역 및 상기 상부 영역을 포함하며, 상기 시드층의 제2 부분은 비정질인 반도체 장치.
  6. 제1항에 있어서,
    상기 적어도 하나의 콘택 구조물은 상기 제1 콘택 구조물을 포함하며,
    상기 소스/드레인 영역 상에 배치된 결정성 실리사이드층을 더 포함하고, 상기 시드층은 상기 결정성 실리사이드층 상에 배치되는 반도체 장치.
  7. 콘택 영역을 갖는 기판;
    상기 기판 상에 배치되며, 상기 콘택 영역에 연결된 제1 콘택 홀을 갖는 제1 절연층;
    상기 제1 콘택 홀 내에서 상기 콘택 영역 상에 배치된 제1 다결정성 도전 물질을 포함하며, 제1 그레인 사이즈를 갖는 하부 영역과, 상기 제1 그레인 사이즈보다 큰 그레인 사이즈를 갖는 상부 영역을 갖는 시드층;
    상기 시드층 상에서 상기 제1 콘택 홀에 충전하며 제2 그레인 사이즈를 갖는 제2 다결정성 도전 물질을 포함하며, 상기 제2 그레인 사이즈와 다른 그레인 사이즈를 갖거나 비정질인 그레인 조정 영역을 갖는 제1 콘택 비아;
    상기 제1 절연층 상에 배치되며, 상기 그레인 조정 영역이 연결되는 제2 콘택 홀을 갖는 제2 절연층; 및
    상기 제2 콘택 홀 내에 상기 그레인 조정 영역 상에 배치되며, 상기 제2 콘택 홀에 충전된 제2 콘택 비아;를 포함하는 반도체 장치.
  8. 제7항에 있어서,
    상기 그레인 조정 영역은 상기 제2 그레인 사이즈와 큰 그레인 사이즈를 가지며, 상기 제1 콘택 비아의 상면은, 상기 그레인 조정 영역으로 제공되며 블록한 표면을 갖는 제1 영역과, 상기 제1 영역의 주위에 위치하며 상기 제2 절연층의 표면과 평탄한 표면을 갖는 제2 영역을 포함하고,
    상기 그레인 조정 영역은 상기 제2 그레인 사이즈와 큰 그레인 사이즈를 가지며, 상기 제1 다결정성 도전 물질은 텅스텐(W)을 포함하고, 상기 제2 다결정성 도전 물질은 몰리브덴(Mo)을 포함하는 반도체 장치.
  9. 제8항에 있어서,
    상기 제2 콘택 비아는 몰리브덴(Mo), 루테늄(Ru), 텅스텐(W), 코발트(Co) 및 구리(Cu)로 구성된 그룹으로부터 선택된 도전 물질을 포함하는 반도체 장치.
  10. 콘택 영역을 갖는 기판;
    상기 기판 상에 배치되며, 상기 콘택 영역에 연결된 제1 콘택 홀을 갖는 제1 절연층;
    상기 제1 콘택 홀 내에서 상기 콘택 영역 상에 배치된 제1 다결정성 도전 물질을 포함하며, 제1 그레인 사이즈를 갖는 하부 영역과, 제1 그레인 사이즈보다 작은 그레인 사이즈를 갖거나 비정질인 상부 영역을 갖는 시드층;
    상기 시드층 상에서 상기 제1 콘택 홀에 충전하며 제2 그레인 사이즈를 갖는 제2 다결정성 도전 물질을 포함하며, 상기 제2 그레인 사이즈와 큰 그레인 사이즈를 갖는 그레인 조정 영역을 갖는 제1 콘택 비아;
    상기 제1 절연층 상에 배치되며, 상기 그레인 조정 영역에 연결되는 제2 콘택 홀을 갖는 제2 절연층; 및
    상기 제2 콘택 홀 내에 상기 그레인 조정 영역 상에 배치되며, 상기 제2 콘택 홀에 충전된 제2 콘택 비아;를 포함하는 반도체 장치.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210155455A (ko) * 2020-06-16 2021-12-23 삼성전자주식회사 반도체 패키지
KR20220030455A (ko) * 2020-09-01 2022-03-11 삼성전자주식회사 반도체 장치
KR20220030456A (ko) * 2020-09-01 2022-03-11 삼성전자주식회사 반도체 장치
KR20220054482A (ko) * 2020-10-23 2022-05-03 삼성전자주식회사 반도체 장치
US11961893B2 (en) * 2021-04-28 2024-04-16 Taiwan Semiconductor Manufacturing Co., Ltd. Contacts for semiconductor devices and methods of forming the same
KR20240017601A (ko) * 2022-08-01 2024-02-08 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US20240154017A1 (en) * 2022-11-08 2024-05-09 Samsung Electronics Co., Ltd. Semiconductor devices

Family Cites Families (69)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05129452A (ja) 1991-11-07 1993-05-25 Mitsubishi Electric Corp 半導体装置及びその製造方法
JPH0629405A (ja) 1992-07-10 1994-02-04 Mitsubishi Electric Corp 半導体装置およびその製造方法
US5899741A (en) * 1998-03-18 1999-05-04 Taiwan Semiconductor Manufacturing Company Ltd. Method of manufacturing low resistance and low junction leakage contact
KR100273767B1 (ko) * 1998-10-28 2001-01-15 윤종용 반도체소자의 텅스텐막 제조방법 및 그에 따라 제조되는 반도체소자
US6242349B1 (en) * 1998-12-09 2001-06-05 Advanced Micro Devices, Inc. Method of forming copper/copper alloy interconnection with reduced electromigration
KR100325303B1 (ko) 1999-06-16 2002-02-21 김영환 반도체 소자의 금속 배선 및 그의 제조 방법
KR20010046141A (ko) * 1999-11-10 2001-06-05 구본준 박막 트랜지스터 및 배선 제조방법
US6936906B2 (en) * 2001-09-26 2005-08-30 Applied Materials, Inc. Integration of barrier layer and seed layer
US7696092B2 (en) * 2001-11-26 2010-04-13 Globalfoundries Inc. Method of using ternary copper alloy to obtain a low resistance and large grain size interconnect
KR100457372B1 (ko) 2001-12-06 2004-11-16 치 메이 옵토일렉트로닉스 코포레이션 힐록이 없는 알루미늄 배선층 및 그 제조 방법
KR100555514B1 (ko) * 2003-08-22 2006-03-03 삼성전자주식회사 저 저항 텅스텐 배선을 갖는 반도체 메모리 소자 및 그제조방법
US7030016B2 (en) * 2004-03-30 2006-04-18 Taiwan Semiconductor Manufacturing Co., Ltd. Post ECP multi-step anneal/H2 treatment to reduce film impurity
US7960838B2 (en) * 2005-11-18 2011-06-14 United Microelectronics Corp. Interconnect structure
JP4397399B2 (ja) * 2007-02-15 2010-01-13 富士通株式会社 半導体装置の製造方法
US8124473B2 (en) * 2007-04-12 2012-02-28 Advanced Micro Devices, Inc. Strain enhanced semiconductor devices and methods for their fabrication
JP2009038103A (ja) * 2007-07-31 2009-02-19 Fujitsu Microelectronics Ltd 半導体装置の製造方法と半導体装置
KR101380875B1 (ko) * 2007-11-05 2014-04-03 삼성디스플레이 주식회사 금속 배선 및 그 형성 방법
US20090236627A1 (en) * 2008-03-19 2009-09-24 Jang-Sub Kim Method of forming metal wiring
US8778797B2 (en) * 2010-09-27 2014-07-15 Novellus Systems, Inc. Systems and methods for selective tungsten deposition in vias
US20120199887A1 (en) * 2011-02-03 2012-08-09 Lana Chan Methods of controlling tungsten film properties
US9034760B2 (en) * 2012-06-29 2015-05-19 Novellus Systems, Inc. Methods of forming tensile tungsten films and compressive tungsten films
KR101988522B1 (ko) * 2012-09-11 2019-06-12 엘지디스플레이 주식회사 저저항 배선 형성방법 및 그를 이용한 박막 트랜지스터 제조방법
KR102038090B1 (ko) * 2012-12-11 2019-10-29 삼성전자 주식회사 반도체 소자
US9082824B2 (en) * 2013-05-31 2015-07-14 Freescale Semiconductor, Inc. Method for forming an electrical connection between metal layers
KR102235614B1 (ko) * 2014-09-17 2021-04-02 삼성전자주식회사 집적회로 소자 및 그 제조 방법
US9685555B2 (en) * 2014-12-29 2017-06-20 Stmicroelectronics, Inc. High-reliability, low-resistance contacts for nanoscale transistors
US9502303B2 (en) * 2015-04-09 2016-11-22 United Microelectronics Corp. Method for manufacturing semiconductor device with a barrier layer having overhung portions
CN107743653A (zh) * 2015-06-18 2018-02-27 英特尔公司 用于半导体结构的金属特征的自底向上填充（buf）
US9972504B2 (en) * 2015-08-07 2018-05-15 Lam Research Corporation Atomic layer etching of tungsten for enhanced tungsten deposition fill
KR102593707B1 (ko) * 2016-10-05 2023-10-25 삼성전자주식회사 반도체 장치
KR102285271B1 (ko) * 2017-04-03 2021-08-03 삼성전자주식회사 반도체 장치
KR102336827B1 (ko) * 2017-06-08 2021-12-09 삼성전자주식회사 반도체 장치
KR102283024B1 (ko) * 2017-09-01 2021-07-27 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US11444173B2 (en) * 2017-10-30 2022-09-13 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure with salicide layer and method for forming the same
KR102376508B1 (ko) * 2017-11-16 2022-03-18 삼성전자주식회사 집적회로 장치 및 그 제조 방법
US10629693B2 (en) * 2017-11-17 2020-04-21 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure with barrier layer and method for forming the same
US10438846B2 (en) * 2017-11-28 2019-10-08 Taiwan Semiconductor Manufacturing Co., Ltd. Physical vapor deposition process for semiconductor interconnection structures
US10541199B2 (en) * 2017-11-29 2020-01-21 International Business Machines Corporation BEOL integration with advanced interconnects
US10340384B2 (en) * 2017-11-30 2019-07-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing fin field-effect transistor device
WO2019207418A1 (ja) * 2018-04-27 2019-10-31 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
US10867848B2 (en) * 2018-04-30 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US10854716B2 (en) * 2018-07-30 2020-12-01 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with source/drain contact formed using bottom-up deposition
US11342229B2 (en) * 2019-06-13 2022-05-24 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming a semiconductor device structure having an electrical connection structure
US11342225B2 (en) * 2019-07-31 2022-05-24 Taiwan Semiconductor Manufacturing Company, Ltd. Barrier-free approach for forming contact plugs
KR20210024367A (ko) * 2019-08-23 2021-03-05 삼성전자주식회사 반도체 소자
US11158539B2 (en) * 2019-10-01 2021-10-26 Taiwan Semiconductor Manufacturing Co., Ltd. Method and structure for barrier-less plug
US11088251B2 (en) * 2019-10-01 2021-08-10 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain contacts for semiconductor devices and methods of forming
US11674216B2 (en) * 2019-12-24 2023-06-13 Applied Materials, Inc. Methods and apparatus for depositing aluminum by physical vapor deposition (PVD) with controlled cooling
KR20210090768A (ko) * 2020-01-10 2021-07-21 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US11302784B2 (en) * 2020-01-17 2022-04-12 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device having contact feature and method of fabricating the same
US11532750B2 (en) * 2020-02-27 2022-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacture
US11393756B2 (en) * 2020-03-16 2022-07-19 Micron Technology, Inc. Methods of forming microelectronic devices, and related microelectronic devices, memory devices, and electronic systems
KR20210129795A (ko) * 2020-04-20 2021-10-29 삼성전자주식회사 반도체 소자
US11742404B2 (en) * 2020-04-29 2023-08-29 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
US11616062B2 (en) * 2020-04-30 2023-03-28 Taiwan Semiconductor Manufacturing Co., Ltd. Gate isolation for multigate device
US11569382B2 (en) * 2020-06-15 2023-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of fabricating the same
US11158634B1 (en) * 2020-06-15 2021-10-26 Taiwan Semiconductor Manufacturing Co., Ltd. Backside PN junction diode
US11923290B2 (en) * 2020-06-26 2024-03-05 Intel Corporation Halogen treatment for NMOS contact resistance improvement
US11355637B2 (en) * 2020-06-30 2022-06-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
US11574870B2 (en) * 2020-08-11 2023-02-07 Micron Technology, Inc. Microelectronic devices including conductive structures, and related methods
KR20220022780A (ko) * 2020-08-19 2022-02-28 삼성전자주식회사 반도체 소자
US20220136092A1 (en) * 2020-08-19 2022-05-05 Jagannathan Rajagopalan Systems and methods for tailored microstructures using templated grain nucleation
US11515162B2 (en) * 2020-08-31 2022-11-29 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
KR20220030456A (ko) * 2020-09-01 2022-03-11 삼성전자주식회사 반도체 장치
KR20220030455A (ko) * 2020-09-01 2022-03-11 삼성전자주식회사 반도체 장치
US11955379B2 (en) * 2020-09-15 2024-04-09 Taiwan Semiconductor Manufacturing Company, Ltd. Metal adhesion layer to promote metal plug adhesion
US20220102510A1 (en) * 2020-09-25 2022-03-31 Intel Corporation Dual contact process with stacked metal layers
US20220102522A1 (en) * 2020-09-25 2022-03-31 Intel Corporation Low resistance and reduced reactivity approaches for fabricating contacts and the resulting structures
US11335702B1 (en) * 2020-11-13 2022-05-17 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same

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Publication number Publication date
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