KR101380875B1 - 금속 배선 및 그 형성 방법 - Google Patents

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Abstract

본 발명은 금속 배선 및 그 형성 방법에 관한 것이다.
본 발명은 기판 상부에 절연막을 형성한 후 절연막의 일부를 하부를 향해 점차 폭이 커지도록 식각하여 기판을 노출시키고, 노출된 기판을 식각하여 트렌치를 형성한 후 트렌치로부터 절연막이 제거된 영역 사이에 금속층을 형성하여 금속 배선을 형성하고, 이를 표시 장치의 게이트 라인 형성에 이용한다.
본 발명에 의하면, 역 테이퍼 형상의 절연막 사이에 금속층을 형성함으로써 에지 빌드 업 현상이 발생되지 않아 단차가 발생되지 않는다. 따라서, 표시 장치에 이용하면 단차로 인한 액정 충진 불량에 따른 투과율 감소 등의 문제를 해결할 수 있어 표시 품질을 향상시킬 수 있다.
절연막, 역 테이퍼, 플라즈마, 건식 식각, 에지 빌드 업, 액정 충진 불량

Description

금속 배선 및 그 형성 방법{Metal line and method of forming the same}
본 발명은 금속 배선에 관한 것으로, 특히 매몰형(buried type) 금속 배선 및 그 형성 방법에 관한 것이다.
평판형 표시 장치의 하나인 액정 표시 장치(Liquid Crystal Display; LCD)는 게이트 라인, 데이터 라인, 화소 전극, 박막 트랜지스터 등이 형성된 하부 기판과 공통 전극 등이 형성된 상부 기판, 그리고 이들 사이에 형성된 액정층을 포함한다. 이러한 액정 표시 장치는 화소 전극 및 공통 전극에 전압을 인가하여 액정층에 전계를 생성하고, 이를 통하여 액정층의 액정 분자들의 배향을 결정하고 입사광의 편광을 제어함으로써 영상을 표시한다.
액정 표시 장치는 대면적 및 고해상도를 구현하기 위해 금속 배선의 저항을 낮추는 것이 절대적으로 요구되고 있다. 따라서, 구리(Cu), 은(Ag) 등의 비저항이 낮은 물질을 이용하여 금속 배선을 형성하고 있다. 그런데, 이러한 저저항 물질을 이용해서도 금속 배선의 저항을 더욱 낮추기 위해서는 금속 배선의 폭을 증가시키 거나 금속 배선의 두께를 증가시켜야 한다.
그러나, 금속 배선의 폭을 증가시키면 금속 배선의 폭이 증가함에 따라 화소 영역의 폭이 그만큼 좁아져 투과율이 저하되게 된다. 또한, 금속 배선의 두께를 증가시키면, 예를들어 4000∼5000Å의 두께로 게이트 전극을 포함한 게이트 라인을 형성하게 되면 기판과 게이트 라인 사이에 큰 단차가 발생하게 된다. 이러한 단차는 이후 게이트 전극과 중첩되도록 형성되는 소오스 및 드레인 전극에 의해 더욱 크게 된다. 하부 기판에 이렇게 큰 단차가 발생되면 액정 충진이 불량하게 되고, 이에 따라 액정 분자의 배향이 일정하지 않아 투과율이 고르지 못하게 되며, 표시 품질이 저하되게 된다.
따라서, 기판에 트렌치를 형성하고, 트렌치에 금속 배선을 형성하는 매몰형 금속 배선을 형성하는 방법이 제시되었다. 기판에 트렌치를 형성하고 여기에 도금 방법을 이용하여 매몰형 금속 배선을 형성시에 트렌치 에지부에서 금속층이 더 빨리 성장되는 에지 빌드 업(edge build up) 현상이 발생되어 금속층의 일부가 두껍게 형성되는 불량이 발생된다.
본 발명은 기판에 트렌치를 형성하고, 트렌치 내에 매몰형 금속 배선을 형성할 때 빌드 업(build up) 현상이 발생되지 않아 단차를 줄일 수 있는 금속 배선 및 그 형성 방법을 제공한다.
본 발명은 기판 상부에 절연막을 형성하고 절연막을 역 테이퍼(taper) 형상으로 식각한 후 기판을 식각하여 트렌치를 형성함으로써, 매몰형 금속 배선의 에지 빌드 업(edge build up)을 방지할 수 있는 금속 배선 및 그 형성 방법을 제공한다.
본 발명의 일 양태에 따른 금속 배선은 하부를 향해 점차 폭이 좁아지도록 트렌치가 형성된 기판; 상기 기판 상에 형성되어 하단부를 향해 점차 폭이 커지도록 패터닝되고, 상기 패터닝된 부분이 상기 트렌치를 노출시키는 절연막; 및 상기 트렌치로부터 상기 절연막의 패터닝된 부분 사이에 형성된 금속층을 포함한다.
상기 절연막은 상기 기판과 식각면이 90°이하의 내각을 이루도록 패터닝되고, 바람직하게는 상기 기판과 식각면이 5° 내지 85°의 내각을 이루도록 패터닝된다.
상기 금속층은 상기 절연막의 표면 높이와 같거나 표면 높이보다 낮은 높이로 형성된다.
본 발명의 다른 양태에 따른 금속 배선 형성 방법은 기판 상부에 절연막을 형성하는 단계; 상기 절연막의 일부를 하부를 향해 점차 폭이 커지도록 식각하여 상기 기판을 노출시키는 단계; 상기 노출된 기판을 식각하여 트렌치를 형성하는 단계; 및 상기 트렌치로부터 상기 절연막의 식각된 영역 사이에 금속층을 형성하는 단계를 포함한다.
상기 절연막 상부에 감광막 패턴을 형성한 후 상기 감광막 패턴 하부에 언더컷이 발생되도록 상기 절연막을 식각한다.
상기 절연막은 플라즈마를 이용한 건식 식각 공정으로 식각한다.
상기 절연막은 상기 기판과 식각면이 90°이하의 내각을 이루도록 식각되고, 바람직하게는 5° 내지 85°의 내각을 이루도록 식각된다.
상기 절연막은 압력, 고주파 파워, 식각 가스의 유입량 및 식각 시간 중 적어도 어느 하나를 조절하여 식각 경사를 조절한다.
상기 트렌치는 하단부를 향해 점차 폭이 좁아지는 형상으로 형성된다.
상기 트렌치는 상기 절연막 식각 공정보다 낮은 압력과 높은 고주파 파워 및 적은 양의 식각 가스를 유입하여 형성한다.
상기 금속층은 상기 트렌치 상에 시드층을 형성한 후 전기도금법으로 형성한다.
상기 금속층은 상기 절연막의 표면 높이와 같거나 표면 높이보다 낮은 높이로 형성된다.
본 발명의 다른 양태에 따른 금속 배선은 기판; 상기 기판 상에 형성되어 하 단부를 향해 점차 폭이 커지도록 패터닝되어 형성된 절연막; 및 상기 절연막의 패터닝된 부분에 형성된 금속층을 포함한다.
상기 절연막은 상기 기판과 식각면이 90°이하의 내각을 이루도록 패터닝된다.
상기 절연막은 상기 기판과 식각면이 5° 내지 85°의 내각을 이루도록 패터닝된다.
상기 금속층은 상기 절연막의 표면 높이와 같거나 표면 높이보다 낮은 높이로 형성된다.
본 발명의 또다른 양태에 따른 금속 배선은 트렌치가 형성된 기판; 상기 기판 상에 형성되어 하단부를 향해 점차 폭이 커지도록 패터닝되고, 상기 패터닝된 부분이 상기 트렌치를 노출시키는 절연막; 및 상기 트렌치로부터 상기 절연막의 패터닝된 부분 사이에 형성된 금속층을 포함한다.
상기 절연막은 상기 기판과 식각면이 90°이하의 내각을 이루도록 패터닝된다.
상기 절연막은 상기 기판과 식각면이 5° 내지 85°의 내각을 이루도록 패터닝된다.
상기 금속층은 상기 절연막의 표면 높이와 같거나 표면 높이보다 낮은 높이로 형성된다.
본 발명에 의하면, 기판 상부에 절연막을 형성한 후 절연막을 역 테이퍼 형상으로 식각하고, 기판을 식각하여 트렌치를 형성한 후 트렌치 및 절연막 패턴 사이가 매립되도록 금속층을 형성하여 금속 배선을 형성한다.
이에 따라 트렌치의 깊이 및 절연막의 두께에 해당하는 정도의 두께로 금속 배선을 형성하여 충분히 낮은 저항을 갖는 금속 배선을 형성할 수 있다.
또한, 매립형 금속 배선을 형성함으로써 단차가 발생되지 않기 때문에 이후 발생되는 액정 충진 불량에 따른 투과율 감소 등의 문제를 해결할 수 있어 표시 품질을 향상시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 여러 층 및 각 영역을 명확하게 표현하기 위하여 두께를 확대하여 표현하였으며 도면상에서 동일 부호는 동일한 요소를 지칭하도록 하였다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 “상부에” 또는 “위에” 있다고 표현되는 경우는 각 부분이 다른 부분의 “바로 상부” 또는 “바로 위에” 있는 경우뿐만 아니라 각 부분과 다른 부분의 사이에 또 다른 부분이 있는 경우도 포함 한다.
도 1(a) 내지 도 1(f)는 본 발명의 실시 예에 따른 금속 배선 형성 방법을 설명하기 위해 도시한 개략 단면도이다.
도 1(a)를 참조하면, 기판(10) 상부에 절연막(20)을 형성하고, 절연막(20) 상부에 감광막(30)을 형성한다. 기판(10)은 플라스틱 기판(PE, PES, PET, PEN 등), 유리 기판 등의 절연성 기판을 이용하는 것이 바람직하다. 절연막(20)은 기판(10) 및 감광막(30)과 식각 선택비에 차이가 나는 물질을 이용하여 형성하는데, 산화 실리콘(SiO2)막 또는 질화 실리콘(SiNx)막을 이용할 수 있다. 또한, 절연막(20)은 이후 형성하고자 하는 금속 배선의 두께에 따라 그 두께가 조절되는데, 예를들어 2000∼3000Å 정도의 두께로 형성한다. 그리고, 소정의 마스크(미도시)를 이용하여 감광막(30)을 노광한 후 현상하여 절연막(20)의 소정 영역이 노출되도록 한다.
도 1(b)를 참조하면, 패터닝된 감광막(30)을 식각 마스크로 이용한 건식 식각 공정으로 노출된 절연막(20)을 식각한다. 건식 식각 공정은 바람직하게는 플라즈마를 이용한 건식 식각 공정을 이용한다. 이때, 절연막(20)은 과도 식각되어 패터닝된 감광막(30)의 안쪽까지 절연막(20)이 식각되어 언더컷(undercut)이 발생되도록 하며, 하단부를 향해 점차 폭이 넓어지는 역 테이퍼 형상으로 절연막(20)이 식각되도록 한다. 역 테이퍼 형상으로 형성된 절연막(20)은 기판(10)의 표면을 기준으로 기판(10)과 절연막(20) 식각면이 90°이하의 내각(α)으로 형성되며, 바람직하게는 5°∼85°의 내각(α)으로 형성된다. 내각(α)이 5°이하일 경우 이후 전 기도금 공정에서 금속층이 기판(10)과 절연막(20)의 식각면 사이에 형성되지 않을 수도 있으며, 80°이상일 경우 빌드 업이 발생될 수 있다. 여기서, 절연막(20)을 역 테이퍼 형상으로 식각하기 위해서는 예를들어 플라즈마 건식 식각 장비에서 200∼1000mTorr의 압력에서 500∼1500W의 고주파 파워를 상부 전극에 인가하여 실시한다. 또한, 식각 가스로서 불소를 포함하는 가스와 산소 가스, 그리고 불활성 가스를 유입하는데, 불소를 포함하는 가스는 예를들어 SF6 가스를 200∼500sccm 정도 유입하고, 산소 가스 및 불활성 가스는 50∼200sccm 및 100∼300sccm 정도 유입하여 약 30∼50초 정도 식각 공정을 실시한다. 여기서, 압력, 고주파 파워, 식각 가스의 유입량 및 식각 시간중 적어도 하나를 조절하여 절연막(20)을 소정 각도의 역 테이퍼 형상으로 식각할 수 있다.
도 1(c)를 참조하면, 절연막(20)을 역 테이퍼 형상으로 식각한 후 기판(10)을 식각하여 트렌치(40)를 형성한다. 트렌치(40)를 형성하기 위한 기판(10) 식각 공정은 바람직하게는 플라즈마를 이용한 건식 식각 공정으로 실시한다. 트렌치(40)는 역 테이퍼 형상으로 식각된 절연막(20)과 반대 형상, 즉 상부의 폭이 하부의 폭보다 넓은 정 테이퍼 형상으로 형성된다. 또한, 트렌치(40)는 식각 공정중 발생되는 감광막(30)의 소모(consume)량을 고려하여 예를들어 1000∼2000Å 정도의 깊이로 형성한다. 트렌치(40)를 형성하기 위한 식각 공정은 절연막(20)을 역 테이퍼 형상으로 식각하기 위한 식각 공정보다 낮은 압력과 높은 고주파 파워, 그리고 적은 양의 식각 가스를 유입하여 실시할 수 있다. 예를들어 10∼50mTorr의 압력과 2500 ∼4000W의 고주파 파워를 상부 전극에 인가하고, 1500∼2500W의 고주파 파워를 하부 전극에 인가하여 실시한다. 또한, 식각 가스로서 불소를 포함하는 가스와 산소 가스, 그리고 불활성 가스를 유입하는데, 불소를 포함하는 가스는 예를들어 SF6 가스를 50∼100sccm 정도 유입하고, 산소 가스 및 불활성 가스는 10∼50sccm 및 30∼100sccm 정도 유입하여 약 80∼100초 정도 식각 공정을 실시한다.
도 1(d)를 참조하면, 스퍼터링 방법으로 금속층을 형성하여 감광막(30) 상부 및 노출된 기판(10) 상부에 시드층(50)을 형성한다. 시드층(50)은 300∼700Å 정도의 두께로 형성하며, 몰리브덴(Mo), 구리(Cu), 알루미늄(Al) 또는 티타늄(Ti) 등으로 형성한다.
도 1(e)를 참조하면, 리프트 오프(lift off) 공정을 실시하여 절연막(20) 상부의 감광막(30)과 그 상부의 시드층(50)을 제거한다. 즉, 시드층(50)이 형성된 기판(10)을 감광막 용제에 담그면 감광막 용제는 노출된 감광막(30)의 측면을 따라 감광막(30)과 기판(10) 사이로 침투하고, 이에 따라 감광막(30)이 기판(10)으로부터 제거된다. 이때, 감광막(30) 상부에 형성된 시드층(50)도 감광막(30)과 함께 제거된다.
도 1(f)를 참조하면, 전기도금(electro plating) 공정으로 절연막(20)에 의해 노출된 기판(10)에 금속층(60)을 형성한다. 즉, 증착하고자 하는 금속 물질, 예를들어 구리로 구성된 전극봉과 기판(10)을 증착하고자 하는 금속 이온이 함유된 전해질 용액, 예를들어 황화구리(CuSO4) 용액에 넣고 기판(10)에 음전압, 전극봉에 양전압을 인가하면, 전극봉에 산화 반응이 일어나 금속 이온과 전자가 만들어진다. 금속 이온은 전해질 용액에 녹고 전자는 기판(10)으로 이동하여 기판(10)에 모인 전자들이 전해질 용액 속의 금속 이온과 만나 환원 반응이 일어나고, 금속층(60)이 성장하게 된다. 금속층(60)은 구리 이외에도 다양한 금속 물질 또는 합금 물질을 이용할 수 있다. 이렇게 전기도금을 실시하여 시드층(50)으로부터 금속층(60)이 성장하여 트렌치(40) 바닥으로부터 절연막(20)의 높이까지 금속층(60)이 형성되도록 한다. 이때, 역 테이퍼 형상의 절연막(20) 측면에 의해 금속층(60)의 성장이 방해되어 금속층(60)이 절연막(20)의 측면을 타고 먼저 성장하지 못한다. 즉, 금속층(60)이 고른 두께로 성장하게 된다. 따라서, 에지 빌드 업 현상이 발생되지 않는다. 여기서, 금속층(60)은 절연막(20)의 높이보다 낮은 높이까지 형성하는 것이 바람직하다. 예를들어 금속막(60)은 절연막(20)의 높이보다 약 500Å 낮은 높이로 형성한다.
한편, 상기 실시 예에서는 역 테이퍼 형상의 절연막(20)과 정 테이퍼 형상의 트렌치(40)가 형성되는 경우를 예로들어 설명하였다. 그러나, 이에 국한되지 않고 역 테이퍼 형상의 절연막(20)과 다양한 형상의 트렌치(40)는 모두 가능하다. 예를들어 역 테이퍼 형상의 절연막(20)을 이용하여 측면이 수직 형상의 트렌치(40)를 형성할 수 있다.
또한, 상기 실시 예는 기판 상에 매몰형 금속 배선을 형성하는 경우에 대해 설명하였으나, 이에 국한되지 않고 소정의 구조물 상부에 형성된 절연막을 역 테이퍼 형상으로 패터닝한 후 시드층 및 금속층을 형성할 수 있다. 예를들어 액정 표시 장치 제조 공정에서 게이트 라인, 게이트 절연막, 활성층 및 오믹 콘택층이 순차적으로 형성된 기판 상부에 절연막을 형성하고, 절연막을 역 테이퍼 형상으로 패터닝하여 게이트 절연막 및 오믹 콘택층의 소정 영역을 노출시킨 후 시드층 및 금속층을 형성할 수 있다. 이 경우 액정 표시 장치의 데이터 라인이 매몰형 금속 배선으로 형성된다.
<실험예>
도 2 및 도 3은 본 발명에 따른 역 테이퍼 형상으로 절연막을 식각한 상태의 단면 사진 및 기판을 식각한 단면 사진으로서, 각도의 (a)는 동일 조건에서 압력 또는 식각 시간을 조절하여 절연막을 식각한 상태의 단면 사진이고, 각도의 (b)는 그 후 동일 조건에서 기판을 식각한 단면 사진이다.
도 2(a)는 플라즈마 건식 식각 장비의 하부 전극과 상부 전극 사이의 간격을 55㎜로 유지하고 400mTorr의 압력과 800W의 고주파 파워를 인가하고, SF6 가스, 산소 가스 및 헬륨 가스를 각각 300sccm, 100sccm 및 150sccm 유입하여 32초 동안 식각 공정을 실시한 경우의 단면 사진이다. 도시된 바와 같이 상기 조건으로 32초 동안 식각 공정을 실시하면, 약 1.62㎛ 정도의 언더컷이 발생되고, 이때 기판 표면과 절연막 식각면의 외각(β)이 약 124.1°의 각도를 이루는 역 테이퍼 형상으로 절연 막이 식각되었다. 또한, 상기 조건으로 식각 시간을 조절하면 외각(β) 및 언더컷의 깊이를 조절할 수 있다. 예를들어 상기 조건으로 37초 동안 식각 공정을 실시하면, 약 2.06㎛ 정도의 언더컷이 발생되고, 이때 기판 표면과 절연막 식각면의 외각(β)이 약 126.6°의 각도를 이루는 역 테이퍼 형상으로 절연막이 식각된다.
또한, 도 2(b)는 상기 조건으로 절연막을 역 테이퍼 형상으로 식각한 후 10mTorr의 압력과 3000W의 고주파 파워, 그리고 2000W의 고주파 파워를 상부 전극 및 하부 전극에 각각 인가하고, SF6 가스, 산소 가스 및 아르곤 가스를 각각 80sccm, 20sccm 및 50sccm 정도 유입하여 90초 동안 기판을 식각하여 트렌치를 형성한 상태의 단면 사진이다. 도시된 바와 같이 기판이 식각되어 트렌치가 형성되며, 트렌치는 감광막 패턴의 소모(consume)량을 고려하여 2000Å 이하의 깊이로 형성된다.
한편, 도 3(a)는 플라즈마 건식 식각 장비의 하부 전극과 상부 전극 사이의 간격을 55㎜로 유지하고 200mTorr의 압력과 800W의 고주파 파워를 인가하고, SF6 가스, 산소 가스 및 헬륨 가스를 각각 300sccm, 100sccm 및 150sccm 유입하여 37초 동안 식각 공정을 실시한 경우의 단면 사진이다. 도시된 바와 같이 상기 조건으로 37초 동안 식각 공정을 실시하면, 약 1.22㎛ 정도의 언더컷이 발생되고, 이때 기판 표면과 절연막 식각면의 외각(β)이 약 125.9°의 각도를 이루는 역 테이퍼 형상으로 절연막이 식각되었다. 또한, 상기 조건으로 식각 시간을 조절하면 외각(β) 및 언더컷의 깊이를 조절할 수 있다. 예를들어 상기 조건으로 42초 동안 식각 공정을 실시하면, 약 1.38㎛ 정도의 언더컷이 발생되고, 이때 기판 표면과 절연막 식각면의 외각(β)이 약 124.3°의 각도를 이루는 역 테이퍼 형상으로 절연막이 식각되었다. 그런데, 이들의 경우 절연막 두께의 약 1/2 정도만 역 테이퍼 형상으로 형성되고 나머지 두께는 직각으로 형성되었다. 그러나, 이 경우에도 금속층을 절연막의 높이보다 낮은 높이로 형성할 경우 빌드 업 현상이 발생되지 않는다.
또한, 도 4(b)는 상기 조건으로 절연막을 역 테이퍼 형상으로 식각한 후 10mTorr의 압력과 3000W의 고주파 파워, 그리고 2000W의 고주파 파워를 상부 전극 및 하부 전극에 각각 인가하고, SF6 가스, 산소 가스 및 아르곤 가스를 각각 80sccm, 20sccm 및 50sccm 정도 유입하여 90초 동안 기판을 식각하여 트렌치를 형성한 상태의 단면 사진이다. 도시된 바와 같이 기판이 식각되어 트렌치가 형성되며, 트렌치는 감광막 패턴의 소모(consume)량을 고려하여 2000Å 이하의 깊이로 형성된다.
도 4은 종래의 정 테이퍼 형상으로 식각된 절연막에 금속층이 형성된 상태의 단면 사진이다. 이때, 도시된 바와 같이 정 테이퍼 형상의 절연막 식각면을 따라 금속층이 성장되는 빌드 업 현상이 발생된다. 이 경우 금속층을 원하는 두께로 성장시키면 금속층의 일부, 특히 절연막의 식각면 부근의 금속층이 절연막 높이보다 높게 성장되어 금속층이 고른 두께로 형성되지 않고 단차가 발생하게 된다.
도 5는 본 발명에 따라 역 테이퍼 형상으로 식각된 절연막에 금속층이 형성 된 상태의 단면 사진이다. 도시된 바와 같이 역 테이퍼 형상의 절연막 식각면에는 빌드 업 현상이 발생되지 않고 금속층이 전체적으로 고른 두께로 형성된다. 따라서, 단차가 발생되지 않는다.
상기와 같은 절연막을 역 테이퍼 형상으로 패터닝한 후 기판에 트렌치를 형성하고, 트렌치가 매립되도록 금속층을 형성하는 금속 배선 형성 방법은 액정 표시 장치의 게이트 라인 형성 공정에 적용되어 단차가 없는 하부 기판을 제조할 수 있다. 이러한 금속 배선 형성 공정을 액정 표시 장치의 하부 기판에 적용하여 게이트 라인을 형성하는 경우를 설명하면 다음과 같다.
도 6은 본 발명의 다른 실시 예에 따른 액정 표시 장치의 평면도이고, 도 7, 도 8 및 도 9는 각각 도 6의 Ⅰ-Ⅰ' 라인, Ⅱ-Ⅱ' 라인 및 Ⅲ-Ⅲ' 라인을 따라 절취한 상태의 단면도로서, 매몰형 게이트 라인이 형성된 하부 기판을 포함하는 액정 표시 장치를 나타낸다.
도 6, 도 7, 도 8 및 도 9를 참조하면, 본 발명의 일 실시 예에 따른 액정 표시 장치는 매몰형 게이트 라인(110), 데이터 라인(160), 보호막(170), 화소 전극(180)을 포함하는 하부 기판(100)과, 컬러 필터(230) 및 공통 전극(240)을 포함하는 상부 기판(200)과, 이들 사이에 형성된 액정층(300)을 포함한다.
하부 기판(100)은 기판(101) 상에 서로 소정 간격 이격되어 일 방향으로 연장되며 기판(101)에 매몰되어 형성된 복수의 게이트 라인(110), 서로 소정 간격 이격되어 게이트 라인(110)과 교차되는 타 방향으로 연장 형성되며 절연막(20) 및 게 이트 절연막(130)에 의해 게이트 라인(110)과 절연된 복수의 데이터 라인(160), 데이터 라인(160) 상부에 형성된 보호막(170), 보호막(170) 상부에 형성된 화소 전극(180), 그리고 게이트 라인(110), 데이터 라인(160) 및 화소 전극(180)에 연결된 박막 트랜지스터(T)를 포함한다.
절연막(20)은 기판(10) 상부에 형성되며, 게이트 라인(110) 및 유지 전극 라인(120)이 형성될 부분의 기판(10)이 노출되도록 형성된다. 또한, 절연막(20)은 상부의 폭이 하부의 폭보다 좁은 역 테이퍼 형상으로 기판(10)이 노출되도록 형성된다. 절연막(20)의 두께는 게이트 라인(110) 및 유지 전극 라인(120)의 두께에 따라 조절된다. 또한, 절연막(20)은 산화 실리콘(SiO2)막 또는 질화 실리콘(SiNx)막 등의 투명 무기 절연막을 이용하여 형성한다.
게이트 라인(110)은 일 방향, 예를들어 가로 방향으로 연장되어 형성되며, 게이트 라인(110)의 일부가 상부 또는 하부로 돌출되어 게이트 전극(111)이 형성된다. 또한, 게이트 라인(110)은 기판(10) 표면보다 낮은 깊이로부터 소정 두께로 형성된다. 예를들어 게이트 라인(110)은 4000∼5000Å 정도의 두께로 형성되는데, 기판(10) 표면보다 약 2000Å 낮은 깊이로부터 기판(10) 표면보다 약 2000∼3000Å 높은 두께로 형성된다. 이때, 게이트 라인(110)은 절연막(20)의 표면 높이보다 낮게 형성되는 것이 바람직하다. 그리고, 게이트 라인(110)은 소정의 굴곡 패턴을 갖도록 형성될 수 있다.
게이트 라인(110)과 이격되어 유지 전극 라인(120)이 형성될 수 있다. 유지 전극 라인(120)은 두 게이트 라인(110) 사이에서 게이트 라인(110)과 평행하게 형성되며, 게이트 라인(110) 사이의 중앙부에 형성될 수도 있고, 일 게이트 라인(110)에 근접하게 형성될 수도 있다. 또한, 유지 전극 라인(120)은 게이트 라인(110)과 동일 공정에 의해 동일 두께로 형성되며, 동일 폭으로 형성될 수 있으나, 다른 폭으로도 형성될 수 있다. 또한, 유지 전극 라인(120)은 게이트 절연막(130)을 사이에 두고 화소 전극(180)과 함께 유지 캐패시터를 이룬다.
여기서, 게이트 라인(110) 및 유지 전극 라인(120)은 역 테이퍼 형상으로 절연막(20)을 패터닝하고 기판(10)에 트렌치를 형성한 후 금속층을 전기도금 공정으로 형성하는 매립형 금속 배선 형성 공정을 이용하여 형성될 수 있다. 이들은 알루미늄(Al), 구리(Cu), 네오디뮴(Nd), 은(Ag), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 및 몰리브덴(Mo) 중 적어도 어느 하나의 금속 또는 이들을 포함하는 합금으로 형성될 수 있다.
게이트 절연막(130)은 게이트 라인(110) 및 유지 전극 라인(120)이 형성된 기판(101) 상부에 형성된다. 즉, 게이트 절연막(130)은 절연막(20)과 그 사이에 노출된 게이트 라인(110) 및 유지 전극 라인(120) 상부에 형성된다. 게이트 절연막(130)은 산화 실리콘(SiO2) 또는 질화 실리콘(SiNx) 등의 무기 절연막을 이용하여 단일층 또는 다중층으로 형성될 수 있으며, 절연막(20)과 동일 물질로 형성될 수도 있다.
게이트 전극(111) 상부의 게이트 절연막(130) 상부에는 제 1 반도체 물질로 이루어진 활성층(140)이 형성되며, 활성층(140)의 상부에는 제 2 반도체 물질로 이루어진 오믹 콘택층(150)이 형성된다. 여기서, 제 1 반도체 물질은 비정질 실리콘 등을 포함하고, 제 2 반도체 물질은 실리사이드 또는 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 실리콘 등을 포함한다.
데이터 라인(160)은 게이트 라인(110)과 교차되는 방향, 예를들어 세로 방향으로 연장되어 형성된다. 또한, 데이터 라인(160)은 그 일부가 돌출되어 소오스 전극(161)이 형성되며, 소오스 전극(161)과 소정 간격 이격되어 드레인 전극(162)이 형성된다. 소오스 전극(161), 드레인 전극(162)을 포함한 데이터 라인(160)은 게이트 라인(110) 및 유지 전극 라인(120)을 형성하기 위해 이용하는 물질을 이용하여 형성할 수 있으며, 단일층 뿐만 아니라 다층으로 형성할 수 있다. 또한, 데이터 라인(160)은 소정의 굴곡 패턴으로 형성될 수 있다.
박막 트랜지스터(T)는 게이트 라인(110)에 공급되는 신호에 응답하여 데이터 라인(160)에 공급되는 화소 신호가 화소 전극(180)에 충전되도록 한다. 따라서, 박막 트랜지스터(T)는 게이트 라인(110)에 접속된 게이트 전극(111)과, 데이터 라인(160)에 접속된 소오스 전극(161)과, 화소 전극(180)에 접속된 드레인 전극(162)과, 게이트 전극(111)과 소오스 전극(161) 및 드레인 전극(162) 사이에 순차적으로 형성된 게이트 절연막(130), 활성층(140) 및 오믹 콘택층(150)을 포함한다. 이때, 오믹 콘택층(150)은 채널부를 제외한 게이트 절연막(130) 상에 형성될 수 있다.
박막 트랜지스터(T) 및 데이터 라인(160) 상부에는 평탄화 특성이 우수하며, 감광성을 갖는 유기 물질, 플라즈마 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition; PECVD)으로 형성되는 저유전율 절연 물질 또는 질화 실리콘 등의 무기 물질로 이루어진 보호막(170)이 형성된다. 이때, 보호막(170)은 질화 실리콘 또는 산화 실리콘 등으로 이루어진 얇은 두께의 제 1 절연층(171)과 유기 절연 물질로 이루어진 두꺼운 두께의 제 2 절연층(172)으로 형성될 수 있다. 물론 제 2 절연층(172)을 대신하여 컬러 필터를 형성할 수 있는데, 이렇게 하여 COA(Color Filter on Array) 구조 또는 SCOA 구조의 액정 표시 패널을 형성할 수 있다.
보호막(170)의 일부가 제거되어 드레인 전극(162)을 노출시키는 제 1 콘택홀(191)이 형성되고, 유지 전극 라인(120) 상부의 게이트 절연막(130)을 노출시키는 제 2 콘택홀(192)이 형성된다.
화소 전극(180)은 보호막(170)상에 형성되며, 제 1 콘택홀(191)을 통해 드레인 전극(162)과 연결되고, 제 2 콘택홀(192)을 통해 게이트 절연막(130)을 사이에 두고 유지 전극 라인(120)과 유지 캐패시터를 이룬다.
또한, 화소 전극(180)은 액정의 배열 방향을 조정하기 위한 도메인 규제수단으로 절개 패턴(미도시)을 가질 수도 있다. 화소 전극(180)은 액정 분자의 배향을 위한 도메인 규제수단으로 절개 패턴(미도시) 대신에 돌기를 포함할 수도 있다. 이때, 화소 전극(180)의 절개 패턴(미도시)은 후술할 공통 전극(240)의 절개 패턴(미도시)과 함께 액정층을 다수의 도메인으로 분할하기 위해 형성될 수 있다.
한편, 상부 기판(200)은 제 2 절연 기판(210) 상에 형성된 선택적으로 형성된 블랙 매트릭스(220), 블랙 매트릭스(220) 사이에 형성된 컬러 필터(230) 및 전 체 상부에 형성된 공통 전극(240)을 포함한다.
블랙 매트릭스(220)는 화소 영역 사이에 형성되며, 화소 영역 이외의 영역으로 빛이 새는 것과 인접한 화소 영역들 사이의 광 간섭을 방지한다. 또한, 블랙 매트릭스(220)는 검은색 안료가 첨가된 감광성 유기 물질로 이루어진다. 검은색 안료로는 카본 블랙이나 티타늄 옥사이드 등을 이용한다. 한편, 블랙 매트릭스(220)는 Cr, CrOx 등의 금속 물질을 이용할 수도 있다.
컬러 필터(230)는 블랙 매트릭스(220)를 경계로 하여 적색(R), 녹색(G) 및 청색(B) 필터가 반복되어 형성된다. 컬러 필터(230)는 광원으로부터 조사되어 액정층(300)을 통과한 빛에 색상을 부여하는 역할을 하며, 감광성 유기 물질로 형성될 수 있다.
공통 전극(240)은 ITO(indium tin oxide) 또는 IZO(indium zinc oxide)등의 투명한 도전 물질로 형성되며, 블랙 매트릭스(220) 및 컬러 필터(230) 상부에 형성된다. 공통 전극(240)은 하부 기판(100)의 화소 전극(180)과 함께 액정층에 전압을 인가한다. 공통 전극(240)에는 절개 패턴(미도시)이 형성될 수도 있는데, 공통 전극(240)의 절개 패턴(미도시)은 화소 전극(180)의 절개 패턴(미도시)과 함께 액정층을 다수의 도메인으로 나누는 역할을 한다.
도 10(a) 내지 도 10(f), 도 11(a) 내지 도 11(f) 및 도 12(a) 내지 도 12(f)는 각각 도 7, 도 8 및 도 9의 하부 기판의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.
도 10(a), 도 11(a) 및 도 12(a)를 참조하면, 기판(10) 상부에 절연막(20) 및 감광막(30)을 순차적으로 형성한 후 제 1 마스크를 이용한 노광 및 현상 공정으로 감광막(30)을 패터닝한다. 감광막(30)은 게이트 전극(111), 게이트 라인(110) 및 유지 전극 라인(120)이 형성될 영역을 노출시키도록 패터닝된다. 패터닝된 감광막(30)을 마스크로 절연막(20)을 건식 식각하여 패터닝된 감광막(30) 하부에 언더컷이 발생되도록 하고, 절연막(20)의 식각면이 역 테이퍼 형상으로 형성되도록 한다. 그리고, 기판(10)을 식각하여 트렌치(40)를 형성한 후 감광막(30) 상부 및 노출된 기판(10) 상부에 스퍼터링 방법으로 시드층(50)을 형성한다.
여기서, 절연막(20)을 역 테이퍼 형상으로 식각하기 위해서는 예를들어 플라즈마 건식 식각 장비에서 200∼1000mTorr의 압력과 500∼1500W의 고주파 파워를 상부 전극에 인가하여 실시한다. 또한, 식각 가스로서 불소를 포함하는 가스, 예를들어 SF6 가스를 200∼500sccm 정도 유입하고, 산소 가스 및 불활성 가스는 50∼200sccm 및 100∼300sccm 정도 유입하여 약 30∼50초 정도 식각 공정을 실시한다. 여기서, 압력, 고주파 파워, 식각 가스의 유입량 및 식각 시간중 적어도 어느 하나를 조절하여 절연막(20)을 소정 각도의 역 테이퍼 형상으로 식각한다.
또한, 트렌치(40)는 역 테이퍼 형상으로 식각된 절연막(20)과 반대 형상, 즉 상부의 폭이 하부의 폭보다 넓은 정 테이퍼 형상으로 형성된다. 또한, 트렌치(40)는 식각 공정중 발생되는 감광막(30)의 소모(consume)량을 고려하여 예를들어 1000∼2000Å 정도의 깊이로 형성한다. 트렌치(40)를 형성하기 식각 공정은 절연막(20) 을 역 테이퍼 형상으로 식각하기 위한 식각 공정보다 낮은 압력과 높은 고주파 파워, 그리고 적은 양의 식각 가스를 유입하여 실시할 수 있다. 예를들어 10∼50mTorr의 압력과 2500∼4000W의 고주파 파워를 상부 전극에 인가하고, 전위차를 조절하기 위해 1500∼2500W의 고주파 파워를 하부 전극에 인가하여 실시한다. 또한, 식각 가스로서 불소를 포함하는 가스는 예를들어 SF6 가스를 50∼100sccm 정도 유입하고, 산소 가스 및 불활성 가스는 10∼50sccm 및 30∼100sccm 정도 유입하여 약 80∼100초 정도 식각 공정을 실시한다.
그리고, 시드층(50)은 스퍼터링 방법으로 금속층을 형성하여 감광막(30) 상부 및 노출된 기판(10) 상부에 형성한다. 시드층(50)은 300∼700Å 정도의 두께로 형성하며, 몰리브덴(Mo), 구리(Cu), 알루미늄(Al) 또는 티타늄(Ti) 등으로 형성한다.
도 10(b), 도 11(b) 및 도 12(b)를 참조하면, 리프트 오프(lift off) 공정을 실시하여 절연막(20) 상부의 감광막(30)과 그 상부의 시드층(50)을 제거한다. 그리고, 전기도금(electro plating) 공정으로 절연막(20)에 의해 노출된 기판(10)에 금속층(60)을 형성한다. 금속층(60)은 주로 구리를 이용하여 형성하는데, 구리 이외에도 다양한 금속 물질 또는 합금 물질을 이용할 수 있다. 이렇게 전기도금을 실시하여 시드층(50)으로부터 금속층(60)이 성장하여 트렌치(40) 바닥으로부터 절연막(20)의 높이까지 금속층(60)이 형성되도록 한다. 이때, 역 테이퍼 형상의 절연막(20) 측면에 의해 금속층(60)의 성장이 방해되어 금속층(60)이 절연막(20)의 측 면을 타고 먼저 성장하지 못한다. 즉, 금속층(60)이 고른 두께로 성장하게 된다. 따라서, 빌드 업 현상이 발생되지 않는다. 여기서, 금속층(60)은 절연막(20)의 높이보다 낮은 두께로 형성하는 것이 바람직하다. 예를들어 금속막(60)은 절연막(20)의 높이보다 약 500Å 낮은 높이로 형성한다. 이에 따라, 가로 방향으로 연장된 복수의 게이트 라인(110)이 서로 소정 간격 이격되어 형성되며, 게이트 라인(110)으로부터 일부 돌출된 복수의 게이트 전극(111)이 형성된다. 또한, 이와 동시에 게이트 라인(110) 사이에 유지 전극 라인(120)이 형성된다.
도 10(c), 도 11(c) 및 도 12(d)를 참조하면, 전체 상부면에 산화 실리콘막 또는 질화 실리콘막을 포함하는 무기 절연막을 이용하여 게이트 절연막(130)을 형성한다. 그리고, 전체 상부에 예를들어 비정질 실리콘막을 이용하여 제 1 반도체층을 형성한 후 그 상부에 도핑된 수소화 비정질 실리콘막을 이용하여 제 2 반도체층을 형성한다. 제 2 마스크를 이용한 사진 및 식각 공정으로 게이트 전극(111)과 중첩되도록 제 1 반도체층 및 제 2 반도체층을 패터닝하여 활성층(140) 및 오믹 콘택층(150)을 형성한다.
도 10(d), 도 11(d) 및 도 12(d)를 참조하면, 전체 상부에 제 2 도전층을 형성한 후 제 3 마스크를 이용한 사진 및 식각 공정으로 제 2 도전층을 패터닝한다. 이에 의해 게이트 라인(110)과 교차되어 연장되고 서로 소정 간격 이격된 복수의 데이터 라인(160)이 형성된다. 또한, 이와 동시에 게이트 전극(111) 상부에 소오스 전극(161)이 형성되고, 소오스 전극(161)과 이격되고 게이트 전극(111)과 일부 중첩되어 연장된 드레인 전극(162)이 형성된다. 이때, 소오스 전극(161) 및 드레인 전극(162) 사이에 노출된 오믹 콘택층(150)이 제거되며, 이에 의해 노출된 활성층(140)이 채널 영역이 된다. 여기서, 제 2 도전층으로는 금속 단일층 또는 다중층을 이용할 수도 있다.
도 10(e), 도 11(e) 및 도 12(e)를 참조하면, 전체 상부에 보호막(170)을 형성한다. 보호막(170)은 질화 실리콘 또는 산화 실리콘 등으로 이루어진 얇은 두께의 제 1 절연층(171)과 유기 절연 물질로 이루어진 두꺼운 두께의 제 2 절연층(172)으로 형성될 수 있다. 그리고, 제 4 마스크를 이용한 사진 및 식각 공정으로 보호막(170)의 일부를 식각한다. 이에 의해 드레인 전극(162)를 노출시키는 제 1 콘택홀(191), 유지 전극 라인(120) 상부의 게이트 라인(130)의 일부를 노출시키는 제 2 콘택홀(192)이 형성된다.
도 12(f), 도 13(f) 및 도 14(f)를 참조하면, 보호막(170) 상부에 제 3 도전층을 형성한 후 제 5 마스크를 이용한 사진 및 식각 공정으로 제 3 도전층을 패터닝한다. 이에 의해 화소 전극(170)이 형성되며, 화소 전극(170)은 제 1 콘택홀(191)을 통해 드레인 전극(162)과 연결되고, 제 2 콘택홀(192)를 통해 게이트 절연막(130)을 사이에 두고 유지 전극 라인(120)과 유지 전극을 이루게 된다. 여기서, 제 3 도전층은 ITO 또는 IZO를 포함하는 투명 도전막을 이용하여 형성하는 것이 바람직하다.
이후, 블랙 매트릭스, 컬러 필터 및 공통 전극이 형성된 상부 기판을 상기 하부 기판과 합착하여 LCD를 제작할 수 있다.
또한, 상기 실시 예는 게이트 라인을 기판 상에 매몰형 금속 배선으로 형성하는 경우에 대해 설명하였으나, 이에 국한되지 않고 데이터 라인을 매몰형 금속 배선으로 형성할 수도 있다. 즉, 액정 표시 장치 제조 공정에서 게이트 라인, 게이트 절연막, 활성층 및 오믹 콘택층을 순차적으로 형성한 후 절연막을 형성하고, 절연막을 역 테이퍼 형상으로 패터닝하여 게이트 절연막 및 오믹 콘택층의 소정 영역을 노출시킨 후 시드층 및 금속층을 형성할 수 있다. 이때, 절연막으로는 보호막의 제 1 절연층을 이용할 수도 있다. 물론 이 경우에도 게이트 라인은 매몰형으로 형성될 수 있다.
또한, 상기 금속 배선은 LCD 이외에 다양한 표시 장치에 이용될 수 있고, 또한 반도체 소자의 매몰형 게이트 형성 공정 등에 이용될 수 있다.
도 1(a) 내지 도 1(f)는 본 발명의 실시 예에 따른 금속 배선 형성 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
도 2 및 도 3은 본 발명에 따른 역 테이퍼 형상으로 절연막을 식각한 후 및 기판 식각 후의 단면 사진.
도 4는 종래의 정 테이퍼 형상으로 식각된 절연막에 금속층이 형성된 단면 사진.
도 5는 본 발명에 따라 역 테이퍼 형상으로 식각된 절연막에 금속층이 형성된 단면 사진.
도 6은 본 발명의 다른 실시 예에 따른 액정 표시 장치의 평면도.
도 7은 도 6의 Ⅰ-Ⅰ' 라인을 따라 절취한 상태의 단면도.
도 8은 도 6의 Ⅱ-Ⅱ' 라인을 따라 절취한 상태의 단면도.
도 9는 도 6의 Ⅲ-Ⅲ' 라인을 따라 절취한 상태의 단면도.
도 10(a) 내지 도 10(f)는 도 6의 Ⅰ-Ⅰ' 라인을 따라 절취한 상태의 하부 기판 제조 방법을 설명하기 위해 순서적으로 도시한 단면도.
도 11(a) 내지 도 11(f)는 도 6의 Ⅰ-Ⅰ' 라인을 따라 절취한 상태의 하부 기판 제조 방법을 설명하기 위해 순서적으로 도시한 단면도.
도 12(a) 내지 도 12(f)는 도 6의 Ⅰ-Ⅰ' 라인을 따라 절취한 상태의 하부 기판 제조 방법을 설명하기 위해 순서적으로 도시한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 기판 20 : 절연막
30 : 감광막 40 : 트렌치
50 : 시드층 60 : 금속층
110 : 게이트 라인 120 : 유지 전극 라인
130 : 게이트 절연막 140 : 활성층
150 : 오믹 콘택층 160 : 데이터 라인
170 : 보호막 180 : 화소 전극

Claims (22)

  1. 하부를 향해 점차 폭이 좁아지도록 트렌치가 형성된 기판;
    상기 기판 상에 형성되어 하단부를 향해 점차 폭이 커지도록 패터닝되고, 상기 패터닝된 부분이 상기 트렌치를 노출시키는 절연막; 및
    상기 트렌치와 상기 절연막의 패터닝된 부분 사이에 채워지는 금속층을 포함하되,
    상기 트렌치에 형성된 상기 금속층의 단면적은 상기 기판과 가까울수록 감소하고,
    상기 절연막의 패터닝된 부분에 형성된 상기 금속층의 단면적은 상기 기판과 멀어질수록 감소하는 금속 배선.
  2. 제 1 항에 있어서, 상기 절연막은 상기 기판과 식각면이 90°이하의 내각을 이루도록 패터닝된 금속 배선.
  3. 제 2 항에 있어서, 상기 절연막은 상기 기판과 식각면이 5° 내지 85°의 내각을 이루도록 패터닝된 금속 배선.
  4. 제 3 항에 있어서, 상기 금속층은 상기 절연막의 표면 높이와 같거나 표면 높이보다 낮은 높이로 형성되는 금속 배선.
  5. 기판 상부에 절연막을 형성하는 단계;
    상기 절연막의 일부를 하부를 향해 점차 폭이 커지도록 식각하여 상기 기판을 노출시키는 단계;
    상기 노출된 기판을 식각하여 트렌치를 형성하는 단계; 및
    상기 트렌치와 상기 절연막의 식각된 영역 사이에 금속층을 채우는 단계를 포함하되,
    상기 트렌치에 형성된 상기 금속층의 단면적은 상기 기판과 가까울수록 감소하고,
    상기 절연막의 패터닝된 부분에 형성된 상기 금속층의 단면적은 상기 기판과 멀어질수록 감소하는 금속 배선 형성 방법.
  6. 제 5 항에 있어서, 상기 절연막 상부에 감광막 패턴을 형성한 후 상기 감광막 패턴 하부에 언더컷이 발생되도록 상기 절연막을 식각하는 금속 배선 형성 방법.
  7. 제 6 항에 있어서, 상기 절연막은 플라즈마를 이용한 건식 식각 공정으로 식각하는 금속 배선 형성 방법.
  8. 제 7 항에 있어서, 상기 절연막은 상기 기판과 식각면이 90°이하의 내각을 이루도록 식각되는 금속 배선 형성 방법.
  9. 제 8 항에 있어서, 상기 절연막은 상기 기판과 식각면이 5° 내지 85°의 내각을 이루도록 식각되는 금속 배선 형성 방법.
  10. 제 7 항에 있어서, 상기 절연막은 압력, 고주파 파워, 식각 가스의 유입량 및 식각 시간 중 적어도 어느 하나를 조절하여 식각 경사를 조절하는 금속 배선 형성 방법.
  11. 제 5 항에 있어서, 상기 트렌치는 하단부를 향해 점차 폭이 좁아지는 형상으로 형성되는 금속 배선 형성 방법.
  12. 제 11 항에 있어서, 상기 트렌치는 상기 절연막 식각 공정보다 낮은 압력과 높은 고주파 파워 및 적은 양의 식각 가스를 유입하여 형성하는 금속 배선 형성 방법.
  13. 제 5 항에 있어서, 상기 금속층은 상기 트렌치 상에 시드층을 형성한 후 전 기도금법으로 형성하는 금속 배선 형성 방법.
  14. 제 13 항에 있어서, 상기 금속층은 상기 절연막의 표면 높이와 같거나 표면 높이보다 낮은 높이로 형성되는 금속 배선 형성 방법.
  15. 기판;
    상기 기판 상에 형성되어 하단부를 향해 점차 폭이 커지도록 패터닝되어 형성된 절연막; 및
    상기 절연막의 패터닝된 부분에 채워진 금속층을 포함하되,
    상기 금속층의 단면적은 상기 기판과 멀어질수록 감소하는 금속 배선.
  16. 제 15 항에 있어서, 상기 절연막은 상기 기판과 식각면이 90°이하의 내각을 이루도록 패터닝된 금속 배선.
  17. 제 16 항에 있어서, 상기 절연막은 상기 기판과 식각면이 5° 내지 85°의 내각을 이루도록 패터닝된 금속 배선.
  18. 제 17 항에 있어서, 상기 금속층은 상기 절연막의 표면 높이와 같거나 표면 높이보다 낮은 높이로 형성되는 금속 배선.
  19. 트렌치가 형성된 기판;
    상기 기판 상에 형성되어 하단부를 향해 점차 폭이 커지도록 패터닝되고, 상기 패터닝된 부분이 상기 트렌치를 노출시키는 절연막; 및
    상기 트렌치와 상기 절연막의 패터닝된 부분 사이에 채워진 금속층을 포함하되,
    상기 트렌치에 형성된 상기 금속층의 단면적은 상기 기판과 가까울수록 감소하고,
    상기 절연막의 패터닝된 부분에 형성된 상기 금속층의 단면적은 상기 기판과 멀어질수록 감소하는 금속 배선.
  20. 제 19항에 있어서, 상기 절연막은 상기 기판과 식각면이 90°이하의 내각을 이루도록 패터닝된 금속 배선.
  21. 제 20 항에 있어서, 상기 절연막은 상기 기판과 식각면이 5° 내지 85°의 내각을 이루도록 패터닝된 금속 배선.
  22. 제 21 항에 있어서, 상기 금속층은 상기 절연막의 표면 높이와 같거나 표면 높이보다 낮은 높이로 형성되는 금속 배선.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10446635B2 (en) 2017-01-10 2019-10-15 Samsung Display Co., Ltd. Display device
US11322549B2 (en) 2016-11-08 2022-05-03 Samsung Display Co., Ltd. Display device

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI339444B (en) 2007-05-30 2011-03-21 Au Optronics Corp Conductor structure, pixel structure, and methods of forming the same
JP2011135469A (ja) * 2009-12-25 2011-07-07 Murata Mfg Co Ltd 弾性波装置
KR101820326B1 (ko) * 2010-11-30 2018-01-22 삼성디스플레이 주식회사 표시 기판 및 이의 제조 방법
KR101333333B1 (ko) * 2012-03-06 2013-11-27 한국생산기술연구원 씨드 레이어를 포함하는 기판의 제조방법
CN103258789A (zh) * 2013-04-17 2013-08-21 华中科技大学 一种通孔互联结构的制作方法及其产品
KR20150043748A (ko) * 2013-10-15 2015-04-23 삼성전자주식회사 반도체 소자의 패턴 형성 방법
KR102127240B1 (ko) * 2013-12-13 2020-06-26 엘지디스플레이 주식회사 표시장치 및 그 신호라인, 그 제조방법
KR102212455B1 (ko) * 2014-08-21 2021-02-05 엘지디스플레이 주식회사 박막트랜지스터 기판
KR102255030B1 (ko) 2015-01-08 2021-05-25 삼성디스플레이 주식회사 표시 장치
KR102605208B1 (ko) 2016-06-28 2023-11-24 삼성디스플레이 주식회사 유기 발광 표시 장치 및 유기 발광 표시 장치의 제조 방법
KR102583898B1 (ko) * 2018-04-30 2023-10-04 삼성디스플레이 주식회사 표시 패널 및 이의 제조 방법
CN109671692A (zh) * 2018-11-23 2019-04-23 中国科学院微电子研究所 Tsv结构及tsv露头方法
CN110109299B (zh) * 2019-04-09 2020-11-10 深圳市华星光电技术有限公司 一种显示面板的线路结构及其制造方法
CN110416076B (zh) * 2019-06-05 2021-11-12 福建省福联集成电路有限公司 一种改善金属线路断裂的方法及器件
KR20220030455A (ko) * 2020-09-01 2022-03-11 삼성전자주식회사 반도체 장치
KR20220030456A (ko) * 2020-09-01 2022-03-11 삼성전자주식회사 반도체 장치

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6284623B1 (en) 1999-10-25 2001-09-04 Peng-Fei Zhang Method of fabricating semiconductor devices using shallow trench isolation with reduced narrow channel effect
KR100366635B1 (ko) 2000-11-01 2003-01-09 삼성전자 주식회사 반도체 소자의 금속 배선 및 그 제조방법
KR20060097637A (ko) * 2005-03-10 2006-09-14 산요덴키가부시키가이샤 반도체 장치 및 그 제조 방법
KR100649312B1 (ko) 2005-12-29 2006-11-24 동부일렉트로닉스 주식회사 반도체 소자의 제조 방법

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6809421B1 (en) * 1996-12-02 2004-10-26 Kabushiki Kaisha Toshiba Multichip semiconductor device, chip therefor and method of formation thereof
JPH10268343A (ja) 1997-03-24 1998-10-09 Sharp Corp 液晶表示装置およびその製造方法
KR100471396B1 (ko) 2001-05-17 2005-02-21 비오이 하이디스 테크놀로지 주식회사 박막트랜지스터 액정표시장치의 제조방법
KR100433659B1 (ko) * 2001-05-17 2004-05-31 비오이 하이디스 테크놀로지 주식회사 박막트랜지스터 액정표시장치
KR20070001548A (ko) 2005-06-29 2007-01-04 엘지.필립스 엘시디 주식회사 액정표시장치용 어레이 기판의 제조방법
US20070066074A1 (en) * 2005-09-19 2007-03-22 Nace Rossi Shallow trench isolation structures and a method for forming shallow trench isolation structures
KR100672731B1 (ko) * 2005-10-04 2007-01-24 동부일렉트로닉스 주식회사 반도체 소자의 금속배선 형성방법
US7960097B2 (en) * 2007-10-30 2011-06-14 Triquint Semiconductor, Inc. Methods of minimizing etch undercut and providing clean metal liftoff

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6284623B1 (en) 1999-10-25 2001-09-04 Peng-Fei Zhang Method of fabricating semiconductor devices using shallow trench isolation with reduced narrow channel effect
KR100366635B1 (ko) 2000-11-01 2003-01-09 삼성전자 주식회사 반도체 소자의 금속 배선 및 그 제조방법
KR20060097637A (ko) * 2005-03-10 2006-09-14 산요덴키가부시키가이샤 반도체 장치 및 그 제조 방법
KR100649312B1 (ko) 2005-12-29 2006-11-24 동부일렉트로닉스 주식회사 반도체 소자의 제조 방법

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11322549B2 (en) 2016-11-08 2022-05-03 Samsung Display Co., Ltd. Display device
US12089465B2 (en) 2016-11-08 2024-09-10 Samsung Display Co., Ltd. Display device
US10446635B2 (en) 2017-01-10 2019-10-15 Samsung Display Co., Ltd. Display device
US10923556B2 (en) 2017-01-10 2021-02-16 Samsung Display Co., Ltd. Display device

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