KR20060135995A - 박막 트랜지스터 표시판 및 그 제조 방법 - Google Patents

박막 트랜지스터 표시판 및 그 제조 방법 Download PDF

Info

Publication number
KR20060135995A
KR20060135995A KR1020050055046A KR20050055046A KR20060135995A KR 20060135995 A KR20060135995 A KR 20060135995A KR 1020050055046 A KR1020050055046 A KR 1020050055046A KR 20050055046 A KR20050055046 A KR 20050055046A KR 20060135995 A KR20060135995 A KR 20060135995A
Authority
KR
South Korea
Prior art keywords
metal layer
pattern
layer
gate
forming
Prior art date
Application number
KR1020050055046A
Other languages
English (en)
Other versions
KR20070000025A (ko
Inventor
윤주선
Original Assignee
삼성전자주식회사
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020050055046A priority Critical patent/KR20070000025A/ko
Priority claimed from KR1020050055046A external-priority patent/KR20070000025A/ko
Priority to JP2006163509A priority patent/JP2007004158A/ja
Priority to US11/455,450 priority patent/US7666697B2/en
Priority to CN200610094112A priority patent/CN100587927C/zh
Publication of KR20060135995A publication Critical patent/KR20060135995A/ko
Publication of KR20070000025A publication Critical patent/KR20070000025A/ko
Priority to US12/691,881 priority patent/US20100117088A1/en

Links

Images

Abstract

이중층으로 이루어진 게이트 배선 형성시, 언더컷이 형성되는 것을 방지할 수 있는 박막 트랜지스터 표시판 및 그 제조 방법이 제공된다. 박막 트랜지스터 표시판 제조 방법은 저저항인 Al, AlNd, Cu 또는 Ag 중에서 어느 하나를 사용하여 제 1 금속층을 형성하는 단계, 상기 제1 금속층 상에 내열, 내식성을 갖는 Cr, CrNx, Ti, Mo 또는 MoW 중에서 어느 하나를 사용하여 제 2 금속층을 형성하는 단계, 상기 제 2 금속층 상에 식각 마스크를 형성하고, 상기 식각 마스크를 사용하여 상기 제 2 금속층 및 상기 제 1 금속층을 차례대로 식각하여 제 2 금속층 패턴 및 제 1 금속층 패턴을 형성하는 단계 및 상기 식각 마스크를 이용하여 상기 제 2 금속층 패턴을 선택적으로 재식각하여 최종 제 2 금속층 패턴의 폭이 최종 제 1 금속층 패턴의 폭과 실질적으로 동일하거나 작도록 하여 게이트 배선을 완성하는 단계를 포함한다.
데이터 배선, 게이트(gate) 배선, 이중층, 식각(etching), 언더컷(undercut)

Description

박막 트랜지스터 표시판 및 그 제조 방법{Thin Film Transistor substrate and method of manufacturing for the same}
도 1은 본 발명의 실시예에 따른 박막 트랜지스터 표시판의 배치도이다.
도 2는 도 1의 박막 트랜지스터 표시판의 Ⅰ-Ⅰ' 선에 대한 단면도이다.
도 3은 도 1의 박막 트랜지스터 표시판의 Ⅱ-Ⅱ' 선에 대한 단면도이다.
도 4a 내지 도 11b는 도 1의 박막 트랜지스터 표시판의 제조 방법을 순차적으로 나타낸 공정 단면도들이다.
도 12a 내지 도 12f는 본 발명의 실시예에 따른 게이트 배선 형성 방법을 순차적으로 나타낸 공정 단면도들이다.
<도면의 주요부분에 대한 부호의 설명>
10: 절연 기판
22, 24, 26: 게이트 배선
28: 유지 전극선
30: 게이트 절연막
40: 반도체층
50: 저항성 접촉층
60: 데이터 배선용 도전체
62, 64, 65, 66, 68: 데이터 배선
70: 보호막
72, 74, 76, 78: 접촉 구멍
82: 화소 전극
100, 110: 감광막
112, 114: 감광막 패턴
본 발명은 박막 트랜지스터 표시판 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 이중층으로 이루어진 게이트 배선 형성시, 언더컷이 형성되는 것을 방지할 수 있는 박막 트랜지스터 표시판 및 그 제조 방법에 관한 것이다.
액정 표시 장치(Liquid Crystal Display; LCD)는 컬러 필터를 포함하는 공통 전극 표시판과 박막 트랜지스터 어레이를 포함하는 박막 트랜지스터 표시판을 포함한다. 공통 전극 표시판과 박막 트랜지스터 표시판은 서로 대향하며 두 기판 사이에 개재된 실라인(seal line)에 의해 서로 접합되고, 그 사이에 형성된 일정한 공극에 액정층이 형성된다. 이와 같이, 액정 표시 장치는 전극이 형성되어 있는 두 장의 기판(공통 전극 표시판과 박막 트랜지스터 표시판)과 그 사이에 삽입되어 있는 액정층으로 이루어지며, 전극에 전압을 인가하여 액정층의 액정 분자들을 재배열시켜 투과되는 빛의 양을 조절함으로써 소정의 영상을 디스플레이할 수 있도록 구성된 장치이다. 액정 표시 장치는 비발광소자이기 때문에 박막 트랜지스터 후면에는 빛을 공급하기 위한 백라이트 유닛이 위치한다. 백라이트에서 조사된 빛은 액정의 배열 상태에 따라 투과량이 조정된다.
이러한 액정 표시 장치에 사용되는 박막 트랜지스터 표시판에는 게이트 배선과 소스/드레인을 포함하는 데이터 배선이 형성된다. 여기서 게이트 배선 및 데이터 배선은 단일막으로 이루어질 수도 있으며, 후속의 식각 공정으로 인해 게이트 배선 및 데이터 배선이 과식각되는 것을 방지하기 위해 이중막 또는 삼중막으로 형성될 수 있다. 게이트 배선의 경우, 보통 크롬 및 알루미늄의 이중막으로 형성된다.
박막 트랜지스터 표시판 생성 과정 중 게이트 배선 형성 과정을 살펴보면, 먼저 유리 기판에 크롬 및 알루미늄을 차례로 증착한다. 이렇게 유리 기판에 이중막이 형성되면, 마스크를 이용하여 감광 및 현상함으로써 패턴을 형성한다. 이 후, 습식 식각 공정을 거쳐 알루미늄층 및 크롬층을 순차적으로 식각하여 마스크 패턴에 해당하는 배선을 얻는다.
그런데 게이트 배선 형성시, 마스크를 이용하여 상부 알루미늄층 및 하부 크롬층을 습식 식각하는 경우, 크롬층의 식각률이 알루미늄층의 식각률보다 높아 크롬층의 게이트 배선 폭이 알루미늄층의 게이트 배선 폭보다 감소하는 스큐(skew) 현상이 발생한다. 이와 같이, 하부의 크롬층에 형성된 언더컷(undercut)은 액정 표시 장치에서 가로줄 불량의 원인이 된다.
이와 같은 불량 발생을 막기 위해 종래에는 각 층별로 포토(photo) 공정을 실시하거나 상부 알루미늄층 및 하부 크롬층을 차례로 식각한 후, 상부 알루미늄층을 한 번 더 식각하는 방법을 사용하였다.
그러나 각 층별로 포토 공정을 실시하는 경우, 공정에 사용되는 마스크 수가 늘어나 생산 비용이 증가한다는 문제가 있다. 또한 상부 알루미늄층을 2회 식각하는 경우에는, 상부 포토 레지스터(Photo Resister, PR)와 알루미늄층 간의 밀착력이 낮아 균일한 패턴을 얻을 수 없다는 문제가 있다.
본 발명이 이루고자 하는 기술적 과제는, 게이트 배선 형성시 언더컷이 형성되는 것을 방지할 수 있는 박막 트랜지스터 표시판 제조 방법을 제공하고자 하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는, 상기 방법에 의해 제조된 박막 트랜지스터를 제공하고자 하는 것이다.
그러나 본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 박막 트랜지스터 표시판 제조 방법은 저저항인 Al, AlNd, Cu 또는 Ag 중에서 어느 하나를 사용하여 제 1 금속층을 형성하는 단계, 상기 제1 금속층 상에 내열, 내식성을 갖는 Cr, CrNx, Ti, Mo 또는 MoW 중에서 어느 하나를 사용하여 제 2 금속층을 형성하는 단 계, 상기 제 2 금속층 상에 식각 마스크를 형성하고, 상기 식각 마스크를 사용하여 상기 제 2 금속층 및 상기 제 1 금속층을 차례대로 식각하여 제 2 금속층 패턴 및 제 1 금속층 패턴을 형성하는 단계 및 상기 식각 마스크를 이용하여 상기 제 2 금속층 패턴을 선택적으로 재식각하여 최종 제 2 금속층 패턴의 폭이 최종 제 1 금속층 패턴의 폭과 실질적으로 동일하거나 작도록 하여 게이트 배선을 완성하는 단계를 포함한다.
또한, 상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 박막 트랜지스터 표시판은 내열, 내식성을 갖는 Cr, CrNx, Ti, Mo 또는 MoW 중에서 어느 하나를 사용하여 형성된 제 2 금속층 패턴의 폭이 저저항인 Al, AlNd, Cu 또는 Ag 중에서 어느 하나를 사용하여 절연 기판 위에 형성된 제 1 금속층 패턴의 폭과 실질적으로 동일하거나 작은 복수의 게이트 배선, 상기 게이트 배선과 절연되어 교차하여 형성된 반도체 패턴 및 상기 반도체 패턴 상부에 분리되어 형성된 소스/드레인 전극을 포함하는 데이터 배선, 상기 게이트 배선과 상기 데이터 배선의 교차점 부근에 각각 형성되며, 상기 데이터 배선과 접속되는 박막 트랜지스터, 상기 데이터 라인 상부에 형성되는 보호막 및, 상기 게이트 라인과 데이터 라인에 의해 구획된 화소 영역에 형성되는 화소 전극을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발 명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
이하, 도 1 내지 도 3을 참조하여, 본 발명의 실시예에 따른 박막 트랜지스터 표시판의 구조에 대해 상세히 설명한다.
도 1은 본 발명의 실시예에 따른 박막 트랜지스터 표시판의 배치도이다. 도 2는 도 1의 박막 트랜지스터 표시판의 Ⅰ-Ⅰ' 선에 대한 단면도이다. 도 3은 도 1의 박막 트랜지스터 표시판의 Ⅱ-Ⅱ' 선에 대한 단면도이다.
절연 기판(10) 위에 게이트 배선(22, 24, 26) 및 유지 전극선(28)이 형성되어 있다.
게이트 배선은 가로 방향으로 뻗어 있는 게이트선(22), 게이트선(22)의 끝에 연결되어 있어 외부로부터의 게이트 신호를 인가받아 게이트선으로 전달하는 게이트선 패드(24) 및 게이트선(22)에 연결되어 있는 박막 트랜지스터의 게이트 전극(26)을 포함한다.
그리고 유지 전극선(28)은 후술할 화소 전극(82)과 연결된 유지 축전기용 도전체 패턴(68)과 중첩되어 화소의 전하 보존 능력을 향상시키는 유지 축전기를 이룬다. 이 때, 유지 전극선(28)은 후술할 화소 전극(82)과 게이트선(22)의 중첩으로 발생하는 유지 용량이 충분할 경우 형성하지 않을 수도 있다. 유지 전극선(28)에는 공통 전극 표시판의 공통 전극과 동일한 전압이 인가되는 것이 보통이다.
여기서, 게이트 배선(22, 24, 26) 및 유지 전극선(28)에는 단일 금속층 또는 제 1 금속층 및 제 2 금속층이 적층된 이중층이 사용될 수 있다. 이하, 본 발명에서는 게이트 배선(22, 24, 26) 및 유지 전극선(28)에 이중층이 사용된 경우를 예로 하여 설명하기로 한다.
게이트 배선(22, 24, 26)이 이중층으로 형성되는 경우, 유리기판에는 제 1 금속층 및 제 2 금속층이 순차적으로 형성된다. 이 때, 제 1 금속층으로는 Al, AlNd, Cu 또는 Ag 등이 사용될 수 있으며, 제 2 금속층으로는 Cr, CrNx, Ti, Mo 또는 MoW 등이 사용될 수 있다.
이러한 게이트 배선(22, 24, 26) 및 유지 전극선(28) 위에는 질화 규소(SiNx) 등으로 이루어진 게이트 절연막(30)이 형성되어 게이트 배선(22, 24, 26) 및 유지 전극선(28)을 덮고 있다.
게이트 절연막(30) 위에는 수소화 비정질 규소(hydrogenated amorphous silicon: a-Si)와 같은 반도체로 이루어진 반도체 패턴(42, 48)이 형성되어 있으며, 반도체 패턴(42, 48) 위에는 n형 불순물이 고농도로 도핑되어 있는 비정질 규소(n+ a-Si) 와 같은 물질로 이루어진 저항성 접촉층(ohmic contact layer; 55, 56, 58)이 형성되어 있다.
저항성 접촉층(54, 55, 56) 위에는 데이터 배선(62, 64, 65, 66, 68)이 형성되어 있다. 데이터 배선은 세로 방향으로 형성되어 있는 데이터선(62), 데이터선(62)의 한쪽 끝에 연결되어 외부로부터의 화상 신호를 인가받는 데이터선 패드 (68), 그리고 데이터선(62)의 분지인 박막 트랜지스터의 소스 전극(65)으로 이루어진 데이터선부(62, 68, 65)를 포함하며, 또한 데이터선부(62, 68, 65)와 분리되어 있으며 게이트 전극(26) 또는 박막 트랜지스터의 채널부(C)에 대하여 소스 전극(65)의 반대쪽에 위치하는 박막 트랜지스터의 드레인 전극(66)과 유지 전극선(28) 위에 위치하고 있는 유지 축전기용 도전체 패턴(64)도 포함한다. 유지 전극선(28)을 형성하지 않을 경우 유지 축전기용 도전체 패턴(64) 또한 형성하지 않는다.
저항성 접촉층(55, 56, 58)은 그 하부의 반도체 패턴(42, 48)과 그 상부의 데이터 배선(62, 64, 65, 66, 68)의 접촉 저항을 낮추어 주는 역할을 하며, 데이터 배선(62, 64, 65, 66, 68)과 완전히 동일한 형태를 가진다. 즉, 데이터선부(62, 65, 68) 하부에 형성된 저항성 접촉층 패턴(55)은 데이터선부(62, 68, 65)와 동일하고, 드레인 전극용 하부에 형성된 저항성 접촉층(56)은 드레인 전극(66)과 동일하며, 유지 축전기용 저항성 접촉층(58)은 유지 축전기용 도전체 패턴(64)과 동일하다.
한편, 반도체 패턴(42, 48)은 박막 트랜지스터의 채널부(C)를 제외하면 데이터 배선(62, 64, 65, 66, 68) 및 저항성 접촉층 패턴(55, 56, 58)과 동일한 모양을 하고 있다. 구체적으로는, 유지 축전기용 반도체층(48)과 유지 축전기용 도전체 패턴(64) 및 유지 축전기용 저항성 접촉층(58)은 동일한 모양이지만, 박막 트랜지스터용 반도체 패턴(42)은 데이터 배선 및 저항성 접촉층 패턴의 나머지 부분과 약간 다르다. 즉, 박막 트랜지스터의 채널부(C)에서 데이터선부(62, 68, 65), 특히 소스 전극(65)과 드레인 전극(66)이 분리되어 있고 데이터선부 저항성 접촉층(55)과 드 레인 전극용 저항성 접촉층 패턴(56)도 분리되어 있으나, 박막 트랜지스터용 반도체 패턴(42)은 이곳에서 끊어지지 않고 연결되어 박막 트랜지스터의 채널을 생성한다.
그리고, 반도체 패턴(42, 48), 저항성 접촉층(54, 55 56) 및 데이터 배선(62, 64, 65, 66, 68)이 이루는 측벽은 균일한 프로파일을 갖도록 형성되어 있다.
데이터 배선(62, 64, 65, 66, 68) 위에는 질화규소나 PECVD(plasma enhanced chemical vapor deposition) 방법에 의하여 증착된 a-Si:C:O 막 또는 a-Si:O:F 막(저유전율 CVD막) 또는 유기 절연막으로 이루어진 보호막(70)이 형성되어 있다. 보호막(70)은 드레인 전극(66), 데이터선 패드(64) 및 유지 축전기용 도전체 패턴(68)을 드러내는 접촉구멍(76, 78, 72)을 가지고 있으며, 또한 게이트 절연막(30)과 함께 게이트선 패드(24)을 드러내는 접촉 구멍(74)을 가지고 있다.
보호막(70) 위에는 박막 트랜지스터로부터 화상 신호를 받아 상판의 전극과 함께 전기장을 생성하는 화소 전극(82)이 형성되어 있다. 화소 전극(82)은 ITO 또는 IZP 등의 투명한 도전 물질로 만들어지며, 접촉 구멍(76)을 통하여 드레인 전극(66)과 물리적, 전기적으로 연결되어 화상 신호를 전달받는다. 화소 전극(82)은 또한 이웃하는 게이트선(22) 및 데이터선(62)과 중첩되어 개구율을 높이고 있으나, 중첩되지 않을 수도 있다. 또한 화소 전극(82)은 접촉 구멍(72)을 통하여 유지 축전기용 도전체 패턴(64)과도 연결되어 유지 축전기용 도전체 패턴(64)으로 화상 신호를 전달한다. 한편, 게이트선 패드(24) 및 데이터선 패드(68) 위에는 접촉 구멍(74, 78)을 통하여 각각 이들과 연결되는 보조 게이트선 패드(86) 및 보조 데이터 선 패드(88)이 형성되어 있으며, 이들은 패드(24, 68)과 외부 회로 장치와의 접착성을 보완하고 패드를 보호하는 역할을 하는 것으로 필수적인 것은 아니며, 이들의 적용 여부는 선택적이다.
이하, 도 4a 내지 도 11b를 참조하여, 본 발명의 실시예에 따른 박막 트랜지스터 표시판을 제조하는 방법에 대해 상세히 설명한다.
도 4a 내지 도 11b는 도 1의 박막 트랜지스터 표시판의 제조 방법을 순차적으로 나타낸 공정 단면도들이다.
먼저, 도 4a 및 도 4b에 도시된 바와 같이, 절연 기판(10) 상에 게이트선(22), 게이트선 패드(24), 게이트 전극(26)을 포함하는 게이트 배선(22, 24, 26) 및 유지 전극선(28)을 형성한다.
게이트 배선(22, 24, 26)을 형성하기 위해 먼저, 절연 기판(10) 상에 게이트 배선을 형성하기 위한 도전체를 적층한다. 이 때, 도전체는 알루미늄으로 구성된 단일층 또는 제 1 금속층(22a) 및 제 2 금속층(22b)이 적층된 이중막으로 형성될 수 있다.
도전체가 이중막으로 형성되는 경우, 절연 기판(10) 상에는 도 12a에 도시된 바와 같이, 제 1 금속층(220a) 및 제 2 금속층(220b)이 순차적으로 적층된다. 이 때, 제 1 금속층(220a)으로는 예를 들어, Al, AlNd, Cu 또는 Ag 등이 사용될 수 있으며, 제 2 금속층(220b)으로는 예를 들어, Cr, CrNx, Ti, Mo 또는 MoW 등이 사용될 수 있다. 전술한 예에서와 같이, 내열, 내식성을 갖는 물질로 이루어진 제 2 금속층(220b)은 후속으로 형성될 감광막(100)과의 밀착력이 우수하여 제 2 금속층 (220b)을 2차 식각하는 경우에도 균일한 패턴을 제공할 수 있다.
이와 같이, 절연 기판(10) 상에 제 1 금속층(220a) 및 제 2 금속층(220b)으로 이루어진 도전체가 적층되면, 제 2 금속층(220b) 상부에 감광막(100)을 도포한 후 사진, 현상함으로써, 도 12b 와 같이, 제 2 금속층(220b)에 식각 마스크를 형성한다.
이 후, 식각 마스크를 이용하여 도 12c 및 도 12d 와 같이, 제 2 금속층(220b) 및 제 1 금속층(220a)을 차례대로 식각하여 제 2 금속층 패턴(22b) 및 제 1 금속층 패턴(22a)을 형성한다. 이 때, 제 2 금속층(22b) 및 제 1 금속층(22a)은 습식 식각에 의해 패터닝될 수 있으며, 식각 마스크는 제 2 금속층(220b)의 식각 공정 이후에 제거될 수도 있다.
또는, 식각 마스크를 이용하여 제 2 금속층(220b) 및 제 1 금속층(220a)을 동시에 식각하는 방법도 가능하다. 이 때, 제 2 금속층(220b) 및 제 1 금속층(220a)은 건식 식각에 의해 패터닝될 수 있다.
그 다음으로, 식각 마스크를 이용하여 제 2 금속층 패턴(22b)을 선택적으로 재식각함으로써, 도 12f와 같이 최종적으로 형성된 제 2 금속층 패턴(22b)의 폭이 제 1 금속층 패턴(22a)의 폭보다 작도록 개이트 배선(22, 24, 26)을 완성한다.
이와 같은 과정을 거쳐 절연 기판(10) 상에 게이트 배선(22, 24, 26) 및 유지 전극선(28)이 형성되면, 도 5a 및 도 5b에 도시된 바와 같이, 게이트 배선(22, 24, 26) 및 유지 전극선(28)이 형성된 절연 기판(10) 상에 게이트 절연막(30), 반도체층(40) 및 저항성 접촉층(50)을 회학 기상 증착 공정을 수행하여 순차적으로 적층한다.
그리고 나서, 스퍼터링 공정 등을 수행하여 데이터 배선용 도전체층(60)을 형성한다. 이 때, 데이터 배선용 도전체층(60)으로는 몰리브덴(Mo) 단일막으로서 약 3000Å~4000Å두께로 형성될 수 있다. 또는 몰리브덴, 알루미늄의 이중막으로 형성될 수도 있으나 이에 제한되지는 않는다.
다음으로 데이터 배선용 도전체층(60) 상부에 감광막을 1㎛ 내지 2㎛의 두께로 도포한다. 그 후, 마스크를 통하여 감광막(110)에 빛을 조사한 후 현상하여, 도 6a 및 6b에 도시한 바와 같이, 감광막 패턴(112, 114)을 형성한다. 이때, 감광막 패턴(112, 114) 중에서 박막 트랜지스터의 채널부(C), 즉 소스 전극(65)과 드레인 전극(66) 사이에 위치한 제 1 부분(114)은 데이터 배선부(A), 즉, 데이터 배선(62, 64, 65, 66, 68)이 형성될 부분에 위치한 제 2 부분(112)보다 두께가 작게 되도록 하며, 기타 부분(B)의 감광막은 모두 제거한다. 이 때, 채널부(C)에 남아 있는 감광막(114)의 두께와 데이터 배선부(A)에 남아 있는 감광막(112)의 두께의 비는 후술할 식각 공정에서의 공정 조건에 따라 다르게 하여야 하되, 제 1 부분(114)의 두께를 제 2 부분(112)의 두께의 1/2 이하로 하는 것이 바람직하며, 예를 들면, 4,000Å 이하인 것이 좋다.
이와 같이, 위치에 따라 감광막의 두께를 달리하는 방법으로 여러 가지가 있을 수 있으며, A 영역의 빛 투과량을 조절하기 위하여 주로 슬릿(slit)이나 격자 형태의 패턴을 형성하거나 반투명막을 사용한다.
이때, 슬릿 사이에 위치한 패턴의 선 폭이나 패턴 사이의 간격, 즉 슬릿의 폭은 노광시 사용하는 노광기의 분해능보다 작은 것이 바람직하며, 반투명막을 이용하는 경우에는 마스크를 제작할 때 투과율을 조절하기 위하여 다른 투과율을 가지는 박막을 이용하거나 두께가 다른 박막을 이용할 수 있다.
이와 같은 마스크를 통하여 감광막에 빛을 조사하면 빛에 직접 노출되는 부분에서는 고분자들이 완전히 분해되며, 슬릿 패턴이나 반투명막이 형성되어 있는 부분에서는 빛의 조사량이 적으므로 고분자들은 완전 분해되지 않은 상태이며, 차광막으로 가려진 부분에서는 고분자가 거의 분해되지 않는다. 이어 감광막을 현상하면, 고분자 분자들이 분해되지 않은 부분만이 남고, 빛이 적게 조사된 중앙 부분에는 빛에 전혀 조사되지 않은 부분보다 얇은 두께의 감광막이 남길 수 있다. 이때, 노광 시간을 길게 하면 모든 분자들이 분해되므로 그렇게 되지 않도록 해야 한다.
이러한 얇은 두께의 감광막(114)은 리플로우가 가능한 물질로 이루어진 감광막을 이용하고 빛이 완전히 투과할 수 있는 부분과 빛이 완전히 투과할 수 없는 부분으로 나뉘어진 통상적인 마스크로 노광한 다음 현상하고 리플로우시켜 감광막이 잔류하지 않는 부분으로 감광막의 일부를 흘러내리도록 함으로써 형성할 수도 있다.
다음으로, 도 7a 및 도 7b에 도시된 바와 같이, 기타 부분(B)의 노출되어 있는 데이터 배선용 도전체층(60)을 제거하여 그 하부의 저항성 접촉층(50)을 노출시킨다. 이 과정에서는 습식 식각 방법을 사용할 수 있으며, 이 때 도전체층(60)은 식각되고 감광막 패턴(112, 114)은 거의 식각되지 않는 조건하에서 행하는 것이 좋 다.
다음으로, 도 8a 및 8b에 도시된 바와 같이, 기타 부분(B)의 노출된 저항성 접촉층(50) 및 그 하부의 반도체층(40)을 감광막의 제 1 부분(114)과 함께 식각 공정을 거쳐 제거한다. 이 때, 감광막 패턴(112, 114)과 저항성 접촉층(50) 및 반도체층(40)(반도체층과 저항성 접촉층은 식각 선택성이 거의 없음)이 동시에 식각되며 게이트 절연막(30)은 식각되지 않는 조건하에서 행하여야 하며, 특히 감광막 패턴(112, 114)과 반도체층(40)에 대한 식각비가 거의 동일한 조건으로 식각하는 것이 바람직하다. 예를 들어, SF6과 HCl의 혼합 기체나, SF6과 O-2의 혼합 기체를 사용하면 거의 동일한 두께로 두 막을 식각할 수 있다. 감광막 패턴(112, 114)과 반도체층(40)에 대한 식각비가 동일한 경우 제 1 부분(114)의 두께는 반도체층(40)과 저항성 접촉층(50)의 두께를 합한 것과 같거나 그보다 작아야 한다.
이와 같이 공정을 수행하고 나면, 채널부(C)의 제 1 부분(114)이 제거되어 소스/드레인용 도전체 패턴(67)이 드러나고, 기타 부분(B)의 저항성 접촉층(50) 및 반도체층(40)이 제거되어 그 하부의 게이트 절연막(30)이 드러난다.
한편, 데이터 배선부(A)의 제 2 부분(112) 역시 식각되므로 두께가 얇아진다. 또한, 이 단계에서 반도체 패턴(42, 48)이 완성된다. 도면 부호 57과 58은 각각 소스/드레인용 도전체 패턴(67) 하부의 저항성 접촉층 패턴(57)과 유지 축전기용 도전체 패턴(64) 하부의 저항성 접촉층 패턴(58)을 가리킨다.
이어 애싱(ashing)을 통하여 채널부(C)의 소스/드레인용 도전체 패턴(67) 표 면에 남아 있는 감광막 찌꺼기를 제거한다.
다음, 채널부(C)의 소스/드레인용 도전체 패턴(67) 및 그 하부의 저항성 접촉층 패턴(57)을 식각하여 제거한다. 이 때, 소스/드레인용 도전체 패턴(67) 및 저항성 접촉층 패턴(57)은 습식 식각으로 제어할 수 있다. 또한, 도 9b에 도시한 것처럼 반도체 패턴(42)의 일부가 제거되어 두께가 작아질 수도 있으며 감광막 패턴의 제 2 부분(112)도 이 때 어느 정도의 두께로 식각된다.
이렇게 하면, 도 9a 및 도 9b에 도시된 바와 같이, 소스 전극(65)과 드레인 전극(66)이 분리되면서 데이터 배선(62, 64, 65, 66, 68)과 그 하부의 접촉층 패턴(55, 56, 58)이 완성된다.
마지막으로 데이터 배선부(A)에 남아 있는 감광막 제 2 부분(112)을 제거한다. 그러나, 제 2 부분(112)의 제거는 채널부(C) 소스/드레인용 도전체 패턴(67)을 제거한 후 그 밑의 저항성 접촉층 패턴(57)을 제거하기 전에 이루어질 수도 있다.
다음, 도 10a 및 도 10b에 도시한 바와 같이 질화규소나 a-Si:C:O 막 또는 a-Si:O:F 막을 화학 기상 증착(CVD) 법에 의하여 성장시키거나 유기 절연막을 도포하여 보호막(70)을 형성한다.
이어, 도 11a 및 11b에 도시한 바와 같이, 보호막(70)을 게이트 절연막(30)과 함께 사진 식각하여 드레인 전극(66), 게이트선 패드(24), 데이터선 패드(68) 및 유지 축전기용 도전체 패턴(64)을 각각 드러내는 접촉 구멍(76, 74, 78, 72)을 형성한다.
마지막으로, 도 1 내지 도 3에 도시한 바와 같이, 400 Å 내지 500 Å 두께 의 ITO층 또는 IZO층을 증착하고 사진 식각하여 드레인 전극(66) 및 유지 축전기용 도전체 패턴(64)과 연결된 화소 전극(82), 게이트선 패드(24)과 연결된 보조 게이트선 패드(86) 및 데이터선 패드(68)과 연결된 보조 데이터선 패드(88)을 형성한다.
한편, ITO 또는 IZO를 적층하기 전의 예열(pre-heating) 공정에서 사용하는 기체로는 질소를 사용하는 것이 바람직하며, 이는 접촉 구멍(72, 74, 76, 78)을 통해 드러난 금속막(24, 64, 66, 68)의 상부에 금속 산화막이 형성되는 것을 방지하기 위함이다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상술한 바와 같이 본 발명에 따른 박막 트랜지스터 표시판과 그 제조 방법에 따르면, 알루미늄과 크롬을 연속적으로 증착한 후, 크롬을 2회 식각함으로써, 데이터 배선 및 게이트 배선용 도전체층에 언더컷이 형성되는 것을 방지할 수 있으며, 액정 표시 장치를 통해 영상 신호를 디스플레이할 때 오류가 발생하는 것을 방지할 수 있다.

Claims (5)

  1. 저저항인 Al, AlNd, Cu 또는 Ag 중에서 어느 하나를 사용하여 제 1 금속층을 형성하는 단계;
    상기 제 1 금속층 상에 내열, 내식성을 갖는 Cr, CrNx, Ti, Mo 또는 MoW 중에서 어느 하나를 사용하여 제 2 금속층을 형성하는 단계;
    상기 제 2 금속층 상에 식각 마스크를 형성하고, 상기 식각 마스크를 사용하여 상기 제 2 금속층 및 상기 제 1 금속층을 차례대로 식각하여 제 2 금속층 패턴 및 제 1 금속층 패턴을 형성하는 단계; 및
    상기 식각 마스크를 이용하여 상기 제 2 금속층 패턴을 선택적으로 재식각하여 최종 제 2 금속층 패턴의 폭이 최종 제 1 금속층 패턴의 폭과 실질적으로 동일하거나 작도록 하여 게이트 배선을 완성하는 단계를 포함하는 박막 트랜지스터 표시판 제조 방법.
  2. 제 1 항에 있어서,
    상기 게이트 배선을 형성하는 단계는, 상기 제 2 금속층과 상기 식각 마스크와의 밀착력에 의해 최종 제 2 금속층 패턴의 면이 균일하게 생성되는 박막 트랜지스터 표시판 제조 방법.
  3. 제 1 항에 있어서,
    상기 게이트 배선을 완성하는 단계는 상기 게이트 배선 상부에 형성된 반도체층 및 도전체층을 식각하여 최종 반도체 패턴 및 최종 도전체 패턴을 형성하는 단계;
    상기 반도체 패턴 및 상기 도전체 패턴을 보호하기 위한 보호막을 형성하고 상기 보호막을 식각하여 상기 게이트 배선 및 상기 도전체 패턴의 일부가 노출된 컨택홀을 형성하는 단계;
    상기 보호막의 상부에 화소 전극을 형성하는 단계를 포함하는 박막 트랜지스터 표시판 제조 방법.
  4. 내열, 내식성을 갖는 Cr, CrNx, Ti, Mo 또는 MoW 중에서 어느 하나를 사용하여 형성된 제 2 금속층 패턴의 폭이 저저항인 Al, AlNd, Cu 또는 Ag 중에서 어느 하나를 사용하여 절연 기판 위에 형성된 제 1 금속층 패턴의 폭과 실질적으로 동일하거나 작은 복수의 게이트 배선;
    상기 게이트 배선과 절연되어 교차하여 형성된 반도체 패턴 및 상기 반도체 패턴 상부에 분리되어 형성된 소스/드레인 전극을 포함하는 데이터 배선;
    상기 게이트 배선과 상기 데이터 배선의 교차점 부근에 각각 형성되며, 상기 데이터 배선과 접속되는 박막 트랜지스터;
    상기 데이터 라인 상부에 형성되는 보호막; 및
    상기 게이트 라인과 데이터 라인에 의해 구획된 화소 영역에 형성되는 화소 전극을 포함하는 박막 트랜지스터 표시판.
  5. 제 4 항에 있어서,
    상기 게이트 배선은 상기 제 2 금속층 상에 형성된 식각 마스크와 상기 제 2 금속층의 밀착력에 의해 최종 제 2 금속층 패턴의 면이 균일하게 생성되는 박막 트랜지스터 표시판.
KR1020050055046A 2005-06-24 2005-06-24 박막 트랜지스터 표시판 및 그 제조 방법 KR20070000025A (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020050055046A KR20070000025A (ko) 2005-06-24 2005-06-24 박막 트랜지스터 표시판 및 그 제조 방법
JP2006163509A JP2007004158A (ja) 2005-06-24 2006-06-13 薄膜トランジスタ表示板及びその製造方法
US11/455,450 US7666697B2 (en) 2005-06-24 2006-06-19 Thin film transistor substrate and method of manufacturing the same
CN200610094112A CN100587927C (zh) 2005-06-24 2006-06-22 薄膜晶体管基板及其制造方法
US12/691,881 US20100117088A1 (en) 2005-06-24 2010-01-22 Thin film transistor substrate and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050055046A KR20070000025A (ko) 2005-06-24 2005-06-24 박막 트랜지스터 표시판 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20060135995A true KR20060135995A (ko) 2007-01-02
KR20070000025A KR20070000025A (ko) 2007-01-02

Family

ID=37566287

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050055046A KR20070000025A (ko) 2005-06-24 2005-06-24 박막 트랜지스터 표시판 및 그 제조 방법

Country Status (4)

Country Link
US (2) US7666697B2 (ko)
JP (1) JP2007004158A (ko)
KR (1) KR20070000025A (ko)
CN (1) CN100587927C (ko)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8514340B2 (en) * 2002-11-08 2013-08-20 Lg Display Co., Ltd. Method of fabricating array substrate having double-layered patterns
TWI319911B (en) * 2005-08-11 2010-01-21 Liquid crystal display device and manufacturing method thereof
JP4155317B2 (ja) * 2006-07-11 2008-09-24 セイコーエプソン株式会社 電気光学装置、及びこれを備えた電子機器
TWI413257B (zh) * 2008-01-03 2013-10-21 Au Optronics Corp 薄膜電晶體、主動元件陣列基板以及液晶顯示面板
CN101217153B (zh) * 2008-01-18 2012-02-29 友达光电股份有限公司 主动元件阵列结构及其制造方法
KR101593443B1 (ko) * 2009-02-19 2016-02-12 엘지디스플레이 주식회사 어레이 기판의 제조방법
TWI746064B (zh) * 2009-08-07 2021-11-11 日商半導體能源研究所股份有限公司 半導體裝置和其製造方法
KR101774256B1 (ko) * 2010-11-15 2017-09-05 삼성디스플레이 주식회사 산화물 반도체 박막 트랜지스터 및 그 제조 방법
CN102315111B (zh) * 2011-09-22 2013-03-27 深圳市华星光电技术有限公司 双台阶结构闸电极及相应的薄膜场效应晶体管的制作方法
CN103000495B (zh) * 2012-12-11 2015-07-15 北京京东方光电科技有限公司 一种基板制备方法
KR102296294B1 (ko) * 2013-11-05 2021-09-01 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
KR102215782B1 (ko) * 2013-12-16 2021-02-17 삼성디스플레이 주식회사 표시기판의 제조방법 및 이를 이용한 표시장치의 제조방법
CN103646612B (zh) * 2013-12-18 2017-02-01 京东方科技集团股份有限公司 一种电极结构、阵列基板及显示装置
CN104332476B (zh) * 2014-09-18 2017-05-31 京东方科技集团股份有限公司 单元像素、阵列基板、显示装置及其制造方法
CN107104044A (zh) * 2017-05-12 2017-08-29 京东方科技集团股份有限公司 一种电极制作方法及阵列基板的制作方法
CN111326531A (zh) * 2020-03-03 2020-06-23 合肥鑫晟光电科技有限公司 一种显示用基板及其制备方法、显示装置
CN112415799A (zh) * 2020-11-10 2021-02-26 Tcl华星光电技术有限公司 阵列基板及其制备方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2988399B2 (ja) * 1996-11-28 1999-12-13 日本電気株式会社 アクティブマトリクス基板
KR100392909B1 (ko) * 1997-08-26 2004-03-22 엘지.필립스 엘시디 주식회사 박막트랜지스터및그의제조방법
KR100303446B1 (ko) * 1998-10-29 2002-10-04 삼성전자 주식회사 액정표시장치용박막트랜지스터기판의제조방법
US6524876B1 (en) * 1999-04-08 2003-02-25 Samsung Electronics Co., Ltd. Thin film transistor array panels for a liquid crystal display and a method for manufacturing the same
US6933568B2 (en) * 2002-05-17 2005-08-23 Samsung Electronics Co., Ltd. Deposition method of insulating layers having low dielectric constant of semiconductor device, a thin film transistor substrate using the same and a method of manufacturing the same
JP2005062802A (ja) * 2003-07-28 2005-03-10 Advanced Display Inc 薄膜トランジスタアレイ基板の製法
KR101107245B1 (ko) * 2004-12-24 2012-01-25 엘지디스플레이 주식회사 수평 전계 박막 트랜지스터 기판 및 그 제조 방법

Similar Documents

Publication Publication Date Title
KR20060135995A (ko) 박막 트랜지스터 표시판 및 그 제조 방법
KR20070000025A (ko) 박막 트랜지스터 표시판 및 그 제조 방법
KR100905470B1 (ko) 박막 트랜지스터 어레이 기판
KR20040018784A (ko) 박막 트랜지스터 어레이 기판 및 그 제조 방법
KR20070012081A (ko) 박막 트랜지스터 기판의 제조 방법
KR101294691B1 (ko) 액정표시장치용 어레이 기판 및 그 제조방법
KR100878242B1 (ko) 박막 트랜지스터 어레이 기판 및 그 제조 방법
KR100859521B1 (ko) 박막 트랜지스터 어레이 기판
KR20010010117A (ko) 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법
KR100623981B1 (ko) 액정 표시 장치용 박막 트랜지스터 기판 및 그 제조 방법
KR100333979B1 (ko) 액정 표시 장치용 박막 트랜지스터 기판 및 그의 제조 방법
KR20070073276A (ko) 표시장치용 기판의 제조방법
KR100590755B1 (ko) 액정 표시 장치용 박막 트랜지스터 기판 및 그의 제조 방법
KR20060128521A (ko) 액정 표시 장치의 박막 트랜지스터 기판 및 그의 제조 방법
KR20010005222A (ko) 액정 표시 장치용 박막 트랜지스터 기판 및 그 제조 방법
KR100796746B1 (ko) 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법
KR100870009B1 (ko) 배선의 접촉부 및 그 제조 방법과 이를 포함하는 박막트랜지스터 어레이 기판 및 그 제조 방법
KR100670050B1 (ko) 액정 표시 장치용 박막 트랜지스터 기판 및 그의 제조 방법
KR100895309B1 (ko) 박막 트랜지스터 어레이 기판 및 그의 제조 방법
KR20010017529A (ko) 액정 표시 장치용 박막 트랜지스터 기판 및 그 제조 방법
KR20060059579A (ko) 박막 트랜지스터 기판의 제조방법
JP2003295220A (ja) 液晶用マトリクス基板、ならびに液晶用マトリクス基板の製造方法および電子回路基板の接続部形成方法
KR20080069808A (ko) 박막 트랜지스터 기판의 제조 방법
KR20060064810A (ko) 박막 트랜지스터 기판의 제조방법
KR20060053497A (ko) 박막 트랜지스터 기판의 제조방법